JPH09205065A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09205065A JPH09205065A JP8308841A JP30884196A JPH09205065A JP H09205065 A JPH09205065 A JP H09205065A JP 8308841 A JP8308841 A JP 8308841A JP 30884196 A JP30884196 A JP 30884196A JP H09205065 A JPH09205065 A JP H09205065A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【課題】 半導体基板に形成する素子のコンタクトを選
択エピタキシャル法により形成する場合、素子の微細化
に伴ない、隣接するコンタクト（半導体層）が互いに接
触して電気的に短絡するため、微細化が困難になる。 【解決手段】 シリコン基板１の基板面に対して平行な
方向に比較して垂直な方向の成長速度が大きい情景で半
導体層８を選択的にエピタキシャル成長する。この選択
エピタキシャル成長では、シリコン基板温度を５００℃
から８００℃に設定し、あるいは成長中の成長装置内圧
力を１０-4Ｔｏｒｒから１０-5Ｔｏｒｒに設定する。例
えば、シリコン基板１に形成された微細な面積のソース
・ドレイン領域６に垂直方向に細長い半導体層８をソー
ス・ドレインコンタクトとして形成できる。隣接する半
導体層８同士の電気的な短絡が生じることはなく、微細
でかつ高集積な半導体装置を実現することが可能とな
る。
択エピタキシャル法により形成する場合、素子の微細化
に伴ない、隣接するコンタクト（半導体層）が互いに接
触して電気的に短絡するため、微細化が困難になる。 【解決手段】 シリコン基板１の基板面に対して平行な
方向に比較して垂直な方向の成長速度が大きい情景で半
導体層８を選択的にエピタキシャル成長する。この選択
エピタキシャル成長では、シリコン基板温度を５００℃
から８００℃に設定し、あるいは成長中の成長装置内圧
力を１０-4Ｔｏｒｒから１０-5Ｔｏｒｒに設定する。例
えば、シリコン基板１に形成された微細な面積のソース
・ドレイン領域６に垂直方向に細長い半導体層８をソー
ス・ドレインコンタクトとして形成できる。隣接する半
導体層８同士の電気的な短絡が生じることはなく、微細
でかつ高集積な半導体装置を実現することが可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は半専体装置の製造方
法に閑し、特に半導体基板上に垂直方向に長い半導体層
を形成する方法に閑する。
法に閑し、特に半導体基板上に垂直方向に長い半導体層
を形成する方法に閑する。
【０００２】
【従来の技術】近年、半導体技術の進展に伴い半導体装
置の設計寸法は微細化してきており、下層の半導体層や
配線に対しコンタクトを目合わせする際の目合わせ余裕
（マージン）がほとんど確保できない状況になりつつあ
る。したがって、微細な半導体装置で、下層の半導体層
や配線に対してセルフアラインでコンタクトが形成可能
な製造プロセスが用いられる。このようなセルフアライ
ンコンタクトを形成する方法として、従来では図７に示
す方法が用いられている。この方法では、先ず、図７
（ａ）のように、素子分離のフィールド酸化膜３２を有
するシリコン基板３１上にゲート酸化膜３３、多結晶シ
リコン膜３４、シリコン窒化膜３５をこの順に堆積した
後、ゲート電極の加工を行い、ゲート電極３４上にシリ
コン窒化膜３５が形成された状態とする。次に、図７
（ｂ）のように、全面にシリコン窒化膜３６を形成し、
そのエツチバックを行い、ゲート電極の側面にシリコン
窒化膜３６の側壁を形成する。
置の設計寸法は微細化してきており、下層の半導体層や
配線に対しコンタクトを目合わせする際の目合わせ余裕
（マージン）がほとんど確保できない状況になりつつあ
る。したがって、微細な半導体装置で、下層の半導体層
や配線に対してセルフアラインでコンタクトが形成可能
な製造プロセスが用いられる。このようなセルフアライ
ンコンタクトを形成する方法として、従来では図７に示
す方法が用いられている。この方法では、先ず、図７
（ａ）のように、素子分離のフィールド酸化膜３２を有
するシリコン基板３１上にゲート酸化膜３３、多結晶シ
リコン膜３４、シリコン窒化膜３５をこの順に堆積した
後、ゲート電極の加工を行い、ゲート電極３４上にシリ
コン窒化膜３５が形成された状態とする。次に、図７
（ｂ）のように、全面にシリコン窒化膜３６を形成し、
そのエツチバックを行い、ゲート電極の側面にシリコン
窒化膜３６の側壁を形成する。
【０００３】その後、図７（ｃ）のように、シリコン酸
化膜からなる層間絶縁膜３７を形成し、平坦化を行った
後、レジストを用いてコンタクトマスク３８を形成す
る。そして、このコンタクトマスク３８を用いて層間絶
縁膜３７のコンタクトエッチングを行う。このコンタク
トエッチングはシリコン窒化膜３５，３６に対し十分選
択仕のある条件で行うことにより、シリコン窒化膜３
５，３６は殆どエッチングされないので、図７（ｄ）の
ように、コンタクトマスク３８の形成時に多少の目合わ
せずれがあっても、ゲート電極３４が露出されることな
くセルフアラインでコンタクトホール３９が開孔でき
る。
化膜からなる層間絶縁膜３７を形成し、平坦化を行った
後、レジストを用いてコンタクトマスク３８を形成す
る。そして、このコンタクトマスク３８を用いて層間絶
縁膜３７のコンタクトエッチングを行う。このコンタク
トエッチングはシリコン窒化膜３５，３６に対し十分選
択仕のある条件で行うことにより、シリコン窒化膜３
５，３６は殆どエッチングされないので、図７（ｄ）の
ように、コンタクトマスク３８の形成時に多少の目合わ
せずれがあっても、ゲート電極３４が露出されることな
くセルフアラインでコンタクトホール３９が開孔でき
る。
【０００４】しかしながら、この従来方法では、コンタ
クトホール３９を開孔するための層間絶縁膜３７のエッ
チング時にシリコン窒化膜３５、３６とのエッチング選
択比が十分ある条件でエッチングを行っても、どうして
もゲート電極３４上に形成したシリコン窒化膜３５の角
の部分でのエッチングレートが速いため、この角の部分
でゲート電極３４が露出されるおそれがある。このゲー
ト電極３４が露出しないようにするためにはゲート電極
３４上のシリコン窒化膜３５の膜厚を厚くしなければな
らず、その結果、層間絶縁膜厚３７の膜厚が厚くなり、
後工程で形成するコンタクトホール３９のアスベクト址
を増大させる原因となっていた。また、コンタクトホー
ル３９の露光時の目合わせずれが大きくなると、コンタ
クトホールの寸法が小さくなってしまい、コンタクト抵
抗の増大を招くことになる。
クトホール３９を開孔するための層間絶縁膜３７のエッ
チング時にシリコン窒化膜３５、３６とのエッチング選
択比が十分ある条件でエッチングを行っても、どうして
もゲート電極３４上に形成したシリコン窒化膜３５の角
の部分でのエッチングレートが速いため、この角の部分
でゲート電極３４が露出されるおそれがある。このゲー
ト電極３４が露出しないようにするためにはゲート電極
３４上のシリコン窒化膜３５の膜厚を厚くしなければな
らず、その結果、層間絶縁膜厚３７の膜厚が厚くなり、
後工程で形成するコンタクトホール３９のアスベクト址
を増大させる原因となっていた。また、コンタクトホー
ル３９の露光時の目合わせずれが大きくなると、コンタ
クトホールの寸法が小さくなってしまい、コンタクト抵
抗の増大を招くことになる。
【０００５】このようなことから、選択エピタキシャル
成長技術を利用したコンタクトを形成する技術が提案さ
れている。例えば、特開平３−４９２５９号公報には、
ＭＯＳトランジスタのソース・ドレイン領域にシリコン
層を成長させることで、このシリコン層をコンタクトと
して形成する技術が知られている。したがって、この技
術を図７に示したようなコンタクトに適用すれば、層間
絶縁膜を形成する前工程でソース・ドレイン領域にシリ
コン層を成長させ、その後に層間絶縁膜を成長すれば、
層間絶縁膜にコンタクトホールをエッチングすることな
くコンタクトが形成されることになる。
成長技術を利用したコンタクトを形成する技術が提案さ
れている。例えば、特開平３−４９２５９号公報には、
ＭＯＳトランジスタのソース・ドレイン領域にシリコン
層を成長させることで、このシリコン層をコンタクトと
して形成する技術が知られている。したがって、この技
術を図７に示したようなコンタクトに適用すれば、層間
絶縁膜を形成する前工程でソース・ドレイン領域にシリ
コン層を成長させ、その後に層間絶縁膜を成長すれば、
層間絶縁膜にコンタクトホールをエッチングすることな
くコンタクトが形成されることになる。
【０００６】
【発明が解決しようとする課題】しかしながら、一般に
用いられている選択エピタキシャルシリコン成長法によ
るシリコン層の成長技術では、シリコンは等方的に成長
することが知られている。このため、前記したコンタク
トとしてのシリコン層が等方的に成長されると、シリコ
ン基板と垂直方向に成長するのに伴ってフィールド酸化
膜上を平面方向にも成長されることになり、その結果隣
接して成長されるシリコン層同士が互いに接触されて電
気的に短絡してしまうことになる。このため、微細な半
導体装置に前記した選択エピタキシャル成長法によるシ
リコン層のコンタクトを形成することは実質的には困難
な状況にある。因みに、０．３μｍの膜厚のシリコン層
でコンタクトを形成しようとした場合、平面方向にも
０．３μｍの幅で成長が行われるため、素子分離幅が
０．６μｍ以下であるとフィールド酸化膜上で隣接する
シリコン層同士が互いに電気的に短絡してしまうことに
なる。
用いられている選択エピタキシャルシリコン成長法によ
るシリコン層の成長技術では、シリコンは等方的に成長
することが知られている。このため、前記したコンタク
トとしてのシリコン層が等方的に成長されると、シリコ
ン基板と垂直方向に成長するのに伴ってフィールド酸化
膜上を平面方向にも成長されることになり、その結果隣
接して成長されるシリコン層同士が互いに接触されて電
気的に短絡してしまうことになる。このため、微細な半
導体装置に前記した選択エピタキシャル成長法によるシ
リコン層のコンタクトを形成することは実質的には困難
な状況にある。因みに、０．３μｍの膜厚のシリコン層
でコンタクトを形成しようとした場合、平面方向にも
０．３μｍの幅で成長が行われるため、素子分離幅が
０．６μｍ以下であるとフィールド酸化膜上で隣接する
シリコン層同士が互いに電気的に短絡してしまうことに
なる。
【０００７】本発明の目的は、このようなシリコン基板
の平面方向に対して垂直方向に成長速度が速く、垂直方
向に長いエピタキシャルシリコン層からなる半導体層を
形成し、これをコンタクトに利用することで微細な半導
体装置の製造を可能にした半導体装置の製造方法を提供
することにある。
の平面方向に対して垂直方向に成長速度が速く、垂直方
向に長いエピタキシャルシリコン層からなる半導体層を
形成し、これをコンタクトに利用することで微細な半導
体装置の製造を可能にした半導体装置の製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の製造方法は、半
導体基板の主面に形成された一導電型半導体領域上に、
基板面に対して平行な方向に比較して垂直な方向の成長
速度が大きい条件で基板材料と同一の半専体析料からな
る半専体層を選択的にエビタキシヤル成長する工程を含
むことを特徴とする。この場合、選択エピタキシャル成
長は、少なくともシリコンの水素化物を原料ガスとして
用いて単結晶シリコン基板の表面に成長を行う選択エビ
タキシヤル成長であり、成長中の成長装置内圧力を１０
-4Ｔｏｒｒから１０-5Ｔｏｒｒに設定する。また、シリ
コン基板温度を５００℃から８００℃に設定する。ま
た、エピタキシャル成長中にエピタキシャル成長シリコ
ン表面に備析した不純物を除去するため成長中の基板温
度に対し少なくとも一度基板温度を上昇させる工程を含
むことが好ましい。
導体基板の主面に形成された一導電型半導体領域上に、
基板面に対して平行な方向に比較して垂直な方向の成長
速度が大きい条件で基板材料と同一の半専体析料からな
る半専体層を選択的にエビタキシヤル成長する工程を含
むことを特徴とする。この場合、選択エピタキシャル成
長は、少なくともシリコンの水素化物を原料ガスとして
用いて単結晶シリコン基板の表面に成長を行う選択エビ
タキシヤル成長であり、成長中の成長装置内圧力を１０
-4Ｔｏｒｒから１０-5Ｔｏｒｒに設定する。また、シリ
コン基板温度を５００℃から８００℃に設定する。ま
た、エピタキシャル成長中にエピタキシャル成長シリコ
ン表面に備析した不純物を除去するため成長中の基板温
度に対し少なくとも一度基板温度を上昇させる工程を含
むことが好ましい。
【０００９】また、本発明の製造方法としては、例え
ば、半導体基板の主面上にゲート酸化膜とゲート電極を
形成する工程と、前記ゲート電極を形成する工程と、前
記ゲート電極を用いた自己整合法により前記半導体基板
の主面に不純物を導入してソース・ドレイン領域を形成
する工程と、前記ソース・ドレイン領域に対するコンタ
クト領域以外の前記半導体基板の主面を絶縁膜で被覆す
る工程と、前記ソース・ドレイン領域に露呈される前記
半導体基仮の主面にシリコンを選択エピタキシャル成長
して半導体層を形成する工程と、この半導体層を層間絶
縁膜で被覆し、かつ前記半導体層の上端部において上層
の配線層を形成する工程とを含んでＭＯＳトランジスタ
を形成する。
ば、半導体基板の主面上にゲート酸化膜とゲート電極を
形成する工程と、前記ゲート電極を形成する工程と、前
記ゲート電極を用いた自己整合法により前記半導体基板
の主面に不純物を導入してソース・ドレイン領域を形成
する工程と、前記ソース・ドレイン領域に対するコンタ
クト領域以外の前記半導体基板の主面を絶縁膜で被覆す
る工程と、前記ソース・ドレイン領域に露呈される前記
半導体基仮の主面にシリコンを選択エピタキシャル成長
して半導体層を形成する工程と、この半導体層を層間絶
縁膜で被覆し、かつ前記半導体層の上端部において上層
の配線層を形成する工程とを含んでＭＯＳトランジスタ
を形成する。
【００１０】また、本発明の他の製造方法としては、半
導体基板の主面上に絶縁膜を介してゲート電極を形成す
る工程と、前記ゲート電極の側面にゲート酸化膜を形成
する工程と、前記ゲート電極及びゲート酸化膜に隣接す
る領域の半導体基板の主面上に選択エピタキシャル成長
法により半導体層を形成する工程と、この半導体層に高
さ方向に順次反対導電型の不純物と一導電型の不純物を
導入し、前記各一導電型の不純物をソース・ドレイン領
域として形成する工程とを含んで縦型ＭＯＳトランジス
タを形成する。
導体基板の主面上に絶縁膜を介してゲート電極を形成す
る工程と、前記ゲート電極の側面にゲート酸化膜を形成
する工程と、前記ゲート電極及びゲート酸化膜に隣接す
る領域の半導体基板の主面上に選択エピタキシャル成長
法により半導体層を形成する工程と、この半導体層に高
さ方向に順次反対導電型の不純物と一導電型の不純物を
導入し、前記各一導電型の不純物をソース・ドレイン領
域として形成する工程とを含んで縦型ＭＯＳトランジス
タを形成する。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図１は本発明をＤＲＡＭ（ダイナ
ミックＲＡＭ）のメモリセルを構成するＭＯＳトランジ
スタのソース・ドレインの各コンタクトに適用した第１
の実施形態をその工程順に示す断面図である。まず、図
１（ａ）のように、素子分離用のフィールド酸化膜２を
形成したシリコン基板１の素子領域にゲート酸化膜３を
形成し、その上に多結晶シリコン４を成長し、その上面
にシリコン酸化膜５を堆積あるいは成長した上で、これ
を選択エッチングし、ゲート電極４を形成する。そし
て、このゲート電極４を利用した自己整合法によりシリ
コン基板１に不純物をイオン注入し、ソース・ドレイン
の各不純物領域６を形成する。
を参照して説明する。図１は本発明をＤＲＡＭ（ダイナ
ミックＲＡＭ）のメモリセルを構成するＭＯＳトランジ
スタのソース・ドレインの各コンタクトに適用した第１
の実施形態をその工程順に示す断面図である。まず、図
１（ａ）のように、素子分離用のフィールド酸化膜２を
形成したシリコン基板１の素子領域にゲート酸化膜３を
形成し、その上に多結晶シリコン４を成長し、その上面
にシリコン酸化膜５を堆積あるいは成長した上で、これ
を選択エッチングし、ゲート電極４を形成する。そし
て、このゲート電極４を利用した自己整合法によりシリ
コン基板１に不純物をイオン注入し、ソース・ドレイン
の各不純物領域６を形成する。
【００１２】しかる上で、全面にＣＶＤ法等によりシリ
コン酸化膜７を被着し、その上でこれを異方性エッチン
グすることにより、ゲート電極４の側面と上面が前記各
シリコン酸化膜７，５によって被覆され、その一方でゲ
ート電極４の両側の領域でシリコン基板１の表面が露呈
された構造が形成される。そして、ＳｉＨ4 ガスあるい
はＳｉ2 Ｈ6 ガス等のシリコンの水素化物を原料ガスと
し、シリコン基板温度５００℃から８００℃で選択エピ
タキシャル成長を行うと、図１（ｂ）のように、シリコ
ン基板１の露呈面、すなわち前記ソース・ドレイン不純
物領域６上にエピタキシャルシリコン層８が成長され
る。シリコン基板温度は５００℃より低温であるとエピ
タキシャル成長速度が小さく生産性が悪くなってしま
う。また、８００℃より高温であるとエピタキシャルシ
リコン中に低抵抗化のために専入した不純物が抜け出し
てしまう。成長中の成長装置内圧力は１０-4Ｔｏｒｒか
ら１０-5Ｔｏｒｒとすることにより異方性成長が可能で
ある。
コン酸化膜７を被着し、その上でこれを異方性エッチン
グすることにより、ゲート電極４の側面と上面が前記各
シリコン酸化膜７，５によって被覆され、その一方でゲ
ート電極４の両側の領域でシリコン基板１の表面が露呈
された構造が形成される。そして、ＳｉＨ4 ガスあるい
はＳｉ2 Ｈ6 ガス等のシリコンの水素化物を原料ガスと
し、シリコン基板温度５００℃から８００℃で選択エピ
タキシャル成長を行うと、図１（ｂ）のように、シリコ
ン基板１の露呈面、すなわち前記ソース・ドレイン不純
物領域６上にエピタキシャルシリコン層８が成長され
る。シリコン基板温度は５００℃より低温であるとエピ
タキシャル成長速度が小さく生産性が悪くなってしま
う。また、８００℃より高温であるとエピタキシャルシ
リコン中に低抵抗化のために専入した不純物が抜け出し
てしまう。成長中の成長装置内圧力は１０-4Ｔｏｒｒか
ら１０-5Ｔｏｒｒとすることにより異方性成長が可能で
ある。
【００１３】エピタキシャル成長の異方性が特に願著で
あるのは、Ｓｉ2 Ｈ6 ガスを用いて、成長中の圧力が３
×１０-4Ｔｏｒｒ前後、シリコン基板温度が７００℃の
場合であり、このとき、選択エピタキシャル成長される
シリコン層８は、シリコン基板１の表面に対して垂直な
方向の成長速度が、平面方向の成長速度に仕較して約１
０倍の速度となる。また、このとき原料ガスとしてＳｉ
2 Ｈ6 ガスに加えてさらにＰＨ3 ガスを用い、リンを雰
蹄気中に供給することで、成長されるエピタキシャルシ
リコン中にリンを導入し、リンのドーズ量は７×１０19
ｃｍ-3とした。このように、成長されるエピタキシャル
シリコン中にリン等の不純物を高濃度に含有させようと
すると、エピタキシャル成長中に不純物が偏析し、図２
に示すようにエピタキシャル成長レートが低下する傾向
がある。したがって、このような場合は成長を一時中断
し、シリコン基板温度をエピタキシャル成長中の温度に
対し上昇させる工程を設ける。具体的には成長中の基板
温度に対し５℃から５０℃程度上昇させることにより表
面に偏析した不純物を除去し、その後再度エピタキシャ
ル成長を行うことにより図３に示すように平均の成長レ
ートを高めることができ、より生産性が高まる。
あるのは、Ｓｉ2 Ｈ6 ガスを用いて、成長中の圧力が３
×１０-4Ｔｏｒｒ前後、シリコン基板温度が７００℃の
場合であり、このとき、選択エピタキシャル成長される
シリコン層８は、シリコン基板１の表面に対して垂直な
方向の成長速度が、平面方向の成長速度に仕較して約１
０倍の速度となる。また、このとき原料ガスとしてＳｉ
2 Ｈ6 ガスに加えてさらにＰＨ3 ガスを用い、リンを雰
蹄気中に供給することで、成長されるエピタキシャルシ
リコン中にリンを導入し、リンのドーズ量は７×１０19
ｃｍ-3とした。このように、成長されるエピタキシャル
シリコン中にリン等の不純物を高濃度に含有させようと
すると、エピタキシャル成長中に不純物が偏析し、図２
に示すようにエピタキシャル成長レートが低下する傾向
がある。したがって、このような場合は成長を一時中断
し、シリコン基板温度をエピタキシャル成長中の温度に
対し上昇させる工程を設ける。具体的には成長中の基板
温度に対し５℃から５０℃程度上昇させることにより表
面に偏析した不純物を除去し、その後再度エピタキシャ
ル成長を行うことにより図３に示すように平均の成長レ
ートを高めることができ、より生産性が高まる。
【００１４】上記のように異方性の強い条件を用いてエ
ピタキシャル成長を行うことにより、形成されるシリコ
ン層８は、シリコン基板１の露呈面を底面として垂直方
向に細長いシリコン柱として形成され、隣接するシリコ
ン柱が互いに接触されることは生じない。
ピタキシャル成長を行うことにより、形成されるシリコ
ン層８は、シリコン基板１の露呈面を底面として垂直方
向に細長いシリコン柱として形成され、隣接するシリコ
ン柱が互いに接触されることは生じない。
【００１５】その後、図１（ｃ）のように、ＣＶＤ法に
よりシリコン酸化膜９を堆積し、その上でこのシリコン
酸化膜９の所定領域に前記エビタキシヤルシリコン層８
に接続されるビットコンタクト１０を形成し、さらに必
要な領域にビット線としての上層配線１１をパターン形
成する。さらに、この第２の層間絶縁膜１２に対して従
来と同様のコンタクトホール製造技術を適用し、容量コ
ンタクト１３を形成し、その上に容量電極１４を形成す
る。以降の工程は省略するが、これにより微細なメモリ
セルを有するＤＲＡＭが形成可能となる。
よりシリコン酸化膜９を堆積し、その上でこのシリコン
酸化膜９の所定領域に前記エビタキシヤルシリコン層８
に接続されるビットコンタクト１０を形成し、さらに必
要な領域にビット線としての上層配線１１をパターン形
成する。さらに、この第２の層間絶縁膜１２に対して従
来と同様のコンタクトホール製造技術を適用し、容量コ
ンタクト１３を形成し、その上に容量電極１４を形成す
る。以降の工程は省略するが、これにより微細なメモリ
セルを有するＤＲＡＭが形成可能となる。
【００１６】ここで、図４（ａ）に示すように、前記エ
ピタキシャルシリコン層８をゲート電極の高さよりもさ
らに高い位置まで成長させ、層間絶嫁膜としてのシリコ
ン酸化膜９を形成した後にその表面を機械化学研磨して
平坦化することで、図４（ｂ）のように、エピタキシャ
ルシリコン層８の上端部を層間絶縁膜９上に露呈させ、
これによりシリコン柱をコンタクトとするコンタクトホ
ールを形成してもよい。このようにすれば、前記した実
施形態におけるビットコンタクト１０を形成する必要が
なく、構造の簡易化が達成できるとともに、工程数が削
減できる。
ピタキシャルシリコン層８をゲート電極の高さよりもさ
らに高い位置まで成長させ、層間絶嫁膜としてのシリコ
ン酸化膜９を形成した後にその表面を機械化学研磨して
平坦化することで、図４（ｂ）のように、エピタキシャ
ルシリコン層８の上端部を層間絶縁膜９上に露呈させ、
これによりシリコン柱をコンタクトとするコンタクトホ
ールを形成してもよい。このようにすれば、前記した実
施形態におけるビットコンタクト１０を形成する必要が
なく、構造の簡易化が達成できるとともに、工程数が削
減できる。
【００１７】本発明の第２の実施形態は、本発明の半導
体層の製造方法を縦型ＭＯＳに適用した例である。先
ず、図５（ａ）のように、シリコン基板２１に素子分離
用のフィールド酸化膜２２を形成した後、ゲート酸化膜
２３と多結晶シリコン２４を形成し、これを所定のパタ
ーンに形成しゲート電極２４を形成する。そして、図５
（ｂ）のように、熱酸化法によりゲート電極２４の表面
に薄い酸化膜を成長し、特に側面の酸化膜をゲート酸化
膜２５として形成する。次いで、図５（ｃ）のように、
全面にシリコン酸化膜からなる層間絶縁膜２６を成長
し、前記ゲート電極２４の一側に沿う領域のみをエッチ
ング除去し、この領域に前記シリコン基板２１の表面を
露呈させる。そして、この露呈されたシリコン基板２１
の領域に不純物を導入し、例えばＮ型不純物層２７を形
成する。
体層の製造方法を縦型ＭＯＳに適用した例である。先
ず、図５（ａ）のように、シリコン基板２１に素子分離
用のフィールド酸化膜２２を形成した後、ゲート酸化膜
２３と多結晶シリコン２４を形成し、これを所定のパタ
ーンに形成しゲート電極２４を形成する。そして、図５
（ｂ）のように、熱酸化法によりゲート電極２４の表面
に薄い酸化膜を成長し、特に側面の酸化膜をゲート酸化
膜２５として形成する。次いで、図５（ｃ）のように、
全面にシリコン酸化膜からなる層間絶縁膜２６を成長
し、前記ゲート電極２４の一側に沿う領域のみをエッチ
ング除去し、この領域に前記シリコン基板２１の表面を
露呈させる。そして、この露呈されたシリコン基板２１
の領域に不純物を導入し、例えばＮ型不純物層２７を形
成する。
【００１８】しかる上で、ＳｉＨ4 ガスあるいはＳｉ2
Ｈ6 ガス等のシリコンの水素化物と不純物導入のために
ＰＨ3 ガスを原料ガスとし、シリコン基板温度５００℃
から８００℃、成長中の成長装置内圧力を１０-4Ｔｏｒ
ｒから１０-5Ｔｏｒｒの条件で選択エピタキシャル成長
を行うと、図５（ｄ）のように、シリコン基板２１の露
呈面、すなわち前記Ｎ型不純物層２７の表面上にエピタ
キシャルシリコン層２８が成長される。このとき、Ｓｉ
2 Ｈ6 ガスを用いて、成長中の庄カを３×１０-4Ｔｏｒ
ｒ前後、シリコン基板温度を７００℃に設定すると、選
択エピタキシャル成長されるシリコン層２８は、シリコ
ン基仮２１の表面に対して垂直な方向の成長速度が、平
面方向の成長速度に対して１０倍の速度となり異方性が
願著である。そして、このエピタキシャル成長の進行に
伴い、最初にＰ型不純物を、次いでＮ型不純物をエピタ
キシャル成長層に導入することで、前記ゲート電極２４
の高さ寸法に略等しい額域にＰ型不純物層２９を形成
し、その上にＮ型不純物層３０を積層状態に形成するこ
とができる。
Ｈ6 ガス等のシリコンの水素化物と不純物導入のために
ＰＨ3 ガスを原料ガスとし、シリコン基板温度５００℃
から８００℃、成長中の成長装置内圧力を１０-4Ｔｏｒ
ｒから１０-5Ｔｏｒｒの条件で選択エピタキシャル成長
を行うと、図５（ｄ）のように、シリコン基板２１の露
呈面、すなわち前記Ｎ型不純物層２７の表面上にエピタ
キシャルシリコン層２８が成長される。このとき、Ｓｉ
2 Ｈ6 ガスを用いて、成長中の庄カを３×１０-4Ｔｏｒ
ｒ前後、シリコン基板温度を７００℃に設定すると、選
択エピタキシャル成長されるシリコン層２８は、シリコ
ン基仮２１の表面に対して垂直な方向の成長速度が、平
面方向の成長速度に対して１０倍の速度となり異方性が
願著である。そして、このエピタキシャル成長の進行に
伴い、最初にＰ型不純物を、次いでＮ型不純物をエピタ
キシャル成長層に導入することで、前記ゲート電極２４
の高さ寸法に略等しい額域にＰ型不純物層２９を形成
し、その上にＮ型不純物層３０を積層状態に形成するこ
とができる。
【００１９】さらに、図示は省略するが全面に第２の層
間絶縁膜を形成し、常法によって前記上側のＮ型不純物
層に電気接続されるコンタクトを形成し、また、前記Ｐ
型不純物に対しては、図面と垂直方向の図には示されな
い箇所において他の配線層に電気接続する。これによ
り、前記ゲート電極２４及びゲート酸化膜２５と、前記
シリコン基板２１のＮ型不純物層２７と、エピタキシャ
ルシリコン層２８のＮ型不純物層３０をそれぞれソース
・ドレイン領域とする縦型ＭＯＳトランジスタを形成す
ることができる。したがって、ソース・ドレイン領域を
微細な面積領域に形成することができ、微細なＭＯＳト
ランジスタの製造が実現でき、半導体装置の高集積化が
可能となる。
間絶縁膜を形成し、常法によって前記上側のＮ型不純物
層に電気接続されるコンタクトを形成し、また、前記Ｐ
型不純物に対しては、図面と垂直方向の図には示されな
い箇所において他の配線層に電気接続する。これによ
り、前記ゲート電極２４及びゲート酸化膜２５と、前記
シリコン基板２１のＮ型不純物層２７と、エピタキシャ
ルシリコン層２８のＮ型不純物層３０をそれぞれソース
・ドレイン領域とする縦型ＭＯＳトランジスタを形成す
ることができる。したがって、ソース・ドレイン領域を
微細な面積領域に形成することができ、微細なＭＯＳト
ランジスタの製造が実現でき、半導体装置の高集積化が
可能となる。
【００２０】なお、図６（ａ）に示すように、ゲート電
極２４の両側の領域においてシリコン基板２１の表面を
露呈させ、かつ各露呈面にエピタキシャル成長を行って
エピタキシャルシリコン層２８を成長し、このエピタキ
シャルシリコン層２８に設けた不純物層３０をシリコン
基板２１に設けた不純物層２７と共にそれぞれをソース
・ドレイン領域として構成することで、図６（ｂ）に示
すように、ゲート電極とドレイン電極が共通接続された
一対のＭＯＳトランジスタＱｌ，Ｑ２を微細構造に形成
することができる。
極２４の両側の領域においてシリコン基板２１の表面を
露呈させ、かつ各露呈面にエピタキシャル成長を行って
エピタキシャルシリコン層２８を成長し、このエピタキ
シャルシリコン層２８に設けた不純物層３０をシリコン
基板２１に設けた不純物層２７と共にそれぞれをソース
・ドレイン領域として構成することで、図６（ｂ）に示
すように、ゲート電極とドレイン電極が共通接続された
一対のＭＯＳトランジスタＱｌ，Ｑ２を微細構造に形成
することができる。
【００２１】
【発明の効果】以上説明したように本発明は、基板面に
対して平行な方向に比較して垂直な方向の成長速度が大
きい条件で半導体層を選択的にエピタキシャル成長する
工程を含み、かつこのエピタキシャル成長の条件とし
て、シリコン基板温度を５００℃から８００℃に設定
し、あるいは成長中の成長装置内圧力を１０-4Ｔｏｒｒ
から１０-5Ｔｏｒｒに設定しているので、半導体基板の
微細な面積上に垂直方向に細長い半導体層を形成するこ
とができ、隣接する半導体層との電気的な短絡が生じる
ことなく、コンタクトの形成が可能となり、或いはソー
ス・ドレイン等の半導体層の形成が可能となり、微細で
かつ高集積な半導体装置を実現することができる効果が
ある。
対して平行な方向に比較して垂直な方向の成長速度が大
きい条件で半導体層を選択的にエピタキシャル成長する
工程を含み、かつこのエピタキシャル成長の条件とし
て、シリコン基板温度を５００℃から８００℃に設定
し、あるいは成長中の成長装置内圧力を１０-4Ｔｏｒｒ
から１０-5Ｔｏｒｒに設定しているので、半導体基板の
微細な面積上に垂直方向に細長い半導体層を形成するこ
とができ、隣接する半導体層との電気的な短絡が生じる
ことなく、コンタクトの形成が可能となり、或いはソー
ス・ドレイン等の半導体層の形成が可能となり、微細で
かつ高集積な半導体装置を実現することができる効果が
ある。
【００２２】また、エピタキシャル成長の途中でエピタ
キシャル成長シリコンの表面に偏析した不純物を除去す
るために、少なくとも一度基板温度を上昇させる処理を
用いることにより平均のエピタキシャル成長レートを高
めることができ、成長時間の短縮等が実現可能となり、
より生産性を高めることができる。
キシャル成長シリコンの表面に偏析した不純物を除去す
るために、少なくとも一度基板温度を上昇させる処理を
用いることにより平均のエピタキシャル成長レートを高
めることができ、成長時間の短縮等が実現可能となり、
より生産性を高めることができる。
【図１】本発明の第１の実施形態の製造方法を工程順に
示す断面図である。
示す断面図である。
【図２】第１の実施形態において表面偏析不純物除去処
理を行わない場合のエピタキシャル成長レートの時間変
化を示す図である。
理を行わない場合のエピタキシャル成長レートの時間変
化を示す図である。
【図３】第１の実施形態において表面偏析不純物除去処
理を行った場合のエピタキシャル成長レートの時間変化
を示す図である。
理を行った場合のエピタキシャル成長レートの時間変化
を示す図である。
【図４】第１の実施形態の変形例の工程一部を示す断面
図である。
図である。
【図５】本発明の第２の実施形態の製造方法を工程順に
示す断面図である。
示す断面図である。
【図６】第２の実施形態の変形例とその等価回路図であ
る。
る。
【図７】従来の製造方法を工程順に示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５，７ シリコン酸化膜 ６ 不純物領域 ８ エピタキシャルシリコン層 ９ 層間絶縁膜 １１ ビット線 １２ 第２の層間絶縁膜 １３ 容量コンタクト １４ 容量電極 ２１ シリコン基板 ２４ ゲート電極 ２５ ゲート酸化膜 ２６ 層間絶縁膜 ２７ Ｎ型不純物領域 ２８ エピタキシャルシリコン層 ３０ Ｎ型不純物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 秀光 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 古賀 洋貴 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (7)
- 【請求項１】 半導体基板の主面に形成された一導電型
半導体領域上に、基板面に対し平行な方向に比較して垂
直な方向の成長速度が大きい条件で基板材料と同一の半
導体材料からなる半導体層を選択的にエピタキシャル成
長する工程を含み、前記選択エピタキシャル成長は、単
結晶シリコン基仮の表面に成長を行う選択エピタキシャ
ル成長であり、シリコン基板温度を５００℃から８００
℃に設定したことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の主面に形成された一導電型
半導体領域上に、基板面に対し平行な方向に比較して垂
直な方向の成長速度が大きい条件で基板材料と同一の半
導体材料からなる半導体層を選択的にエピタキシャル成
長する工程を含み、前記選択エピタキシャル成長は、少
なくともシリコンの水素化物を原料ガスとして用いて、
単結晶シリコン基板の表面に成長を行う選択エピタキシ
ャル成長であり、成長中の成長装置内圧力を１０-4Ｔｏ
ｒｒから１０-5Ｔｏｒｒに設定したことを特徴とする半
導体装置の製造方法。 - 【請求項３】 半導体基板の主面に形成された一導電型
半導体領域上に、基板面に対し平行な方向に比較して垂
直な方向の成長速度が大きい条件で基板材料と同一の半
導体材料からなる半導体層を選択的にエピタキシャル成
長する工程を含み、前記選択エピタキシャル成長は、少
なくともシリコンの水素化物を原料ガスとして用いて、
単結晶シリコン基板の表面に成長を行う選択エピタキシ
ャル成長であり、成長中の成長装置内圧力を１０-4Ｔｏ
ｒｒから１０-5Ｔｏｒｒに設定し、かつ、シリコン基板
温度を５００℃から８００℃に設定したことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 選択エピタキシャル成長中にエピタキシ
ャル成長シリコン表面に偏析した不純物を除去する処理
を含む請求項３の半導体装置の製造方法。 - 【請求項５】 不純物を除去する処理が、エピタキシャ
ル成長中に少なくとも一度だけ成長中の基板温度よりも
基板温度を上昇させる処理である請求項４の半導体装置
の製造方法。 - 【請求項６】 半導体基板の主面上にゲート酸化膜とゲ
ート電極を形成する工程と、前記ゲート電極を用いた自
己整合法により前記半導体基板の主面に不純物を導入し
てソース・ドレイン領域を形成する工程と、前記ソース
・ドレイン領域に対するコンタクト領域以外の前記半導
体基板の主面を絶縁膜で被覆する工程と、前記ソース・
ドレイン領域に露呈される前記半導体基板の主面にシリ
コンを選択エピタキシャル成長して半専体層を形成する
工程とを含むことを特徴とする請求項１、２、３、４ま
たは５の半導体装置の製造方法。 - 【請求項７】 半導体基板の主面上に絶縁膜を介してゲ
ート電極を形成する工程と、前記ゲート電極の側面にゲ
ート酸化膜を形成する工程と、前記ゲート電極及びゲー
ト酸化膜に隣接する領域の前記半導体基板の主面に一導
電型の不純物を導入して不純物層を形成する工程と、こ
の不純物層の主面上に選択エピタキシャル成長法により
半導体層を形成する工程と、この半導体層に高さ方向に
順次反対導電型の不純物と一導電型の不純物を導入し、
前記各一導電型の不純物をソース・ドレイン領域として
形成する工程とを含むことを特徴とする請求項１、２、
３、４または５の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8308841A JP3003598B2 (ja) | 1995-11-22 | 1996-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-304793 | 1995-11-22 | ||
| JP30479395 | 1995-11-22 | ||
| JP8308841A JP3003598B2 (ja) | 1995-11-22 | 1996-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205065A true JPH09205065A (ja) | 1997-08-05 |
| JP3003598B2 JP3003598B2 (ja) | 2000-01-31 |
Family
ID=26564049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8308841A Expired - Lifetime JP3003598B2 (ja) | 1995-11-22 | 1996-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003598B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| KR100316578B1 (ko) * | 1998-05-08 | 2001-12-12 | 가네꼬 히사시 | 반도체 장치 및 그 반도체 장치의 제조 방법 |
| KR100369865B1 (ko) * | 2000-12-29 | 2003-01-30 | 주식회사 하이닉스반도체 | 플러그 형성 방법 |
| JP2010062574A (ja) * | 2000-08-25 | 2010-03-18 | Agere Systems Inc | 垂直型トランジスタの回路接続アーキテクチャ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196423A (ja) * | 1992-08-10 | 1994-07-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｉエピタキシャル膜の選択成長法 |
| JPH06260427A (ja) * | 1993-03-05 | 1994-09-16 | Nec Corp | 半導体膜の選択成長方法 |
| JPH08153688A (ja) * | 1994-09-13 | 1996-06-11 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
-
1996
- 1996-11-20 JP JP8308841A patent/JP3003598B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196423A (ja) * | 1992-08-10 | 1994-07-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｉエピタキシャル膜の選択成長法 |
| JPH06260427A (ja) * | 1993-03-05 | 1994-09-16 | Nec Corp | 半導体膜の選択成長方法 |
| JPH08153688A (ja) * | 1994-09-13 | 1996-06-11 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| KR100316578B1 (ko) * | 1998-05-08 | 2001-12-12 | 가네꼬 히사시 | 반도체 장치 및 그 반도체 장치의 제조 방법 |
| JP2010062574A (ja) * | 2000-08-25 | 2010-03-18 | Agere Systems Inc | 垂直型トランジスタの回路接続アーキテクチャ |
| KR100369865B1 (ko) * | 2000-12-29 | 2003-01-30 | 주식회사 하이닉스반도체 | 플러그 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3003598B2 (ja) | 2000-01-31 |
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