JP3022714B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は絶縁膜によって素子分離
が行われている半導体装置の構造とその製造方法に関す
る。
が行われている半導体装置の構造とその製造方法に関す
る。
【0002】
【従来の技術】近年半導体装置の高集積化が進められて
いるとともにMOSトランジスタのゲート寸法やアルミ
配線の幅等のデバイス寸法が縮小されるとともに、素子
分離領域幅の縮小化もその重要度が増してきている。従
来、素子密度が高いデバイスにおける素子分離技術とし
ては、溝分離や選択エピタキシャルを利用した分離方法
がよく知られている。
いるとともにMOSトランジスタのゲート寸法やアルミ
配線の幅等のデバイス寸法が縮小されるとともに、素子
分離領域幅の縮小化もその重要度が増してきている。従
来、素子密度が高いデバイスにおける素子分離技術とし
ては、溝分離や選択エピタキシャルを利用した分離方法
がよく知られている。
【0003】従来の溝内の拡散技術の一つとして特開昭
63−37631号で示されているように、溝の側壁に
不純物を導入する方法がある。
63−37631号で示されているように、溝の側壁に
不純物を導入する方法がある。
【0004】また、溝の側壁部のリーク電流を抑える構
造として図7に示すような構造が特願平4−17510
8号に記載されている。
造として図7に示すような構造が特願平4−17510
8号に記載されている。
【0005】図8(a),(b),(c),図9
(a)、(b)、(c)、(d)は特願平4−1751
08号に示されている半導体装置の製造方法の各工程に
おける断面図である。
(a)、(b)、(c)、(d)は特願平4−1751
08号に示されている半導体装置の製造方法の各工程に
おける断面図である。
【0006】この製造方法によれば、P型シリコン基板
1上に第1の絶縁膜として熱酸化による膜厚20nm程
度のシリコン酸化膜2を形成し、次に、第1の多結晶シ
リコン膜としてCVD法による膜厚200nm程度の多
結晶シリコン膜3を堆積し、さらに第2の絶縁膜である
膜厚100nm程度のCVDシリコン酸化膜14と、第
2の多結晶シリコン膜である膜厚100nm程度の多結
晶シリコン膜15を順次堆積する。次に、素子分離領域
が形成される領域以外を覆うフォトレジスト4を多結晶
シリコン膜15上に形成する(図8(a))。次に、前
記フォトレジスト4をマスクにして多結晶シリコン膜1
5と、シリコン酸化膜14と、多結晶シリコン膜3を順
次エッチング除去して開口部を形成する。この開口部の
底面には、シリコン酸化膜2が露出している。次に、フ
ォトレジスト4をマスクにして、例えば30KeV,
1.0 X 1013cmー 2のボロンのイオン注入を行い
開口部の直下のシリコン基板1の表面にP+拡散層5を
形成し、フォトレジスト4を除去する(図8(b))。
1上に第1の絶縁膜として熱酸化による膜厚20nm程
度のシリコン酸化膜2を形成し、次に、第1の多結晶シ
リコン膜としてCVD法による膜厚200nm程度の多
結晶シリコン膜3を堆積し、さらに第2の絶縁膜である
膜厚100nm程度のCVDシリコン酸化膜14と、第
2の多結晶シリコン膜である膜厚100nm程度の多結
晶シリコン膜15を順次堆積する。次に、素子分離領域
が形成される領域以外を覆うフォトレジスト4を多結晶
シリコン膜15上に形成する(図8(a))。次に、前
記フォトレジスト4をマスクにして多結晶シリコン膜1
5と、シリコン酸化膜14と、多結晶シリコン膜3を順
次エッチング除去して開口部を形成する。この開口部の
底面には、シリコン酸化膜2が露出している。次に、フ
ォトレジスト4をマスクにして、例えば30KeV,
1.0 X 1013cmー 2のボロンのイオン注入を行い
開口部の直下のシリコン基板1の表面にP+拡散層5を
形成し、フォトレジスト4を除去する(図8(b))。
【0007】次に、第3の絶縁膜である膜厚100nm
程度のCVDシリコン酸化膜6を図堆積する(図8
(c))。
程度のCVDシリコン酸化膜6を図堆積する(図8
(c))。
【0008】次に、シリコン酸化膜の異方性エチングを
行うと、多結晶シリコン膜15の上面が露出し、開口部
の側壁にはCVDシリコン酸化膜6aからなるスペーサ
が形成され、開口部の底面におけるスペーサに覆われて
いない部分のシリコン酸化膜2が除去され、スペーサに
自己整合的な位置のP+拡散層5が露出する(図9
(a))。
行うと、多結晶シリコン膜15の上面が露出し、開口部
の側壁にはCVDシリコン酸化膜6aからなるスペーサ
が形成され、開口部の底面におけるスペーサに覆われて
いない部分のシリコン酸化膜2が除去され、スペーサに
自己整合的な位置のP+拡散層5が露出する(図9
(a))。
【0009】次に、シリコンの異方性エッチングを行う
と、p+拡散層5を貫通した深さ約0.5μmの溝7が
スペーサに自己整合的にシリコン基板1に形成される。
これと同時に、多結晶シリコン膜15が除去される。次
に、P型シリコン基板1の表面に対して、垂直な入射角
で例えば30KeV,1.0 X1013cm-2のボロン
のイオン注入を行い溝7の底部にP+拡散層5aを形成
する。次に、第4の絶縁膜である膜厚1μm程度のCV
Dシリコン酸化膜8を全面に堆積する(図9(b))。
と、p+拡散層5を貫通した深さ約0.5μmの溝7が
スペーサに自己整合的にシリコン基板1に形成される。
これと同時に、多結晶シリコン膜15が除去される。次
に、P型シリコン基板1の表面に対して、垂直な入射角
で例えば30KeV,1.0 X1013cm-2のボロン
のイオン注入を行い溝7の底部にP+拡散層5aを形成
する。次に、第4の絶縁膜である膜厚1μm程度のCV
Dシリコン酸化膜8を全面に堆積する(図9(b))。
【0010】次に、多結晶シリコン膜3の上面が露出す
るまでシリコン酸化膜のエッチバックを行う。このエッ
チバックによりCVDシリコン酸化膜14は完全に除去
される。さらに溝7内はCVDシリコン酸化膜8により
充填され、スペーサを形成していたCVDシリコン酸化
膜6bとなる(図9(c))。
るまでシリコン酸化膜のエッチバックを行う。このエッ
チバックによりCVDシリコン酸化膜14は完全に除去
される。さらに溝7内はCVDシリコン酸化膜8により
充填され、スペーサを形成していたCVDシリコン酸化
膜6bとなる(図9(c))。
【0011】その後、多結晶シリコン膜3をエッチング
除去することにより図9(d)に示すような絶縁膜で充
填されて、溝に対して表面のp+拡散層が自己整合的に
形成され、その上部を含む部分に厚い絶縁膜が形成され
溝に沿った微小リークが抑えられるというものであっ
た。
除去することにより図9(d)に示すような絶縁膜で充
填されて、溝に対して表面のp+拡散層が自己整合的に
形成され、その上部を含む部分に厚い絶縁膜が形成され
溝に沿った微小リークが抑えられるというものであっ
た。
【0012】また、選択エピタキッシャルを利用した分
離としては、図10に示す構造が特願昭59−0795
05号に記載されている。
離としては、図10に示す構造が特願昭59−0795
05号に記載されている。
【0013】その製造方法はP型シリコン基板1上にシ
リコン酸化膜16を約2μmの厚さに形成した後素子分
離形成領域以外の部分をエッチング除去する。
リコン酸化膜16を約2μmの厚さに形成した後素子分
離形成領域以外の部分をエッチング除去する。
【0014】その後、シリコン基板表面にシリコンを2
μmエピタキシャル成長し、その部分にトランジスタを
形成する。エピタキシャル層13の平坦な部分を形成す
るため、シリコン基板の面方位を(100)に熱酸化膜
をエッチング除去するパターンは(100)面と平行に
なるように形成している。
μmエピタキシャル成長し、その部分にトランジスタを
形成する。エピタキシャル層13の平坦な部分を形成す
るため、シリコン基板の面方位を(100)に熱酸化膜
をエッチング除去するパターンは(100)面と平行に
なるように形成している。
【0015】
【発明が解決しようとする課題】上述した従来の半導体
装置は、溝の側壁に単純に不純物を導入する方法であ
り、このような方法では、上層に配線がきたときに、側
壁リークが抑えられないという欠点があった。そのため
溝に対して表面のp+拡散層を自己整合的に形成し、そ
の上部を含む部分に厚い絶縁膜を形成する構造により微
小リーク電流を抑えていた。しかしながら、この構造に
おいても、トランジスタのソース・ドレインn+拡散層
とp+拡散層が接触しているのでp+拡散層濃度を濃く
し、微小リークをさらに小さくしようとすると接合耐圧
が小さくなるという欠点があり、また、厚い絶縁膜の側
壁が垂直に 立っているため、後工程のトランジスタの
ゲート電極の材料をパターニングする際、サイドウオー
ルとして残りショートサーキットの原因となったり、ゲ
ート容量が大きくなったりする欠点があった。さらに、
選択エピキシャルによる素子分離の構造も、絶縁膜形成
時側面部の接触面における結晶成長遅れのために発生す
る盛下がり部分である、ファセットの部分にソース・ド
レインn+拡散層が形成されるため、接合リーク電流が
大きいという欠点があった。
装置は、溝の側壁に単純に不純物を導入する方法であ
り、このような方法では、上層に配線がきたときに、側
壁リークが抑えられないという欠点があった。そのため
溝に対して表面のp+拡散層を自己整合的に形成し、そ
の上部を含む部分に厚い絶縁膜を形成する構造により微
小リーク電流を抑えていた。しかしながら、この構造に
おいても、トランジスタのソース・ドレインn+拡散層
とp+拡散層が接触しているのでp+拡散層濃度を濃く
し、微小リークをさらに小さくしようとすると接合耐圧
が小さくなるという欠点があり、また、厚い絶縁膜の側
壁が垂直に 立っているため、後工程のトランジスタの
ゲート電極の材料をパターニングする際、サイドウオー
ルとして残りショートサーキットの原因となったり、ゲ
ート容量が大きくなったりする欠点があった。さらに、
選択エピキシャルによる素子分離の構造も、絶縁膜形成
時側面部の接触面における結晶成長遅れのために発生す
る盛下がり部分である、ファセットの部分にソース・ド
レインn+拡散層が形成されるため、接合リーク電流が
大きいという欠点があった。
【0016】本発明の目的は、上記の欠点を排除し溝側
壁およびシリコン層でのリークを抑える構造を有する半
導体装置を提供することである。
壁およびシリコン層でのリークを抑える構造を有する半
導体装置を提供することである。
【0017】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板の溝周辺に形成され前記シリコン基板と同
一導電型で基板より濃い不純物濃度の層と、前記溝を埋
設しかつ溝周辺のシリコン基板上に形成された略垂直な
側面をもつ第1の絶縁膜とを有することによって素子分
離が行われている半導体装置において、第1の絶縁膜の
側面にさらに第2の絶縁膜がサイドウォ−ル状に形成さ
れ、第2の絶縁膜の縁端が前記濃い不純物濃度の層の縁
端より前記溝の外側の方向に自己整合的に離れて設けら
れている。
シリコン基板の溝周辺に形成され前記シリコン基板と同
一導電型で基板より濃い不純物濃度の層と、前記溝を埋
設しかつ溝周辺のシリコン基板上に形成された略垂直な
側面をもつ第1の絶縁膜とを有することによって素子分
離が行われている半導体装置において、第1の絶縁膜の
側面にさらに第2の絶縁膜がサイドウォ−ル状に形成さ
れ、第2の絶縁膜の縁端が前記濃い不純物濃度の層の縁
端より前記溝の外側の方向に自己整合的に離れて設けら
れている。
【0018】また、本発明の半導体装置の製造方法は、
第1導電型のシリコン基板上に第1の絶縁膜(2)と第
1の多結晶シリコン膜(3)を順次重ねて形成する工程
と、素子分離領域が形成される領域以外を覆う形状を有
するフォトレジスト(4)を前記第1の多結晶シリコン
膜(3)上に形成する工程と、前記フォトレジスト
(4)をマスクにして、前記第1の多結晶シリコン膜
(3)をエッチング除去して開口部を形成する工程と、
前記開口部および前記第1の絶縁膜(2)を介したイオ
ン注入により前記シリコン基板表面の前記素子分離領域
が形成される領域に、第1導電型拡散層(5)を形成す
る工程と、前記フォトレジスト(4)を除去して全面に
第2の絶縁膜(6)を形成する工程と、前記第2の絶縁
膜(6)および、前記第1の絶縁膜(2)を異方性エッ
チングして、前記開口部の側壁に前記第2の絶縁膜
(6)からなるスペーサ(6a)を形成し、前記開口部
底面の前記第1の絶縁膜(2)を除去する工程と、シリ
コンの異方性エッチングにより、前記第1の多結晶シリ
コン膜(3)を除去し、前記シリコン基板(1)に前記
スペーサに自己整合的な溝を形成する工程と、全面に第
3の絶縁膜(8)を形成する工程と、前記第3の絶縁膜
(8)を異方性エッチングして、スペ−サ(6a)の外
側に第3の絶縁膜8からなるスペ−サ(8a)を形成す
る工程と、前記第3の絶縁膜(8)のない部分の第1の
絶縁膜(2)をエッチング除去する工程を有する。
第1導電型のシリコン基板上に第1の絶縁膜(2)と第
1の多結晶シリコン膜(3)を順次重ねて形成する工程
と、素子分離領域が形成される領域以外を覆う形状を有
するフォトレジスト(4)を前記第1の多結晶シリコン
膜(3)上に形成する工程と、前記フォトレジスト
(4)をマスクにして、前記第1の多結晶シリコン膜
(3)をエッチング除去して開口部を形成する工程と、
前記開口部および前記第1の絶縁膜(2)を介したイオ
ン注入により前記シリコン基板表面の前記素子分離領域
が形成される領域に、第1導電型拡散層(5)を形成す
る工程と、前記フォトレジスト(4)を除去して全面に
第2の絶縁膜(6)を形成する工程と、前記第2の絶縁
膜(6)および、前記第1の絶縁膜(2)を異方性エッ
チングして、前記開口部の側壁に前記第2の絶縁膜
(6)からなるスペーサ(6a)を形成し、前記開口部
底面の前記第1の絶縁膜(2)を除去する工程と、シリ
コンの異方性エッチングにより、前記第1の多結晶シリ
コン膜(3)を除去し、前記シリコン基板(1)に前記
スペーサに自己整合的な溝を形成する工程と、全面に第
3の絶縁膜(8)を形成する工程と、前記第3の絶縁膜
(8)を異方性エッチングして、スペ−サ(6a)の外
側に第3の絶縁膜8からなるスペ−サ(8a)を形成す
る工程と、前記第3の絶縁膜(8)のない部分の第1の
絶縁膜(2)をエッチング除去する工程を有する。
【0019】また、本発明の他の半導体装置は、表面に
第1導電型拡散層を有する第1導電型のシリコン基板上
に絶縁膜及びシリコン層を有し、前記絶縁膜によって素
子分離されている半導体装置において、前記シリコン基
板上に形成された前記絶縁膜に対して、自己整合的に選
択成長した前記シリコン層が前記絶縁膜の側壁部に自己
整合的に形成されたサイドウォール絶縁膜によって覆わ
れて、該サイドウォール絶縁膜の縁端が前記シリコン層
の縁端より前記絶縁膜から離れる方向へ延びている半導
体装置である。
第1導電型拡散層を有する第1導電型のシリコン基板上
に絶縁膜及びシリコン層を有し、前記絶縁膜によって素
子分離されている半導体装置において、前記シリコン基
板上に形成された前記絶縁膜に対して、自己整合的に選
択成長した前記シリコン層が前記絶縁膜の側壁部に自己
整合的に形成されたサイドウォール絶縁膜によって覆わ
れて、該サイドウォール絶縁膜の縁端が前記シリコン層
の縁端より前記絶縁膜から離れる方向へ延びている半導
体装置である。
【0020】さらに、本発明の別の半導体製造方法は、
第1導電型のシリコン基板(1)上に第1の絶縁膜
(2)を形成する工程と、前記第1の絶縁膜(2)を介
したイオン注入により前記シリコン基板(1)表面に第
1導電型拡散層(5)を形成する工程と、第2の絶縁膜
(12)を形成する工程と、素子分離領域が形成される
領域以外の部分の第2の絶縁膜(12)および第1の絶
縁膜(2)をエッチング除去する工程と、前記第1およ
び第2の絶縁膜に対して自己整合的に第1導電型選択シ
リコン層(13)を第2の絶縁膜の表面より低く成長さ
せる工程と、全面に第3の絶縁膜(8)を形成する工程
と、異方性エッチングをし、第2の絶縁膜(12)の側
壁部に第3の絶縁膜(8)の一部(8a)を残し、前記
選択シリコン層の外側を第3の絶縁膜で覆う工程を有し
ている。
第1導電型のシリコン基板(1)上に第1の絶縁膜
(2)を形成する工程と、前記第1の絶縁膜(2)を介
したイオン注入により前記シリコン基板(1)表面に第
1導電型拡散層(5)を形成する工程と、第2の絶縁膜
(12)を形成する工程と、素子分離領域が形成される
領域以外の部分の第2の絶縁膜(12)および第1の絶
縁膜(2)をエッチング除去する工程と、前記第1およ
び第2の絶縁膜に対して自己整合的に第1導電型選択シ
リコン層(13)を第2の絶縁膜の表面より低く成長さ
せる工程と、全面に第3の絶縁膜(8)を形成する工程
と、異方性エッチングをし、第2の絶縁膜(12)の側
壁部に第3の絶縁膜(8)の一部(8a)を残し、前記
選択シリコン層の外側を第3の絶縁膜で覆う工程を有し
ている。
【0022】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0023】図1(a),(b)は、それぞれ本発明の
半導体装置の第1の実施例の断面図と平面図、図2
(a),(b),(c)および図3(a),(b),
(c),(d)は、それぞれ図1に示す半導体の製造方
法の各工程における断面図である。
半導体装置の第1の実施例の断面図と平面図、図2
(a),(b),(c)および図3(a),(b),
(c),(d)は、それぞれ図1に示す半導体の製造方
法の各工程における断面図である。
【0024】この半導体装置はシリコン基板1上に溝7
を有し、シリコン基板1の表面にゲート酸化膜が形成さ
れており、溝7の開口部の縁にはCVDシリコン酸化膜
で構成された側壁6aがあり、その外側はCVDシリコ
ン酸化膜8からなるスペーサ形成され、内側はCVDシ
リコン酸化膜8により溝7の底面迄充填されている。ま
た、前記スペーサから所定の距離をおいて多結晶シリコ
ン10がゲート電極用に形成されており、ゲート酸化膜
9とn+拡散層11およびp+拡散層5を有している。
を有し、シリコン基板1の表面にゲート酸化膜が形成さ
れており、溝7の開口部の縁にはCVDシリコン酸化膜
で構成された側壁6aがあり、その外側はCVDシリコ
ン酸化膜8からなるスペーサ形成され、内側はCVDシ
リコン酸化膜8により溝7の底面迄充填されている。ま
た、前記スペーサから所定の距離をおいて多結晶シリコ
ン10がゲート電極用に形成されており、ゲート酸化膜
9とn+拡散層11およびp+拡散層5を有している。
【0025】次に、本実施例の製造方法について説明す
る。
る。
【0026】p型シリコン基板1上に第1の絶縁膜とし
て熱酸化による膜厚20nm程度のシリコン酸化膜2を
形成する。続いて、第1の多結晶シリコン膜としてCV
D法による膜厚200nm程度の多結晶シリコン膜3を
順次堆積する。
て熱酸化による膜厚20nm程度のシリコン酸化膜2を
形成する。続いて、第1の多結晶シリコン膜としてCV
D法による膜厚200nm程度の多結晶シリコン膜3を
順次堆積する。
【0027】次に、素子分離領域が形成される領域以外
を覆うフォトレジスト4をマスクにして、上記多結晶シ
リコン膜3をエッチング除去した後、また上記フォトレ
ジスト4をマスクにして、例えば30KeV,1.0
× 1013cm-2のボロンのイオン注入を行い、上記開
口部直下のシリコン基板1の表面にp+拡散層5を形成
する(図2(a))。
を覆うフォトレジスト4をマスクにして、上記多結晶シ
リコン膜3をエッチング除去した後、また上記フォトレ
ジスト4をマスクにして、例えば30KeV,1.0
× 1013cm-2のボロンのイオン注入を行い、上記開
口部直下のシリコン基板1の表面にp+拡散層5を形成
する(図2(a))。
【0028】次に、フォトレジスト4を除去し、第2の
絶縁膜である膜厚50nm程度のCVDシリコン酸化膜
6を全面に堆積する(図2(b))。
絶縁膜である膜厚50nm程度のCVDシリコン酸化膜
6を全面に堆積する(図2(b))。
【0029】次に、CVDシリコン酸化膜6の異方性エ
ッチングを行うと、シリコン酸化膜2の上面が露出し、
開口部の側壁にはCVDシリコン酸化膜6aからなるス
ペーサが形成され、上記開口部の底面におけるスペーサ
に覆われていない部分のシリコン酸化膜2が除去され、
スペーサに自己整合的な位置のp+拡散層5が露出する
(図2(c))。
ッチングを行うと、シリコン酸化膜2の上面が露出し、
開口部の側壁にはCVDシリコン酸化膜6aからなるス
ペーサが形成され、上記開口部の底面におけるスペーサ
に覆われていない部分のシリコン酸化膜2が除去され、
スペーサに自己整合的な位置のp+拡散層5が露出する
(図2(c))。
【0030】次に、シリコンの異方性エッチングを行う
と、p+拡散層5を貫通した深さ約0.5μmの溝7
が、上記スペーサに自己整合的にシリコン基板1に形成
される。これと同時に多結晶シリコン膜3が除去される
(図3(a))。
と、p+拡散層5を貫通した深さ約0.5μmの溝7
が、上記スペーサに自己整合的にシリコン基板1に形成
される。これと同時に多結晶シリコン膜3が除去される
(図3(a))。
【0031】次に、第3の絶縁膜である膜厚100nm
のCVDのシリコン酸化膜8を全面に堆積する。素子分
離幅が例えば0.1μmと狭ければ、溝内は前記シリコ
ン酸化膜で完全に埋め込まれる(図3(b))。
のCVDのシリコン酸化膜8を全面に堆積する。素子分
離幅が例えば0.1μmと狭ければ、溝内は前記シリコ
ン酸化膜で完全に埋め込まれる(図3(b))。
【0032】次に,CVDシリコン酸化膜8の異方性エ
ッチングを行なうと前記CVDシリコン酸化膜6aから
なるスペーサの外側にCVDシリコン酸化膜8aのスペ
ーサが形成され、p+拡散層5に対して自己整合的にサ
イドウオール構造を持った厚い酸化膜が溝7の上に形成
される(図3(c))。
ッチングを行なうと前記CVDシリコン酸化膜6aから
なるスペーサの外側にCVDシリコン酸化膜8aのスペ
ーサが形成され、p+拡散層5に対して自己整合的にサ
イドウオール構造を持った厚い酸化膜が溝7の上に形成
される(図3(c))。
【0033】次に,シリコン基板1にゲート酸化膜9を
8nm形成して、多結晶シリコン10を200nm堆積
し、ゲート電極となる以外の部分の多結晶シリコン10
をエッチング除去した後、基板と逆導電型の不純物とし
て例えば30KeV、1.0×1015cm-2の砒素を注
入することによりn+拡散層11を形成し、本実施例に
よる半導体の素子分離領域の形成が完了する。
8nm形成して、多結晶シリコン10を200nm堆積
し、ゲート電極となる以外の部分の多結晶シリコン10
をエッチング除去した後、基板と逆導電型の不純物とし
て例えば30KeV、1.0×1015cm-2の砒素を注
入することによりn+拡散層11を形成し、本実施例に
よる半導体の素子分離領域の形成が完了する。
【0034】次に、本発明の第2の実施例について説明
する。
する。
【0035】図4(a),(b)は、それぞれ本発明の
半導体装置の第2の実施例の断面図および平面図であ
る。
半導体装置の第2の実施例の断面図および平面図であ
る。
【0036】この半導体装置は、p型シリコン基板1
と、シリコン酸化膜2と、p+拡散層5と、ゲート酸化
膜9と、多結晶シリコン10と、n+拡散層11と、C
VDシリコン酸化膜12と、p型選択シリコン層13と
からなる。
と、シリコン酸化膜2と、p+拡散層5と、ゲート酸化
膜9と、多結晶シリコン10と、n+拡散層11と、C
VDシリコン酸化膜12と、p型選択シリコン層13と
からなる。
【0037】次に、この半導体装置の製造方法について
説明する。
説明する。
【0038】図4(a),(b)は、それぞれ、本発明
の半導体装置の第2の実施例の断面図および平面図であ
り、図5(a),(b),(c),(d)および図6
(a),(b)は、それぞれ第2の実施例の製造方法の
各工程における断面図である。
の半導体装置の第2の実施例の断面図および平面図であ
り、図5(a),(b),(c),(d)および図6
(a),(b)は、それぞれ第2の実施例の製造方法の
各工程における断面図である。
【0039】p型シリコン基板1上に第1の絶縁膜とし
て熱酸化による膜厚20nm程度のシリコン酸化膜2を
形成した後、例えば30KeV,1.0 × 1013c
m-2のボロンのイオン注入を行い、シリコン基板1の表
面にp+拡散層5を形成する(図5(a))。
て熱酸化による膜厚20nm程度のシリコン酸化膜2を
形成した後、例えば30KeV,1.0 × 1013c
m-2のボロンのイオン注入を行い、シリコン基板1の表
面にp+拡散層5を形成する(図5(a))。
【0040】次に、第2の絶縁膜であるCVDシリコン
酸化膜12を約400nm積層した後、素子分離を形成
する以外の領域の前記CVDシリコン酸化膜12、およ
びシリコン酸化膜2をエッチング除去する(図5
(b))。
酸化膜12を約400nm積層した後、素子分離を形成
する以外の領域の前記CVDシリコン酸化膜12、およ
びシリコン酸化膜2をエッチング除去する(図5
(b))。
【0041】次に、シリコン基板1の表面が露出された
部分にp型のシリコン層13を約0.2μm選択成長さ
せる(図5(c))。
部分にp型のシリコン層13を約0.2μm選択成長さ
せる(図5(c))。
【0042】次に、第3の絶縁膜である膜厚100nm
のCVDシリコン酸化膜8を全面に堆積する(図5
(d))。
のCVDシリコン酸化膜8を全面に堆積する(図5
(d))。
【0043】次に、CVDシリコン酸化膜8の異方性エ
ッチングを行うと、前記CVDシリコン酸化膜12の側
壁にサイドウオールとしてCVDシリコン酸化膜8aが
形成され、前記選択成長の際のCVDシリコン酸化膜8
の側壁に形成されていたファセット部分がCVDシリコ
ン酸化膜8aで覆われる(図6(a))。
ッチングを行うと、前記CVDシリコン酸化膜12の側
壁にサイドウオールとしてCVDシリコン酸化膜8aが
形成され、前記選択成長の際のCVDシリコン酸化膜8
の側壁に形成されていたファセット部分がCVDシリコ
ン酸化膜8aで覆われる(図6(a))。
【0044】次に、p型のシリコン層13上にゲート絶
縁膜9を8nm形成し、多結晶シリコン10を200n
m堆積し、ゲート電極となる以外の部分の多結晶シリコ
ンをエッチング除去した後、シリコン層13と逆導電型
の不純物例えば30KeV,1.0 × 1015cm-2
の砒素を注入することにより、n+拡散層11を形成
し、第2の実施例の半導体装置の素子分離領域の形成が
完了する(図6(b))。上記の実施例は何れもn+拡
散層の分離に関するものであるが、p+拡散層について
も逆の導電型にすることにより容易に実施できることは
言うまでもない。
縁膜9を8nm形成し、多結晶シリコン10を200n
m堆積し、ゲート電極となる以外の部分の多結晶シリコ
ンをエッチング除去した後、シリコン層13と逆導電型
の不純物例えば30KeV,1.0 × 1015cm-2
の砒素を注入することにより、n+拡散層11を形成
し、第2の実施例の半導体装置の素子分離領域の形成が
完了する(図6(b))。上記の実施例は何れもn+拡
散層の分離に関するものであるが、p+拡散層について
も逆の導電型にすることにより容易に実施できることは
言うまでもない。
【0045】また、本発明の第1の実施例においては、
図2(a)に示す工程でp+拡散層を形成しているが、
図3(a)の工程で溝内に例えばボロンを拡散すること
によって溝内全部にp+拡散層を形成することも可能で
ある。
図2(a)に示す工程でp+拡散層を形成しているが、
図3(a)の工程で溝内に例えばボロンを拡散すること
によって溝内全部にp+拡散層を形成することも可能で
ある。
【0046】
【発明の効果】以上説明したように本発明は、シリコン
基板に形成された絶縁膜が埋め込まれた溝、あるいはシ
リコン基板上に形成された絶縁膜に対して選択的に形成
されたシリコン層のような絶縁膜によって素子分離が行
われている構造において、厚い絶縁膜が、溝あるいは選
択シリコン層上に自己整合的に形成され、かつ、その厚
い絶縁膜は側壁部がサイドウォール形状とすることによ
り、溝側壁部におけるリークを抑えるための拡散層をソ
ース・ドレイン拡散層と自己整合的に離すことができ、
また、選択シリコン層のファセット部にソース・ドレイ
ン拡散層を形成しなくてもよくなり、一層のリーク低減
と耐圧向上が可能となるとともに、後工程における電極
形成時の厚い絶縁膜の側壁部でのエッチング残りを防ぐ
ことも可能となったという効果がある。
基板に形成された絶縁膜が埋め込まれた溝、あるいはシ
リコン基板上に形成された絶縁膜に対して選択的に形成
されたシリコン層のような絶縁膜によって素子分離が行
われている構造において、厚い絶縁膜が、溝あるいは選
択シリコン層上に自己整合的に形成され、かつ、その厚
い絶縁膜は側壁部がサイドウォール形状とすることによ
り、溝側壁部におけるリークを抑えるための拡散層をソ
ース・ドレイン拡散層と自己整合的に離すことができ、
また、選択シリコン層のファセット部にソース・ドレイ
ン拡散層を形成しなくてもよくなり、一層のリーク低減
と耐圧向上が可能となるとともに、後工程における電極
形成時の厚い絶縁膜の側壁部でのエッチング残りを防ぐ
ことも可能となったという効果がある。
【図1】(a)は本発明の半導体装置の第1の実施例の
断面図、(b)は(a)の平面図であって、断面図
(a)は平面図(b)のA−A’切断面を示している。
断面図、(b)は(a)の平面図であって、断面図
(a)は平面図(b)のA−A’切断面を示している。
【図2】図1に示す半導体装置の製造方法の各工程にお
ける断面図であって、 (a)は第1の絶縁膜としてのシリコン酸化膜2の形成
と、開口部直下の基板表面にp+拡散層5を形成する工
程、 (b)は第2の絶縁膜であるCVDシリコン酸化膜5を
堆積する工程、および (c)は開口部の側壁にCVDシリコン酸化膜6aのス
ペーサを形成する工程をそれぞれ示している。
ける断面図であって、 (a)は第1の絶縁膜としてのシリコン酸化膜2の形成
と、開口部直下の基板表面にp+拡散層5を形成する工
程、 (b)は第2の絶縁膜であるCVDシリコン酸化膜5を
堆積する工程、および (c)は開口部の側壁にCVDシリコン酸化膜6aのス
ペーサを形成する工程をそれぞれ示している。
【図3】図2の製造方法の工程に継続する工程における
断面図であって、 (a)は溝7を形成する工程、 (b)は第3の絶縁膜であるCVDシリコン酸化膜8を
堆積する工程、 (c)は溝7上にサイドウオール構造のCVDシリコン
酸化膜8aを形成する工程、および (d)はゲート酸化膜9と、多結晶シリコン10と、n
+拡散層11を形成する工程をそれぞれ示している。
断面図であって、 (a)は溝7を形成する工程、 (b)は第3の絶縁膜であるCVDシリコン酸化膜8を
堆積する工程、 (c)は溝7上にサイドウオール構造のCVDシリコン
酸化膜8aを形成する工程、および (d)はゲート酸化膜9と、多結晶シリコン10と、n
+拡散層11を形成する工程をそれぞれ示している。
【図4】(a)は本発明の半導体装置の第2の実施例の
断面図、(b)は(a)の平面図であって、断面図
(a)は平面図(b)のA−A’切断面を示している。
断面図、(b)は(a)の平面図であって、断面図
(a)は平面図(b)のA−A’切断面を示している。
【図5】図4に示す半導体装置の製造方法の各工程にお
ける断面図であって、 (a)は第1の絶縁膜であるシリコン酸化膜2と、p+
拡散層5を形成する工程、 (b)は第2の絶縁膜であるCVDシリコン酸化膜12
をp+拡散層5の上に形成する工程 (c)はp型シリコン層13を選択成長する工程、およ
び (d)はCVDシリコン酸化膜8を堆積する工程をそれ
ぞれ示している。
ける断面図であって、 (a)は第1の絶縁膜であるシリコン酸化膜2と、p+
拡散層5を形成する工程、 (b)は第2の絶縁膜であるCVDシリコン酸化膜12
をp+拡散層5の上に形成する工程 (c)はp型シリコン層13を選択成長する工程、およ
び (d)はCVDシリコン酸化膜8を堆積する工程をそれ
ぞれ示している。
【図6】図5の製造方法の工程に継続する工程の断面図
であって、 (a)はシリコン酸化膜12の側壁にサイドウオールと
してCVDシリコン酸化膜8aを形成する工程、および (b)はゲート酸化膜9と、多結晶シリコン10と、n
+拡散層11を形成する工程をそれぞれ示している。
であって、 (a)はシリコン酸化膜12の側壁にサイドウオールと
してCVDシリコン酸化膜8aを形成する工程、および (b)はゲート酸化膜9と、多結晶シリコン10と、n
+拡散層11を形成する工程をそれぞれ示している。
【図7】半導体装置の従来例の素子分離溝を含む断面図
である。
である。
【図8】図7に示す半導体装置の製造方法の各工程にお
ける断面図であって、 (a)はp型シリコン基板1上に酸化膜、多結晶シリコ
ンを交互に重ねて4層構造を形成する工程、 (b)は開口部を形成し、p+拡散層5を形成する工
程、および (c)はCVDシリコン酸化膜6を全面に形成する工程
をそれぞれ示している。
ける断面図であって、 (a)はp型シリコン基板1上に酸化膜、多結晶シリコ
ンを交互に重ねて4層構造を形成する工程、 (b)は開口部を形成し、p+拡散層5を形成する工
程、および (c)はCVDシリコン酸化膜6を全面に形成する工程
をそれぞれ示している。
【図9】図7の製造方法の工程に継続する工程の断面図
であって、 (a)は開口部側壁にスペーサ6aを形成する工程、 (b)は溝7と、その底部にp+拡散層5aと、CVD
シリコン酸化膜8を全面形成する工程、 (c)はCVDシリコン酸化膜6bの溝内への充填する
工程、および (d)は不要部分の除去により完成する工程をそれぞれ
示している。
であって、 (a)は開口部側壁にスペーサ6aを形成する工程、 (b)は溝7と、その底部にp+拡散層5aと、CVD
シリコン酸化膜8を全面形成する工程、 (c)はCVDシリコン酸化膜6bの溝内への充填する
工程、および (d)は不要部分の除去により完成する工程をそれぞれ
示している。
【図10】選択シリコン層を用いた従来の分離構造を示
す半導体装置の断面図である。
す半導体装置の断面図である。
1 p型シリコン基板 2、16 シリコン酸化膜 3、10、15 多結晶シリコン 4 フォトレジスト 5、5a p+拡散層 6、6a、6b CVDシリコン酸化膜 7 溝 8、8a CVDシリコン酸化膜 9 ゲート酸化膜 11 n+ 12、14 CVDシリコン酸化膜 13 p型選択シリコン層
フロントページの続き (56)参考文献 特開 昭59−181062(JP,A) 特開 昭53−70685(JP,A) 特開 平1−189914(JP,A) 特開 昭64−50439(JP,A) 特開 平4−280451(JP,A)
Claims (4)
- 【請求項1】 シリコン基板の溝周辺に形成され前記シ
リコン基板と同一導電型で基板より濃い不純物濃度の層
と、前記溝を埋設しかつ溝周辺のシリコン基板上に形成
された略垂直な側面をもつ第1の絶縁膜とを有すること
によって素子分離が行われている半導体装置において、
第1の絶縁膜の側面にさらに第2の絶縁膜がサイドウォ
−ル状に形成され、第2の絶縁膜の縁端が前記濃い不純
物濃度の層の縁端より前記溝の外側の方向に自己整合的
に離れて設けられていることを特徴とする半導体装置。 - 【請求項2】 第1導電型のシリコン基板上に第1の絶
縁膜(2)と第1の多結晶シリコン膜(3)を順次重ね
て形成する工程と、素子分離領域が形成される領域以外
を覆う形状を有するフォトレジスト(4)を前記第1の
多結晶シリコン膜(3)上に形成する工程と、前記フォ
トレジスト(4)をマスクにして、前記第1の多結晶シ
リコン膜(3)をエッチング除去して開口部を形成する
工程と、前記開口部および前記第1の絶縁膜(2)を介
したイオン注入により前記シリコン基板表面の前記素子
分離領域が形成される領域に、第1導電型拡散層(5)
を形成する工程と、前記フォトレジスト(4)を除去し
て全面に第2の絶縁膜(6)を形成する工程と、前記第
2の絶縁膜(6)および、前記第1の絶縁膜(2)を異
方性エッチングして、前記開口部の側壁に前記第2の絶
縁膜(6)からなるスペーサ(6a)を形成し、前記開
口部底面の前記第1の絶縁膜(2)を除去する工程と、
シリコンの異方性エッチングにより、前記第1の多結晶
シリコン膜(3)を除去し、前記シリコン基板(1)に
前記スペーサに自己整合的な溝を形成する工程と、全面
に第3の絶縁膜(8)を形成する工程と、前記第3の絶
縁膜(8)を異方性エッチングして、スペ−サ(6a)
の外側に第3の絶縁膜8からなるスペ−サ(8a)を形
成する工程と、前記第3の絶縁膜(8)のない部分の第
1の絶縁膜(2)をエッチング除去する工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項3】 表面に第1導電型拡散層を有する第1導
電型のシリコン基板上に絶縁膜及びシリコン層を有し、
前記絶縁膜によって素子分離されている半導体装置にお
いて、前記シリコン基板上に形成された前記絶縁膜に対
して、自己整合的に選択成長した前記シリコン層が前記
絶縁膜の側壁部に自己整合的に形成されたサイドウォー
ル絶縁膜によって覆われて、該サイドウォール絶縁膜の
縁端が前記シリコン層の縁端より前記絶縁膜から離れる
方向へ延びていることを特徴とする半導体装置。 - 【請求項4】 第1導電型のシリコン基板(1)上に第
1の絶縁膜(2)を形成する工程と、前記第1の絶縁膜
(2)を介したイオン注入により前記シリコン基板
(1)表面に第1導電型拡散層(5)を形成する工程
と、第2の絶縁膜(12)を形成する工程と、素子分離
領域が形成される領域以外の部分の第2の絶縁膜(1
2)および第1の絶縁膜(2)をエッチング除去する工
程と、前記第1および第2の絶縁膜に対して自己整合的
に第1導電型選択シリコン層(13)を第2の絶縁膜の
表面より低く成長させる工程と、全面に第3の絶縁膜
(8)を形成する工程と、異方性エッチングをし、第2
の絶縁膜(12)の側壁部に第3の絶縁膜(8)の一部
(8a)を残し、前記選択シリコン層の外側を第3の絶
縁膜で覆う工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5271723A JP3022714B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
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KR1019940028035A KR0146864B1 (ko) | 1993-10-29 | 1994-10-29 | 반도체 장치 제조방법 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5271723A JP3022714B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH07130834A JPH07130834A (ja) | 1995-05-19 |
JP3022714B2 true JP3022714B2 (ja) | 2000-03-21 |
Family
ID=17503946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5271723A Expired - Fee Related JP3022714B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
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Country | Link |
---|---|
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WO1998009325A1 (en) * | 1996-08-30 | 1998-03-05 | Advanced Micro Devices, Inc. | A method of advanced trench isolation scaling |
US6107157A (en) | 1998-02-27 | 2000-08-22 | Micron Technology, Inc. | Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination |
US6214696B1 (en) * | 1998-04-22 | 2001-04-10 | Texas Instruments - Acer Incorporated | Method of fabricating deep-shallow trench isolation |
TW406350B (en) * | 1998-12-07 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing the shallow trench isolation area |
US6365946B1 (en) * | 1999-05-13 | 2002-04-02 | Stmicroelectronics, Inc. | Integrated-circuit isolation structure and method for forming the same |
JP4852792B2 (ja) * | 2001-03-30 | 2012-01-11 | 株式会社デンソー | 半導体装置の製造方法 |
JP5535261B2 (ja) * | 2012-03-19 | 2014-07-02 | 株式会社東芝 | 固体撮像装置 |
Family Cites Families (8)
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JPH077793B2 (ja) * | 1984-04-20 | 1995-01-30 | 日本電気株式会社 | 半導体装置の製造方法 |
JPS6337631A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体装置の製造方法 |
US5108946A (en) * | 1989-05-19 | 1992-04-28 | Motorola, Inc. | Method of forming planar isolation regions |
JP2597022B2 (ja) * | 1990-02-23 | 1997-04-02 | シャープ株式会社 | 素子分離領域の形成方法 |
JP2770580B2 (ja) * | 1991-03-08 | 1998-07-02 | 日本電気株式会社 | 半導体素子分離領域の製造方法 |
US5190889A (en) * | 1991-12-09 | 1993-03-02 | Motorola, Inc. | Method of forming trench isolation structure with germanium silicate filling |
JP2745970B2 (ja) * | 1992-07-02 | 1998-04-28 | 日本電気株式会社 | 半導体装置の製造方法 |
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1993
- 1993-10-29 JP JP5271723A patent/JP3022714B2/ja not_active Expired - Fee Related
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1994
- 1994-10-27 US US08/329,860 patent/US5447883A/en not_active Expired - Fee Related
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---|---|
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