JP3022714B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は絶縁膜によって素子分離
が行われている半導体装置の構造とその製造方法に関す
る。
が行われている半導体装置の構造とその製造方法に関す
る。
【０００２】
【従来の技術】近年半導体装置の高集積化が進められて
いるとともにＭＯＳトランジスタのゲート寸法やアルミ
配線の幅等のデバイス寸法が縮小されるとともに、素子
分離領域幅の縮小化もその重要度が増してきている。従
来、素子密度が高いデバイスにおける素子分離技術とし
ては、溝分離や選択エピタキシャルを利用した分離方法
がよく知られている。
いるとともにＭＯＳトランジスタのゲート寸法やアルミ
配線の幅等のデバイス寸法が縮小されるとともに、素子
分離領域幅の縮小化もその重要度が増してきている。従
来、素子密度が高いデバイスにおける素子分離技術とし
ては、溝分離や選択エピタキシャルを利用した分離方法
がよく知られている。
【０００３】従来の溝内の拡散技術の一つとして特開昭
６３−３７６３１号で示されているように、溝の側壁に
不純物を導入する方法がある。
６３−３７６３１号で示されているように、溝の側壁に
不純物を導入する方法がある。
【０００４】また、溝の側壁部のリーク電流を抑える構
造として図７に示すような構造が特願平４−１７５１０
８号に記載されている。
造として図７に示すような構造が特願平４−１７５１０
８号に記載されている。
【０００５】図８（ａ），（ｂ），（ｃ），図９
（ａ）、（ｂ）、（ｃ）、（ｄ）は特願平４−１７５１
０８号に示されている半導体装置の製造方法の各工程に
おける断面図である。
（ａ）、（ｂ）、（ｃ）、（ｄ）は特願平４−１７５１
０８号に示されている半導体装置の製造方法の各工程に
おける断面図である。
【０００６】この製造方法によれば、Ｐ型シリコン基板
１上に第１の絶縁膜として熱酸化による膜厚２０ｎｍ程
度のシリコン酸化膜２を形成し、次に、第１の多結晶シ
リコン膜としてＣＶＤ法による膜厚２００ｎｍ程度の多
結晶シリコン膜３を堆積し、さらに第２の絶縁膜である
膜厚１００ｎｍ程度のＣＶＤシリコン酸化膜１４と、第
２の多結晶シリコン膜である膜厚１００ｎｍ程度の多結
晶シリコン膜１５を順次堆積する。次に、素子分離領域
が形成される領域以外を覆うフォトレジスト４を多結晶
シリコン膜１５上に形成する（図８（ａ））。次に、前
記フォトレジスト４をマスクにして多結晶シリコン膜１
５と、シリコン酸化膜１４と、多結晶シリコン膜３を順
次エッチング除去して開口部を形成する。この開口部の
底面には、シリコン酸化膜２が露出している。次に、フ
ォトレジスト４をマスクにして、例えば３０ＫｅＶ，
１．０ Ｘ １０13ｃｍー 2のボロンのイオン注入を行い
開口部の直下のシリコン基板１の表面にＰ+拡散層５を
形成し、フォトレジスト４を除去する（図８（ｂ））。
１上に第１の絶縁膜として熱酸化による膜厚２０ｎｍ程
度のシリコン酸化膜２を形成し、次に、第１の多結晶シ
リコン膜としてＣＶＤ法による膜厚２００ｎｍ程度の多
結晶シリコン膜３を堆積し、さらに第２の絶縁膜である
膜厚１００ｎｍ程度のＣＶＤシリコン酸化膜１４と、第
２の多結晶シリコン膜である膜厚１００ｎｍ程度の多結
晶シリコン膜１５を順次堆積する。次に、素子分離領域
が形成される領域以外を覆うフォトレジスト４を多結晶
シリコン膜１５上に形成する（図８（ａ））。次に、前
記フォトレジスト４をマスクにして多結晶シリコン膜１
５と、シリコン酸化膜１４と、多結晶シリコン膜３を順
次エッチング除去して開口部を形成する。この開口部の
底面には、シリコン酸化膜２が露出している。次に、フ
ォトレジスト４をマスクにして、例えば３０ＫｅＶ，
１．０ Ｘ １０13ｃｍー 2のボロンのイオン注入を行い
開口部の直下のシリコン基板１の表面にＰ+拡散層５を
形成し、フォトレジスト４を除去する（図８（ｂ））。
【０００７】次に、第３の絶縁膜である膜厚１００ｎｍ
程度のＣＶＤシリコン酸化膜６を図堆積する（図８
（ｃ））。
程度のＣＶＤシリコン酸化膜６を図堆積する（図８
（ｃ））。
【０００８】次に、シリコン酸化膜の異方性エチングを
行うと、多結晶シリコン膜１５の上面が露出し、開口部
の側壁にはＣＶＤシリコン酸化膜６ａからなるスペーサ
が形成され、開口部の底面におけるスペーサに覆われて
いない部分のシリコン酸化膜２が除去され、スペーサに
自己整合的な位置のＰ+拡散層５が露出する（図９
（ａ））。
行うと、多結晶シリコン膜１５の上面が露出し、開口部
の側壁にはＣＶＤシリコン酸化膜６ａからなるスペーサ
が形成され、開口部の底面におけるスペーサに覆われて
いない部分のシリコン酸化膜２が除去され、スペーサに
自己整合的な位置のＰ+拡散層５が露出する（図９
（ａ））。
【０００９】次に、シリコンの異方性エッチングを行う
と、ｐ+拡散層５を貫通した深さ約０．５μｍの溝７が
スペーサに自己整合的にシリコン基板１に形成される。
これと同時に、多結晶シリコン膜１５が除去される。次
に、Ｐ型シリコン基板１の表面に対して、垂直な入射角
で例えば３０ＫｅＶ，１．０ Ｘ１０13ｃｍ-2のボロン
のイオン注入を行い溝７の底部にＰ+拡散層５ａを形成
する。次に、第４の絶縁膜である膜厚１μｍ程度のＣＶ
Ｄシリコン酸化膜８を全面に堆積する（図９（ｂ））。
と、ｐ+拡散層５を貫通した深さ約０．５μｍの溝７が
スペーサに自己整合的にシリコン基板１に形成される。
これと同時に、多結晶シリコン膜１５が除去される。次
に、Ｐ型シリコン基板１の表面に対して、垂直な入射角
で例えば３０ＫｅＶ，１．０ Ｘ１０13ｃｍ-2のボロン
のイオン注入を行い溝７の底部にＰ+拡散層５ａを形成
する。次に、第４の絶縁膜である膜厚１μｍ程度のＣＶ
Ｄシリコン酸化膜８を全面に堆積する（図９（ｂ））。
【００１０】次に、多結晶シリコン膜３の上面が露出す
るまでシリコン酸化膜のエッチバックを行う。このエッ
チバックによりＣＶＤシリコン酸化膜１４は完全に除去
される。さらに溝７内はＣＶＤシリコン酸化膜８により
充填され、スペーサを形成していたＣＶＤシリコン酸化
膜６ｂとなる（図９（ｃ））。
るまでシリコン酸化膜のエッチバックを行う。このエッ
チバックによりＣＶＤシリコン酸化膜１４は完全に除去
される。さらに溝７内はＣＶＤシリコン酸化膜８により
充填され、スペーサを形成していたＣＶＤシリコン酸化
膜６ｂとなる（図９（ｃ））。
【００１１】その後、多結晶シリコン膜３をエッチング
除去することにより図９（ｄ）に示すような絶縁膜で充
填されて、溝に対して表面のｐ+拡散層が自己整合的に
形成され、その上部を含む部分に厚い絶縁膜が形成され
溝に沿った微小リークが抑えられるというものであっ
た。
除去することにより図９（ｄ）に示すような絶縁膜で充
填されて、溝に対して表面のｐ+拡散層が自己整合的に
形成され、その上部を含む部分に厚い絶縁膜が形成され
溝に沿った微小リークが抑えられるというものであっ
た。
【００１２】また、選択エピタキッシャルを利用した分
離としては、図１０に示す構造が特願昭５９−０７９５
０５号に記載されている。
離としては、図１０に示す構造が特願昭５９−０７９５
０５号に記載されている。
【００１３】その製造方法はＰ型シリコン基板１上にシ
リコン酸化膜１６を約２μｍの厚さに形成した後素子分
離形成領域以外の部分をエッチング除去する。
リコン酸化膜１６を約２μｍの厚さに形成した後素子分
離形成領域以外の部分をエッチング除去する。
【００１４】その後、シリコン基板表面にシリコンを２
μｍエピタキシャル成長し、その部分にトランジスタを
形成する。エピタキシャル層１３の平坦な部分を形成す
るため、シリコン基板の面方位を（１００）に熱酸化膜
をエッチング除去するパターンは（１００）面と平行に
なるように形成している。
μｍエピタキシャル成長し、その部分にトランジスタを
形成する。エピタキシャル層１３の平坦な部分を形成す
るため、シリコン基板の面方位を（１００）に熱酸化膜
をエッチング除去するパターンは（１００）面と平行に
なるように形成している。
【００１５】
【発明が解決しようとする課題】上述した従来の半導体
装置は、溝の側壁に単純に不純物を導入する方法であ
り、このような方法では、上層に配線がきたときに、側
壁リークが抑えられないという欠点があった。そのため
溝に対して表面のｐ+拡散層を自己整合的に形成し、そ
の上部を含む部分に厚い絶縁膜を形成する構造により微
小リーク電流を抑えていた。しかしながら、この構造に
おいても、トランジスタのソース・ドレインｎ+拡散層
とｐ+拡散層が接触しているのでｐ+拡散層濃度を濃く
し、微小リークをさらに小さくしようとすると接合耐圧
が小さくなるという欠点があり、また、厚い絶縁膜の側
壁が垂直に 立っているため、後工程のトランジスタの
ゲート電極の材料をパターニングする際、サイドウオー
ルとして残りショートサーキットの原因となったり、ゲ
ート容量が大きくなったりする欠点があった。さらに、
選択エピキシャルによる素子分離の構造も、絶縁膜形成
時側面部の接触面における結晶成長遅れのために発生す
る盛下がり部分である、ファセットの部分にソース・ド
レインｎ+拡散層が形成されるため、接合リーク電流が
大きいという欠点があった。
装置は、溝の側壁に単純に不純物を導入する方法であ
り、このような方法では、上層に配線がきたときに、側
壁リークが抑えられないという欠点があった。そのため
溝に対して表面のｐ+拡散層を自己整合的に形成し、そ
の上部を含む部分に厚い絶縁膜を形成する構造により微
小リーク電流を抑えていた。しかしながら、この構造に
おいても、トランジスタのソース・ドレインｎ+拡散層
とｐ+拡散層が接触しているのでｐ+拡散層濃度を濃く
し、微小リークをさらに小さくしようとすると接合耐圧
が小さくなるという欠点があり、また、厚い絶縁膜の側
壁が垂直に 立っているため、後工程のトランジスタの
ゲート電極の材料をパターニングする際、サイドウオー
ルとして残りショートサーキットの原因となったり、ゲ
ート容量が大きくなったりする欠点があった。さらに、
選択エピキシャルによる素子分離の構造も、絶縁膜形成
時側面部の接触面における結晶成長遅れのために発生す
る盛下がり部分である、ファセットの部分にソース・ド
レインｎ+拡散層が形成されるため、接合リーク電流が
大きいという欠点があった。
【００１６】本発明の目的は、上記の欠点を排除し溝側
壁およびシリコン層でのリークを抑える構造を有する半
導体装置を提供することである。
壁およびシリコン層でのリークを抑える構造を有する半
導体装置を提供することである。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板の溝周辺に形成され前記シリコン基板と同
一導電型で基板より濃い不純物濃度の層と、前記溝を埋
設しかつ溝周辺のシリコン基板上に形成された略垂直な
側面をもつ第１の絶縁膜とを有することによって素子分
離が行われている半導体装置において、第１の絶縁膜の
側面にさらに第２の絶縁膜がサイドウォ−ル状に形成さ
れ、第２の絶縁膜の縁端が前記濃い不純物濃度の層の縁
端より前記溝の外側の方向に自己整合的に離れて設けら
れている。
シリコン基板の溝周辺に形成され前記シリコン基板と同
一導電型で基板より濃い不純物濃度の層と、前記溝を埋
設しかつ溝周辺のシリコン基板上に形成された略垂直な
側面をもつ第１の絶縁膜とを有することによって素子分
離が行われている半導体装置において、第１の絶縁膜の
側面にさらに第２の絶縁膜がサイドウォ−ル状に形成さ
れ、第２の絶縁膜の縁端が前記濃い不純物濃度の層の縁
端より前記溝の外側の方向に自己整合的に離れて設けら
れている。
【００１８】また、本発明の半導体装置の製造方法は、
第１導電型のシリコン基板上に第１の絶縁膜（２）と第
１の多結晶シリコン膜（３）を順次重ねて形成する工程
と、素子分離領域が形成される領域以外を覆う形状を有
するフォトレジスト（４）を前記第１の多結晶シリコン
膜（３）上に形成する工程と、前記フォトレジスト
（４）をマスクにして、前記第１の多結晶シリコン膜
（３）をエッチング除去して開口部を形成する工程と、
前記開口部および前記第１の絶縁膜（２）を介したイオ
ン注入により前記シリコン基板表面の前記素子分離領域
が形成される領域に、第１導電型拡散層（５）を形成す
る工程と、前記フォトレジスト（４）を除去して全面に
第２の絶縁膜（６）を形成する工程と、前記第２の絶縁
膜（６）および、前記第１の絶縁膜（２）を異方性エッ
チングして、前記開口部の側壁に前記第２の絶縁膜
（６）からなるスペーサ（６ａ）を形成し、前記開口部
底面の前記第１の絶縁膜（２）を除去する工程と、シリ
コンの異方性エッチングにより、前記第１の多結晶シリ
コン膜（３）を除去し、前記シリコン基板（１）に前記
スペーサに自己整合的な溝を形成する工程と、全面に第
３の絶縁膜（８）を形成する工程と、前記第３の絶縁膜
（８）を異方性エッチングして、スペ−サ（６ａ）の外
側に第３の絶縁膜８からなるスペ−サ（８ａ）を形成す
る工程と、前記第３の絶縁膜（８）のない部分の第１の
絶縁膜（２）をエッチング除去する工程を有する。
第１導電型のシリコン基板上に第１の絶縁膜（２）と第
１の多結晶シリコン膜（３）を順次重ねて形成する工程
と、素子分離領域が形成される領域以外を覆う形状を有
するフォトレジスト（４）を前記第１の多結晶シリコン
膜（３）上に形成する工程と、前記フォトレジスト
（４）をマスクにして、前記第１の多結晶シリコン膜
（３）をエッチング除去して開口部を形成する工程と、
前記開口部および前記第１の絶縁膜（２）を介したイオ
ン注入により前記シリコン基板表面の前記素子分離領域
が形成される領域に、第１導電型拡散層（５）を形成す
る工程と、前記フォトレジスト（４）を除去して全面に
第２の絶縁膜（６）を形成する工程と、前記第２の絶縁
膜（６）および、前記第１の絶縁膜（２）を異方性エッ
チングして、前記開口部の側壁に前記第２の絶縁膜
（６）からなるスペーサ（６ａ）を形成し、前記開口部
底面の前記第１の絶縁膜（２）を除去する工程と、シリ
コンの異方性エッチングにより、前記第１の多結晶シリ
コン膜（３）を除去し、前記シリコン基板（１）に前記
スペーサに自己整合的な溝を形成する工程と、全面に第
３の絶縁膜（８）を形成する工程と、前記第３の絶縁膜
（８）を異方性エッチングして、スペ−サ（６ａ）の外
側に第３の絶縁膜８からなるスペ−サ（８ａ）を形成す
る工程と、前記第３の絶縁膜（８）のない部分の第１の
絶縁膜（２）をエッチング除去する工程を有する。
【００１９】また、本発明の他の半導体装置は、表面に
第１導電型拡散層を有する第１導電型のシリコン基板上
に絶縁膜及びシリコン層を有し、前記絶縁膜によって素
子分離されている半導体装置において、前記シリコン基
板上に形成された前記絶縁膜に対して、自己整合的に選
択成長した前記シリコン層が前記絶縁膜の側壁部に自己
整合的に形成されたサイドウォール絶縁膜によって覆わ
れて、該サイドウォール絶縁膜の縁端が前記シリコン層
の縁端より前記絶縁膜から離れる方向へ延びている半導
体装置である。
第１導電型拡散層を有する第１導電型のシリコン基板上
に絶縁膜及びシリコン層を有し、前記絶縁膜によって素
子分離されている半導体装置において、前記シリコン基
板上に形成された前記絶縁膜に対して、自己整合的に選
択成長した前記シリコン層が前記絶縁膜の側壁部に自己
整合的に形成されたサイドウォール絶縁膜によって覆わ
れて、該サイドウォール絶縁膜の縁端が前記シリコン層
の縁端より前記絶縁膜から離れる方向へ延びている半導
体装置である。
【００２０】さらに、本発明の別の半導体製造方法は、
第１導電型のシリコン基板（１）上に第１の絶縁膜
（２）を形成する工程と、前記第１の絶縁膜（２）を介
したイオン注入により前記シリコン基板（１）表面に第
１導電型拡散層（５）を形成する工程と、第２の絶縁膜
（１２）を形成する工程と、素子分離領域が形成される
領域以外の部分の第２の絶縁膜（１２）および第１の絶
縁膜（２）をエッチング除去する工程と、前記第１およ
び第２の絶縁膜に対して自己整合的に第１導電型選択シ
リコン層（１３）を第２の絶縁膜の表面より低く成長さ
せる工程と、全面に第３の絶縁膜（８）を形成する工程
と、異方性エッチングをし、第２の絶縁膜（１２）の側
壁部に第３の絶縁膜（８）の一部（８ａ）を残し、前記
選択シリコン層の外側を第３の絶縁膜で覆う工程を有し
ている。
第１導電型のシリコン基板（１）上に第１の絶縁膜
（２）を形成する工程と、前記第１の絶縁膜（２）を介
したイオン注入により前記シリコン基板（１）表面に第
１導電型拡散層（５）を形成する工程と、第２の絶縁膜
（１２）を形成する工程と、素子分離領域が形成される
領域以外の部分の第２の絶縁膜（１２）および第１の絶
縁膜（２）をエッチング除去する工程と、前記第１およ
び第２の絶縁膜に対して自己整合的に第１導電型選択シ
リコン層（１３）を第２の絶縁膜の表面より低く成長さ
せる工程と、全面に第３の絶縁膜（８）を形成する工程
と、異方性エッチングをし、第２の絶縁膜（１２）の側
壁部に第３の絶縁膜（８）の一部（８ａ）を残し、前記
選択シリコン層の外側を第３の絶縁膜で覆う工程を有し
ている。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２３】図１（ａ），（ｂ）は、それぞれ本発明の
半導体装置の第１の実施例の断面図と平面図、図２
（ａ），（ｂ），（ｃ）および図３（ａ），（ｂ），
（ｃ），（ｄ）は、それぞれ図１に示す半導体の製造方
法の各工程における断面図である。
半導体装置の第１の実施例の断面図と平面図、図２
（ａ），（ｂ），（ｃ）および図３（ａ），（ｂ），
（ｃ），（ｄ）は、それぞれ図１に示す半導体の製造方
法の各工程における断面図である。
【００２４】この半導体装置はシリコン基板１上に溝７
を有し、シリコン基板１の表面にゲート酸化膜が形成さ
れており、溝７の開口部の縁にはＣＶＤシリコン酸化膜
で構成された側壁６ａがあり、その外側はＣＶＤシリコ
ン酸化膜８からなるスペーサ形成され、内側はＣＶＤシ
リコン酸化膜８により溝７の底面迄充填されている。ま
た、前記スペーサから所定の距離をおいて多結晶シリコ
ン１０がゲート電極用に形成されており、ゲート酸化膜
９とｎ+拡散層１１およびｐ+拡散層５を有している。
を有し、シリコン基板１の表面にゲート酸化膜が形成さ
れており、溝７の開口部の縁にはＣＶＤシリコン酸化膜
で構成された側壁６ａがあり、その外側はＣＶＤシリコ
ン酸化膜８からなるスペーサ形成され、内側はＣＶＤシ
リコン酸化膜８により溝７の底面迄充填されている。ま
た、前記スペーサから所定の距離をおいて多結晶シリコ
ン１０がゲート電極用に形成されており、ゲート酸化膜
９とｎ+拡散層１１およびｐ+拡散層５を有している。
【００２５】次に、本実施例の製造方法について説明す
る。
る。
【００２６】ｐ型シリコン基板１上に第１の絶縁膜とし
て熱酸化による膜厚２０ｎｍ程度のシリコン酸化膜２を
形成する。続いて、第１の多結晶シリコン膜としてＣＶ
Ｄ法による膜厚２００ｎｍ程度の多結晶シリコン膜３を
順次堆積する。
て熱酸化による膜厚２０ｎｍ程度のシリコン酸化膜２を
形成する。続いて、第１の多結晶シリコン膜としてＣＶ
Ｄ法による膜厚２００ｎｍ程度の多結晶シリコン膜３を
順次堆積する。
【００２７】次に、素子分離領域が形成される領域以外
を覆うフォトレジスト４をマスクにして、上記多結晶シ
リコン膜３をエッチング除去した後、また上記フォトレ
ジスト４をマスクにして、例えば３０ＫｅＶ，１．０
× １０13ｃｍ-2のボロンのイオン注入を行い、上記開
口部直下のシリコン基板１の表面にｐ+拡散層５を形成
する（図２（ａ））。
を覆うフォトレジスト４をマスクにして、上記多結晶シ
リコン膜３をエッチング除去した後、また上記フォトレ
ジスト４をマスクにして、例えば３０ＫｅＶ，１．０
× １０13ｃｍ-2のボロンのイオン注入を行い、上記開
口部直下のシリコン基板１の表面にｐ+拡散層５を形成
する（図２（ａ））。
【００２８】次に、フォトレジスト４を除去し、第２の
絶縁膜である膜厚５０ｎｍ程度のＣＶＤシリコン酸化膜
６を全面に堆積する（図２（ｂ））。
絶縁膜である膜厚５０ｎｍ程度のＣＶＤシリコン酸化膜
６を全面に堆積する（図２（ｂ））。
【００２９】次に、ＣＶＤシリコン酸化膜６の異方性エ
ッチングを行うと、シリコン酸化膜２の上面が露出し、
開口部の側壁にはＣＶＤシリコン酸化膜６ａからなるス
ペーサが形成され、上記開口部の底面におけるスペーサ
に覆われていない部分のシリコン酸化膜２が除去され、
スペーサに自己整合的な位置のｐ+拡散層５が露出する
（図２（ｃ））。
ッチングを行うと、シリコン酸化膜２の上面が露出し、
開口部の側壁にはＣＶＤシリコン酸化膜６ａからなるス
ペーサが形成され、上記開口部の底面におけるスペーサ
に覆われていない部分のシリコン酸化膜２が除去され、
スペーサに自己整合的な位置のｐ+拡散層５が露出する
（図２（ｃ））。
【００３０】次に、シリコンの異方性エッチングを行う
と、ｐ+拡散層５を貫通した深さ約０．５μｍの溝７
が、上記スペーサに自己整合的にシリコン基板１に形成
される。これと同時に多結晶シリコン膜３が除去される
（図３（ａ））。
と、ｐ+拡散層５を貫通した深さ約０．５μｍの溝７
が、上記スペーサに自己整合的にシリコン基板１に形成
される。これと同時に多結晶シリコン膜３が除去される
（図３（ａ））。
【００３１】次に、第３の絶縁膜である膜厚１００ｎｍ
のＣＶＤのシリコン酸化膜８を全面に堆積する。素子分
離幅が例えば０．１μｍと狭ければ、溝内は前記シリコ
ン酸化膜で完全に埋め込まれる（図３（ｂ））。
のＣＶＤのシリコン酸化膜８を全面に堆積する。素子分
離幅が例えば０．１μｍと狭ければ、溝内は前記シリコ
ン酸化膜で完全に埋め込まれる（図３（ｂ））。
【００３２】次に，ＣＶＤシリコン酸化膜８の異方性エ
ッチングを行なうと前記ＣＶＤシリコン酸化膜６ａから
なるスペーサの外側にＣＶＤシリコン酸化膜８ａのスペ
ーサが形成され、ｐ+拡散層５に対して自己整合的にサ
イドウオール構造を持った厚い酸化膜が溝７の上に形成
される（図３（ｃ））。
ッチングを行なうと前記ＣＶＤシリコン酸化膜６ａから
なるスペーサの外側にＣＶＤシリコン酸化膜８ａのスペ
ーサが形成され、ｐ+拡散層５に対して自己整合的にサ
イドウオール構造を持った厚い酸化膜が溝７の上に形成
される（図３（ｃ））。
【００３３】次に，シリコン基板１にゲート酸化膜９を
８ｎｍ形成して、多結晶シリコン１０を２００ｎｍ堆積
し、ゲート電極となる以外の部分の多結晶シリコン１０
をエッチング除去した後、基板と逆導電型の不純物とし
て例えば３０ＫｅＶ、１．０×１０15ｃｍ-2の砒素を注
入することによりｎ+拡散層１１を形成し、本実施例に
よる半導体の素子分離領域の形成が完了する。
８ｎｍ形成して、多結晶シリコン１０を２００ｎｍ堆積
し、ゲート電極となる以外の部分の多結晶シリコン１０
をエッチング除去した後、基板と逆導電型の不純物とし
て例えば３０ＫｅＶ、１．０×１０15ｃｍ-2の砒素を注
入することによりｎ+拡散層１１を形成し、本実施例に
よる半導体の素子分離領域の形成が完了する。
【００３４】次に、本発明の第２の実施例について説明
する。
する。
【００３５】図４（ａ），（ｂ）は、それぞれ本発明の
半導体装置の第２の実施例の断面図および平面図であ
る。
半導体装置の第２の実施例の断面図および平面図であ
る。
【００３６】この半導体装置は、ｐ型シリコン基板１
と、シリコン酸化膜２と、ｐ+拡散層５と、ゲート酸化
膜９と、多結晶シリコン１０と、ｎ+拡散層１１と、Ｃ
ＶＤシリコン酸化膜１２と、ｐ型選択シリコン層１３と
からなる。
と、シリコン酸化膜２と、ｐ+拡散層５と、ゲート酸化
膜９と、多結晶シリコン１０と、ｎ+拡散層１１と、Ｃ
ＶＤシリコン酸化膜１２と、ｐ型選択シリコン層１３と
からなる。
【００３７】次に、この半導体装置の製造方法について
説明する。
説明する。
【００３８】図４（ａ），（ｂ）は、それぞれ、本発明
の半導体装置の第２の実施例の断面図および平面図であ
り、図５（ａ），（ｂ），（ｃ），（ｄ）および図６
（ａ），（ｂ）は、それぞれ第２の実施例の製造方法の
各工程における断面図である。
の半導体装置の第２の実施例の断面図および平面図であ
り、図５（ａ），（ｂ），（ｃ），（ｄ）および図６
（ａ），（ｂ）は、それぞれ第２の実施例の製造方法の
各工程における断面図である。
【００３９】ｐ型シリコン基板１上に第１の絶縁膜とし
て熱酸化による膜厚２０ｎｍ程度のシリコン酸化膜２を
形成した後、例えば３０ＫｅＶ，１．０ × １０13ｃ
ｍ-2のボロンのイオン注入を行い、シリコン基板１の表
面にｐ+拡散層５を形成する（図５（ａ））。
て熱酸化による膜厚２０ｎｍ程度のシリコン酸化膜２を
形成した後、例えば３０ＫｅＶ，１．０ × １０13ｃ
ｍ-2のボロンのイオン注入を行い、シリコン基板１の表
面にｐ+拡散層５を形成する（図５（ａ））。
【００４０】次に、第２の絶縁膜であるＣＶＤシリコン
酸化膜１２を約４００ｎｍ積層した後、素子分離を形成
する以外の領域の前記ＣＶＤシリコン酸化膜１２、およ
びシリコン酸化膜２をエッチング除去する（図５
（ｂ））。
酸化膜１２を約４００ｎｍ積層した後、素子分離を形成
する以外の領域の前記ＣＶＤシリコン酸化膜１２、およ
びシリコン酸化膜２をエッチング除去する（図５
（ｂ））。
【００４１】次に、シリコン基板１の表面が露出された
部分にｐ型のシリコン層１３を約０．２μｍ選択成長さ
せる（図５（ｃ））。
部分にｐ型のシリコン層１３を約０．２μｍ選択成長さ
せる（図５（ｃ））。
【００４２】次に、第３の絶縁膜である膜厚１００ｎｍ
のＣＶＤシリコン酸化膜８を全面に堆積する（図５
（ｄ））。
のＣＶＤシリコン酸化膜８を全面に堆積する（図５
（ｄ））。
【００４３】次に、ＣＶＤシリコン酸化膜８の異方性エ
ッチングを行うと、前記ＣＶＤシリコン酸化膜１２の側
壁にサイドウオールとしてＣＶＤシリコン酸化膜８ａが
形成され、前記選択成長の際のＣＶＤシリコン酸化膜８
の側壁に形成されていたファセット部分がＣＶＤシリコ
ン酸化膜８ａで覆われる（図６（ａ））。
ッチングを行うと、前記ＣＶＤシリコン酸化膜１２の側
壁にサイドウオールとしてＣＶＤシリコン酸化膜８ａが
形成され、前記選択成長の際のＣＶＤシリコン酸化膜８
の側壁に形成されていたファセット部分がＣＶＤシリコ
ン酸化膜８ａで覆われる（図６（ａ））。
【００４４】次に、ｐ型のシリコン層１３上にゲート絶
縁膜９を８ｎｍ形成し、多結晶シリコン１０を２００ｎ
ｍ堆積し、ゲート電極となる以外の部分の多結晶シリコ
ンをエッチング除去した後、シリコン層１３と逆導電型
の不純物例えば３０ＫｅＶ，１．０ × １０15ｃｍ-2
の砒素を注入することにより、ｎ+拡散層１１を形成
し、第２の実施例の半導体装置の素子分離領域の形成が
完了する（図６（ｂ））。上記の実施例は何れもｎ+拡
散層の分離に関するものであるが、ｐ+拡散層について
も逆の導電型にすることにより容易に実施できることは
言うまでもない。
縁膜９を８ｎｍ形成し、多結晶シリコン１０を２００ｎ
ｍ堆積し、ゲート電極となる以外の部分の多結晶シリコ
ンをエッチング除去した後、シリコン層１３と逆導電型
の不純物例えば３０ＫｅＶ，１．０ × １０15ｃｍ-2
の砒素を注入することにより、ｎ+拡散層１１を形成
し、第２の実施例の半導体装置の素子分離領域の形成が
完了する（図６（ｂ））。上記の実施例は何れもｎ+拡
散層の分離に関するものであるが、ｐ+拡散層について
も逆の導電型にすることにより容易に実施できることは
言うまでもない。
【００４５】また、本発明の第１の実施例においては、
図２（ａ）に示す工程でｐ+拡散層を形成しているが、
図３（ａ）の工程で溝内に例えばボロンを拡散すること
によって溝内全部にｐ+拡散層を形成することも可能で
ある。
図２（ａ）に示す工程でｐ+拡散層を形成しているが、
図３（ａ）の工程で溝内に例えばボロンを拡散すること
によって溝内全部にｐ+拡散層を形成することも可能で
ある。
【００４６】
【発明の効果】以上説明したように本発明は、シリコン
基板に形成された絶縁膜が埋め込まれた溝、あるいはシ
リコン基板上に形成された絶縁膜に対して選択的に形成
されたシリコン層のような絶縁膜によって素子分離が行
われている構造において、厚い絶縁膜が、溝あるいは選
択シリコン層上に自己整合的に形成され、かつ、その厚
い絶縁膜は側壁部がサイドウォール形状とすることによ
り、溝側壁部におけるリークを抑えるための拡散層をソ
ース・ドレイン拡散層と自己整合的に離すことができ、
また、選択シリコン層のファセット部にソース・ドレイ
ン拡散層を形成しなくてもよくなり、一層のリーク低減
と耐圧向上が可能となるとともに、後工程における電極
形成時の厚い絶縁膜の側壁部でのエッチング残りを防ぐ
ことも可能となったという効果がある。
基板に形成された絶縁膜が埋め込まれた溝、あるいはシ
リコン基板上に形成された絶縁膜に対して選択的に形成
されたシリコン層のような絶縁膜によって素子分離が行
われている構造において、厚い絶縁膜が、溝あるいは選
択シリコン層上に自己整合的に形成され、かつ、その厚
い絶縁膜は側壁部がサイドウォール形状とすることによ
り、溝側壁部におけるリークを抑えるための拡散層をソ
ース・ドレイン拡散層と自己整合的に離すことができ、
また、選択シリコン層のファセット部にソース・ドレイ
ン拡散層を形成しなくてもよくなり、一層のリーク低減
と耐圧向上が可能となるとともに、後工程における電極
形成時の厚い絶縁膜の側壁部でのエッチング残りを防ぐ
ことも可能となったという効果がある。
【図１】（ａ）は本発明の半導体装置の第１の実施例の
断面図、（ｂ）は（ａ）の平面図であって、断面図
（ａ）は平面図（ｂ）のＡ−Ａ’切断面を示している。
断面図、（ｂ）は（ａ）の平面図であって、断面図
（ａ）は平面図（ｂ）のＡ−Ａ’切断面を示している。
【図２】図１に示す半導体装置の製造方法の各工程にお
ける断面図であって、 （ａ）は第１の絶縁膜としてのシリコン酸化膜２の形成
と、開口部直下の基板表面にｐ+拡散層５を形成する工
程、 （ｂ）は第２の絶縁膜であるＣＶＤシリコン酸化膜５を
堆積する工程、および （ｃ）は開口部の側壁にＣＶＤシリコン酸化膜６ａのス
ペーサを形成する工程をそれぞれ示している。
ける断面図であって、 （ａ）は第１の絶縁膜としてのシリコン酸化膜２の形成
と、開口部直下の基板表面にｐ+拡散層５を形成する工
程、 （ｂ）は第２の絶縁膜であるＣＶＤシリコン酸化膜５を
堆積する工程、および （ｃ）は開口部の側壁にＣＶＤシリコン酸化膜６ａのス
ペーサを形成する工程をそれぞれ示している。
【図３】図２の製造方法の工程に継続する工程における
断面図であって、 （ａ）は溝７を形成する工程、 （ｂ）は第３の絶縁膜であるＣＶＤシリコン酸化膜８を
堆積する工程、 （ｃ）は溝７上にサイドウオール構造のＣＶＤシリコン
酸化膜８ａを形成する工程、および （ｄ）はゲート酸化膜９と、多結晶シリコン１０と、ｎ
+拡散層１１を形成する工程をそれぞれ示している。
断面図であって、 （ａ）は溝７を形成する工程、 （ｂ）は第３の絶縁膜であるＣＶＤシリコン酸化膜８を
堆積する工程、 （ｃ）は溝７上にサイドウオール構造のＣＶＤシリコン
酸化膜８ａを形成する工程、および （ｄ）はゲート酸化膜９と、多結晶シリコン１０と、ｎ
+拡散層１１を形成する工程をそれぞれ示している。
【図４】（ａ）は本発明の半導体装置の第２の実施例の
断面図、（ｂ）は（ａ）の平面図であって、断面図
（ａ）は平面図（ｂ）のＡ−Ａ’切断面を示している。
断面図、（ｂ）は（ａ）の平面図であって、断面図
（ａ）は平面図（ｂ）のＡ−Ａ’切断面を示している。
【図５】図４に示す半導体装置の製造方法の各工程にお
ける断面図であって、 （ａ）は第１の絶縁膜であるシリコン酸化膜２と、ｐ+
拡散層５を形成する工程、 （ｂ）は第２の絶縁膜であるＣＶＤシリコン酸化膜１２
をｐ+拡散層５の上に形成する工程 （ｃ）はｐ型シリコン層１３を選択成長する工程、およ
び （ｄ）はＣＶＤシリコン酸化膜８を堆積する工程をそれ
ぞれ示している。
ける断面図であって、 （ａ）は第１の絶縁膜であるシリコン酸化膜２と、ｐ+
拡散層５を形成する工程、 （ｂ）は第２の絶縁膜であるＣＶＤシリコン酸化膜１２
をｐ+拡散層５の上に形成する工程 （ｃ）はｐ型シリコン層１３を選択成長する工程、およ
び （ｄ）はＣＶＤシリコン酸化膜８を堆積する工程をそれ
ぞれ示している。
【図６】図５の製造方法の工程に継続する工程の断面図
であって、 （ａ）はシリコン酸化膜１２の側壁にサイドウオールと
してＣＶＤシリコン酸化膜８ａを形成する工程、および （ｂ）はゲート酸化膜９と、多結晶シリコン１０と、ｎ
+拡散層１１を形成する工程をそれぞれ示している。
であって、 （ａ）はシリコン酸化膜１２の側壁にサイドウオールと
してＣＶＤシリコン酸化膜８ａを形成する工程、および （ｂ）はゲート酸化膜９と、多結晶シリコン１０と、ｎ
+拡散層１１を形成する工程をそれぞれ示している。
【図７】半導体装置の従来例の素子分離溝を含む断面図
である。
である。
【図８】図７に示す半導体装置の製造方法の各工程にお
ける断面図であって、 （ａ）はｐ型シリコン基板１上に酸化膜、多結晶シリコ
ンを交互に重ねて４層構造を形成する工程、 （ｂ）は開口部を形成し、ｐ+拡散層５を形成する工
程、および （ｃ）はＣＶＤシリコン酸化膜６を全面に形成する工程
をそれぞれ示している。
ける断面図であって、 （ａ）はｐ型シリコン基板１上に酸化膜、多結晶シリコ
ンを交互に重ねて４層構造を形成する工程、 （ｂ）は開口部を形成し、ｐ+拡散層５を形成する工
程、および （ｃ）はＣＶＤシリコン酸化膜６を全面に形成する工程
をそれぞれ示している。
【図９】図７の製造方法の工程に継続する工程の断面図
であって、 （ａ）は開口部側壁にスペーサ６ａを形成する工程、 （ｂ）は溝７と、その底部にｐ+拡散層５ａと、ＣＶＤ
シリコン酸化膜８を全面形成する工程、 （ｃ）はＣＶＤシリコン酸化膜６ｂの溝内への充填する
工程、および （ｄ）は不要部分の除去により完成する工程をそれぞれ
示している。
であって、 （ａ）は開口部側壁にスペーサ６ａを形成する工程、 （ｂ）は溝７と、その底部にｐ+拡散層５ａと、ＣＶＤ
シリコン酸化膜８を全面形成する工程、 （ｃ）はＣＶＤシリコン酸化膜６ｂの溝内への充填する
工程、および （ｄ）は不要部分の除去により完成する工程をそれぞれ
示している。
【図１０】選択シリコン層を用いた従来の分離構造を示
す半導体装置の断面図である。
す半導体装置の断面図である。
１ ｐ型シリコン基板 ２、１６ シリコン酸化膜 ３、１０、１５ 多結晶シリコン ４ フォトレジスト ５、５ａ ｐ+拡散層 ６、６ａ、６ｂ ＣＶＤシリコン酸化膜 ７ 溝 ８、８ａ ＣＶＤシリコン酸化膜 ９ ゲート酸化膜 １１ ｎ+ １２、１４ ＣＶＤシリコン酸化膜 １３ ｐ型選択シリコン層
フロントページの続き (56)参考文献 特開 昭59−181062（ＪＰ，Ａ) 特開 昭53−70685（ＪＰ，Ａ) 特開 平１−189914（ＪＰ，Ａ) 特開 昭64−50439（ＪＰ，Ａ) 特開 平４−280451（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 シリコン基板の溝周辺に形成され前記シ
リコン基板と同一導電型で基板より濃い不純物濃度の層
と、前記溝を埋設しかつ溝周辺のシリコン基板上に形成
された略垂直な側面をもつ第１の絶縁膜とを有すること
によって素子分離が行われている半導体装置において、
第１の絶縁膜の側面にさらに第２の絶縁膜がサイドウォ
−ル状に形成され、第２の絶縁膜の縁端が前記濃い不純
物濃度の層の縁端より前記溝の外側の方向に自己整合的
に離れて設けられていることを特徴とする半導体装置。 - 【請求項２】 第１導電型のシリコン基板上に第１の絶
縁膜（２）と第１の多結晶シリコン膜（３）を順次重ね
て形成する工程と、素子分離領域が形成される領域以外
を覆う形状を有するフォトレジスト（４）を前記第１の
多結晶シリコン膜（３）上に形成する工程と、前記フォ
トレジスト（４）をマスクにして、前記第１の多結晶シ
リコン膜（３）をエッチング除去して開口部を形成する
工程と、前記開口部および前記第１の絶縁膜（２）を介
したイオン注入により前記シリコン基板表面の前記素子
分離領域が形成される領域に、第１導電型拡散層（５）
を形成する工程と、前記フォトレジスト（４）を除去し
て全面に第２の絶縁膜（６）を形成する工程と、前記第
２の絶縁膜（６）および、前記第１の絶縁膜（２）を異
方性エッチングして、前記開口部の側壁に前記第２の絶
縁膜（６）からなるスペーサ（６ａ）を形成し、前記開
口部底面の前記第１の絶縁膜（２）を除去する工程と、
シリコンの異方性エッチングにより、前記第１の多結晶
シリコン膜（３）を除去し、前記シリコン基板（１）に
前記スペーサに自己整合的な溝を形成する工程と、全面
に第３の絶縁膜（８）を形成する工程と、前記第３の絶
縁膜（８）を異方性エッチングして、スペ−サ（６ａ）
の外側に第３の絶縁膜８からなるスペ−サ（８ａ）を形
成する工程と、前記第３の絶縁膜（８）のない部分の第
１の絶縁膜（２）をエッチング除去する工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 表面に第１導電型拡散層を有する第１導
電型のシリコン基板上に絶縁膜及びシリコン層を有し、
前記絶縁膜によって素子分離されている半導体装置にお
いて、前記シリコン基板上に形成された前記絶縁膜に対
して、自己整合的に選択成長した前記シリコン層が前記
絶縁膜の側壁部に自己整合的に形成されたサイドウォー
ル絶縁膜によって覆われて、該サイドウォール絶縁膜の
縁端が前記シリコン層の縁端より前記絶縁膜から離れる
方向へ延びていることを特徴とする半導体装置。 - 【請求項４】 第１導電型のシリコン基板（１）上に第
１の絶縁膜（２）を形成する工程と、前記第１の絶縁膜
（２）を介したイオン注入により前記シリコン基板
（１）表面に第１導電型拡散層（５）を形成する工程
と、第２の絶縁膜（１２）を形成する工程と、素子分離
領域が形成される領域以外の部分の第２の絶縁膜（１
２）および第１の絶縁膜（２）をエッチング除去する工
程と、前記第１および第２の絶縁膜に対して自己整合的
に第１導電型選択シリコン層（１３）を第２の絶縁膜の
表面より低く成長させる工程と、全面に第３の絶縁膜
（８）を形成する工程と、異方性エッチングをし、第２
の絶縁膜（１２）の側壁部に第３の絶縁膜（８）の一部
（８ａ）を残し、前記選択シリコン層の外側を第３の絶
縁膜で覆う工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271723A JP3022714B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
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| KR1019940028035A KR0146864B1 (ko) | 1993-10-29 | 1994-10-29 | 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271723A JP3022714B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07130834A JPH07130834A (ja) | 1995-05-19 |
| JP3022714B2 true JP3022714B2 (ja) | 2000-03-21 |
Family
ID=17503946
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|---|---|---|---|
| JP5271723A Expired - Fee Related JP3022714B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
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| Country | Link |
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| US6214696B1 (en) * | 1998-04-22 | 2001-04-10 | Texas Instruments - Acer Incorporated | Method of fabricating deep-shallow trench isolation |
| TW406350B (en) * | 1998-12-07 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing the shallow trench isolation area |
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| JP5535261B2 (ja) * | 2012-03-19 | 2014-07-02 | 株式会社東芝 | 固体撮像装置 |
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|---|---|---|---|---|
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| JPH077793B2 (ja) * | 1984-04-20 | 1995-01-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS6337631A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体装置の製造方法 |
| US5108946A (en) * | 1989-05-19 | 1992-04-28 | Motorola, Inc. | Method of forming planar isolation regions |
| JP2597022B2 (ja) * | 1990-02-23 | 1997-04-02 | シャープ株式会社 | 素子分離領域の形成方法 |
| JP2770580B2 (ja) * | 1991-03-08 | 1998-07-02 | 日本電気株式会社 | 半導体素子分離領域の製造方法 |
| US5190889A (en) * | 1991-12-09 | 1993-03-02 | Motorola, Inc. | Method of forming trench isolation structure with germanium silicate filling |
| JP2745970B2 (ja) * | 1992-07-02 | 1998-04-28 | 日本電気株式会社 | 半導体装置の製造方法 |
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- 1993-10-29 JP JP5271723A patent/JP3022714B2/ja not_active Expired - Fee Related
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1994
- 1994-10-27 US US08/329,860 patent/US5447883A/en not_active Expired - Fee Related
- 1994-10-29 KR KR1019940028035A patent/KR0146864B1/ko not_active IP Right Cessation
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |
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