KR940010920B1 - Soi 구조의 반도체 장치 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도 (a) 내지 (f)는 종래 기술에 따른 SOI 구조의 반도체 장치 제조 공정 순서도.
제 2 도 (a) 내지 (f)는 본 발명에 따른 SOI 구조의 반도체 장치 제조 공정 순서도.
제 3 도는 본 발명의 적용예를 나타낸 단면도이다.
본 발명은 절연층으로 둘러싸여 있는 실리콘 반도체 웰(well)내에 반도체 장치를 형성하는 소위 SOI(silicon on insulator) 기술로 형성하는 반도체 장치 제조 방법에 관한 것이다.
반도체 기판 내에 형성된 웰 내에 소자를 형성하는 CMOS 따위의 구조에서 볼 수 있듯이, Pn접합 분리 구조에서는 기생 MOS 트랜지스터나 또는 기생 바이폴라 트랜지스터 등의 능동적 기생 효과로 인한 래치업(latch-up) 현상이 나타난다. 이로 인한 소자 파괴 또는 소프트 에러(soft error) 등의 문제가 발생하는 것을 방지하고 고밀도화를 달성하기 위하여 SiO2와 같은 절연막 내부에 실리콘 단결정 웰을 형성하고 이 웰 내에 반도체 장치들을 형성하는 SOI 기술이 연구 개발되고 있다.
이러한 기술이 가지는 장점으로는, 완전하게 소자들이 분리되고 고속 동작이 가능하면서도 래치업 현상 및 소프트 에러 현상이 발생하지 않는 CMOS 회로와 같은 반도체 장치를 실현할 수 있다는 점, 소자들을 분리하기 위한 절연층의 폭이 사진 식각 분해등에만 좌우되고 3차원 소자 들에 응용이 가능하므로 고집적화 실현이 가능한 점 등을 들 수 있다.
SOI 기술에서는, 보통 SiO2와 같은 비정질 절연성 기판 위에 비정질 또는 폴리실리콘을 성장시키기 때문에 침적,형성된 폴리실리콘을 재결정화하는 방법을 사용하기도 하나, SIMOX(Seperation y Implanted Oxyzen) 방법, FIPOS(Full Isolation by Phorous Oxidized Silicon) 방법 또는 ZMR(Zone-Melting Recrystallization) 방법 등과 사용한다.
이러한 기술과 관련하여, 최근에는 1,000Å 미만의 초박막 상에 제조되는 SOI MOSFET를 실현함으로써 킹크(kink)를 제거하고 섭스레숄드(Sub-threshold) 특성 곡선의 기울기가 개선되는 등의 좋은 결과가 나오고 있다.
여러 문헌에서 찾아볼 수 있는 이런 기술들은 몇가지 문제점을 가지고 있다. 먼저 SIMOX의 경우 기판내에 절연층을 매립,형성하기 위하여 특별히 설계된 산화물 이온주입기가 필요하고, FIPOS의 경우 이 공정 특유의 양극 산화 공정이 필요하며, 또 ZMR의 경우 재결정화 작업이 필요하다는 문제점이 있다.
최근에는 이러한 비능률적인 공정을 수반하지 않는 또 다른 SOI 기술이 개발되었다. 이 기술은 1990년 출간된 IEEE, VLSI 기술에 관한 심포지움, 93∽94쪽에 개시되어 있는데, 주요 내용은 특히 800Å 두께 이하의 양질의 초박막 SOI기술에 관한 것이다. 이 기술에 대해 보다 상세히 설명하면 다음과 같다.
준비된 P형 기판(1)의 선택된 영역에 제 1a 도와 같이 기판과 반대 도전형의 불순물층(2)이 형성되도록 1020cm-3농도의 As(비소) 이온을 주입하여 n+불순물층(2)을 형성하고 그 두께는 1.2μm 정도가 되게 한다.
이어서 제 1b 도와 같이 저온 에피택시 기술로 실리콘 에피층(3)과 이 위에 질화막(4)을 증착시킨다. 각각의 두께는 실리콘 에피층(3)이 500Å, 질화막(4)이 1,000Å 정도면 좋다.
다음에는, n+불순물층(2)의 폭을 기준하여 양끝쪽에 제 1c 도와 같이 RIE(Reactive Ion Etching)식각 방법으로 식각하여 두개의 개구부를 형성한다. 이때 두 개구부 사이에는 질화막(4), 실리콘 에피층(3)이 남도록 하고, 각 개구부 바닥에는 N+층(2)이 노출되도록 한다.
다음, 두 개구부를 통해 반도체층(3)이 식각되지 않도록 n+불순물층(2)을 식각,제거하여 제 1d 도와 같이 형성한다. 이때 제거된 부분에서는 실리콘기판(1)과 실리콘 에피층(3)의 저부 및 측부가 노출된다.
그러고 난 후 에피층(3)위에 질화막(4)을 식각,제거하고, 열산화 공정으로 노출된 실리콘 영역, 즉 기판(1)과 에피층(3)을 산화시켜 SiO2층(5, 6)을 형성한다. 그러면 기판(1) 표면과 실리콘 에피층(3)의 모든 표면은 절연체인 산화층(5, 6)이 형성되어 반도체층을 감싸게 된다. 이래서 구조체 전면에 폴리실리콘을 적층하여 폴리실리콘층(7)을 형성하면 제 1f 도와 같은 모양이 된다.
이어서 실리콘 에피층(3)의 표면이 드러나도록 건식식각 방법으로 폴리실리콘층(7)와 SiO2층(5)의 일부를 식각하여 평탄면을 형성하고 실리콘 에피층(3)을 제외한 영역에 대해서 화학기상증착 방법 따위로 선택적 산화막(8)을 형성하여 SOI 구조를 완성시킨다.
이와 같은 종래기술에서 나타나는 문제점은 다음과 같다.
먼저, 전체 공정을 통해 마스크 작업이 많다는 것이다. 구체적으로는 n+불순물층(2)을 형성하는 경우, 개구부를 형성하는 경우, 그리고 선택적 산화막(8)을 형성하는 경우에 마스크 작업을 하여야 한다. 특히 제 1c 도의 형태와 같은 개구부를 얻기 위해서는 마스크를 정밀하게 정렬시켜야 하는 공정상의 어려움이 있다.
본 발명의 목적은, 미세 소자를 형성할 때 마스킹 정렬에 따른 공정 상의 어려움을 해결하고 마스크 작업횟수를 줄여, 신뢰성 있고 공정상 이점이 있는 SOI 구조의 반도체 장치 제조 방법을 제공하고자 하는 것이다.
상기 목적을 실현하기 위한 본 발명의 공정은, 반도체 기판 상에 서로 다른 식각비를 가지며, 제 1, 제 2 절연층의 2중층으로 된 절연층을 형성하고 SOI 구조의 반도체 장치 형성을 위한 영역을 정의하도록 상기 절연층 및 기판을 식각하여 개구부를 형성하고 상기 개구부의 측벽 상에 제 2 절연층의 재질과 동일한 재질로 스페이서를 형성하는 공정, 상기 스페이서로 한정된 영역에 고농도의 제 1 실리콘층 및 중(저)농도의 제 2 실리콘층을 잇달아 형성하고 제 2 실리콘층 표면을 보호하도록 상기 제 2 실리콘층 위에 상기 제 1 절연층과 동일한 재질의 절연층을 형성하는 공정, 상기 제 2 절연층과 스페이서와 제 1 실리콘층과, 제 1 절연층, 그리고 상기 제 2 실리콘층 위의 절연층을 각각 제거하고 상기 반도체 기판 및 제 1 실리콘층상에 산화막을 형성하는 공정, 상기 산화막이 덮힌 상기 기판과 상기 산화막으로 둘러 싸인 상기 제 2 실리콘층 사이의 영역에 다결정 실리콘을 매립하고 상기 제 2 실리콘층상의 절연층이 드러나도록 에치 백하는 공정, 그리고 열산화 공정으로 상기 다결정 실리콘층을 일부 산화시켜 필드산화막을 형성하고 제 2 실리콘층 위의 산화막을 제거하는 공정을 포함한다. 상기 기술된 공정 단계에 따른 실시예를 첨부한 도면인 제 2a∽f 도와 제 3 도를 참조하여 본 발명을 보다 상세히 설명한다.
본 발명에 따른 SOI 구조의 반도체 장치를 만들 때에는, 먼저, 제 2a 도에서 보듯이, 반도체 기판(11) 위에 화학기상증착(CVD) 방법 따위로 질화막(13)과 산화막(15)을 각각 200∽1,000Å, 1,000∽5,000Å의 두께로 침적, 형성한다. 그리고 통상의 사진 식각 방법으로 상기한 산화막(15)과 질화막(13)을 개구 영역에 대해 식각,제거하여 기판(11)이 드러나도록 한 다음, 드러난 기판(11) 부분을 RIE(Reactive Ion Etching)과 같은 건식 식각 방법으로 소정의 깊이로 식각하여 개구부(A)를 형성함으로써 SOI 구조를 형성하는 기초 단계를 완료한다. 앞에서 설명한 과정은 트렌치를 형성하는 과정과 유사하며 이때 개구부의 깊이는 종래의 경우와 달리 얕아야 한다.
이어서 CVD 방법으로 산화막을 전면에 도포한 후 건식 식각 방법으로 이 막을 제거하여 상기 개구부(A) 측벽 상에 스페이서(17, 19)를 형성한다. 그러면 개구부(A) 바닥에서는 개구부(A)의 폭보다 양쪽의 스페이서 폭 만큼 좁아진 영역으로 실리콘 기판이 노출된다. 이 영역은 실리콘 에피택셜 성장기법을 적용하는 영역이 되기 때문에 실리콘 종자 영역(SSA 영역)으로 작용한다.
이어서, 상기 SSA로부터 1×1020cm-3이상 농도의 비소(As) 이온으로 인-시튜 도핑하면서 고농도의 제 1 실리콘층(23)(이하 제 1 SEG층이라고도 함)을 선택적 에피택셜 성장 기법을 식각되지 않은 기판(11)의 높이보다 낮게 형성한다. 이어서 상기 고농도 제 1 실리콘층(23)을 형성할 때보다 낮은 농도, 예를 들면 1×1020cm-3이하의 비소 이온을 인-시튜 도핑하여 제 2 실리콘층, 즉, 제 2의 SEG층(25)을 제 1 실리콘층(23)을 시드로 사용하여 형성한다. 이 제 2 실리콘층(25)은 반도체 소자가 형성되는 활성 영역을 위한 실리콘 반도체층이 되며, 바람직하기로는 기판 높이 이상으로 형성되도록 하고 두께는 1.0μm 이상이 되지 않도록 한다. 이것은 제 2a 도의 단계에서 개구부의 깊이를 조절하는 설계 조건이 될 것이다. 그리고 기판 높이보다 약간 높도록 형성하면 이후의 공정에서 알 수 있듯이 결과적으로 평탄도가 향상되기 때문에 언급한 바와 같이 형성한다.
이와 같이 제 2 SEG층(25)을 형성한 후에 스페이서(17, 19)와 개구부(A)를 지지하는 산화막(15)과는 다른 식각비를 갖고, 개구부(A)를 지지하는 질화막(13)과 동일재료로 이루어진 제 2 질화막(27)을 상기 제 2 SEG층 위에 형성하며 이렇게 형성된 구조체가 제 2b 도에 도시되어 있다. 상기 제 2 질화막(27)은 활성층인 제 2 SEG층(25)을 보호하는 구실을 한다.
다음, 제 2c 도와 같이 산화막(15)와 스페이서(17, 19)를 습각 식각 방법으로 제거하면, 제 2 질화막(27), 제 1, 제 2 SEG층(23, 25)이 남게 된다.
SOI구조는 활성층(25)이 절연층으로 둘러 싸인 구조이므로 활성층, 즉, 제 2 SEG층(25)밑의 고농도의 제 1 SEG층(23)을 제거하고 제거된 자리에 절연층을 형성해야 하므로, 제 2 SEG층(25)은 식각되지 않은 채 고농도의 제 1 SEG층(23)만 식각되도록 HF : HNO3: CH3COOH를 1 : 3 : 8인 비율로 혼합한 식각액을 사용하여 제 1 SEG층(23)을 식각, 제거한다. 그 결과는 제 2d 도와 같다. 그러면 활성 영역으로서의 제 2 SEG층(25)의 윗면은 질화막(27)으로 보호되고, 개구되지 않은 반도체 기판(11)의 윗면과 상기 제 2 SEG층(25)의 윗면을 제외한 표면은 드러난 상태가 된다.
다음으로, SEG층(25)과 실리콘 기판(11)의 윗면 위에 있는 질화막(27)을 식각하여 제거하고, 제 2e 도와 같이, 드러난 실리콘 표면을 열산화하여 SiO2막과 같은 열산화막(29, 31)을 형성한다. 그러면 제 2 SEG층(25)은 절연체(20)로 둘러싸이게 된다. 그러고 나서 기판(11)과 제 2 SEG층(25) 사이의 빈 공간을 CVD방법으로 다결정 실리콘 따위로 매립하여 다결정 실리콘층(33)을 형성한다. 이어서 제 2 SEG층(25)의 윗면이 드러나도록 다결정 실리콘층(33)과 SiO2막(29, 31)의 일부를 에치백 공정으로 건식 식각하여 평탄면을 형성한 다음, SEG층(25)을 제외한 영역에 대해서 화학 기상증착 방법 따위로 선택적 산화막(35), 즉, 필드 산화막을 형성하면, 제 2f 도와 같은 SOI 구조가 완성된다.
이렇게 함으로써 제 2 SEG층(25)이 산화막(29, 31)으로 둘러싸인 SOI 구조가 이루어지면, 제 3 도와 같이 활성 영역에 소자를 형성한다.
제 3 도는 활성영역 상에 게이트(G)와 소오스/드레인(S/D)을 갖는 MOSFET 소자를 형성한 예를 단면으로 나타낸 것이다.
상기한 공정에서 알 수 있듯이, 마스크 공정은 초기 소자 형성 영역을 정의하는 개구부 형성 공정과 제 2f 도의 공정에서 필요하다. 즉, SOI 구조를 완성할 때까지 2번의 마스킹 작업이 요구됨을 알 수 있다. 또, 개구부의 깊이를 조절함으로써 얇은 SOI 구조를 얻을 수 있다. 그뿐 아니라 종래와 달리 미세한 차원의 소자 형성을 위한 마스킹 정렬 작업이 필요하지 않다. 즉, 제 1c 도와 같은 두개의 개구부를 형성하는 사진 식각 작업이 마스크를 정렬해야 하는 문제가 없어 공정 수행의 여유도가 상승한다. 나아가 스페이서를 습식 식각으로 제거한 다음 고농도 다결정층을 습식 식각으로 제거할 때 제 2 SEG층이 실리콘 에천트로부터 받는 영향이 적으므로 안정된 SEG층을 얻을 수 있고 그 크기 또한 용이하게 조절할 수 있다.
Claims (4)
- 반도체 기판 상에 서로 다른 식각비를 가지며 제 1,제 2 절연층의 2중층으로 절연층을 형성하고 SOI 구조의 반도체 장치 형성을 위한 영역을 정의하도록 상기 절연층 및 기판을 식각하여 개구부를 형성하고 상기 개구부의 측벽 상에 상기 제 2 절연층의 재질과 동일한 재질로 스페이서를 형성하는 공정, 상기 스페이서로 한정된 영역에 고농도의 제 1 실리콘층 및 중(저)농도의 제 2 실리콘층을 잇달아 형성하고 제 2 실리콘층 표면을 보호하도록 상기 제 2 실리콘층 위에 상기 제 1 절연층과 동일한 재질의 절연층을 형성하는 공정, 상기 제 2 절연층과 스페이서와 제 1 실리콘층과, 제 1 절연층, 그리고 상기 제 2 실리콘층 위의 절연층을 각각 제거하고 상기 반도체 기판 및 제 1 실리콘층에 산화막을 형성하는 공정, 상기 산화막이 덮힌 상기 기판과 상기 산화막으로 둘러 싸인 상기 제 2 실리콘층 사이의 영역에 다결정 실리콘을 매립하고 상기 제 2 실리콘층상의 절연층이 드러나도록 에치 백하는 공정, 그리고 열산화 공정으로 상기 다결정 실리콘층을 일부 산화시켜 필드 산화막을 형성하고 제 2 실리콘층 위의 산화막을 제거하는 공정을 포함하는 SOI 구조의 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 의 절연층은 각각 질화막과 산화막인 SOI 구조의 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 제 2 SEG층은 1μm 미만의 두께로 형성하는 SOI 구조의 반도체 장치 제조 방법.
- 제 1 항에 있어서, 제 2 SEG층상의 보호층으로서의 절연층은 상기 제 1 절연층과 동일한 두께로 형성하는 SOI 구조의 반도체 장치 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20061030 Year of fee payment: 13 |
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| LAPS | Lapse due to unpaid annual fee |