KR930004125B1 - 반도체장치의 소자 분리방법 - Google Patents
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Abstract
내용 없음.
Description
제1(a)도∼제1(d)도는 이 발명에 따른 반도체장치의 소자분리방법을 나타내는 제조공정도.
제2도는 제1(d)도를 게이트전극의 길이방향으로 자른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 3 : 산화막
5 : 다결정 실리콘막 7 : 질화막
9 : 산화막 11 : 이온주입영역
13 : 캡(Cap)산화막 15 : 소자분리막
17 : 스페이서(Spacer) 19 : 게이트 산화막
21 : 게이트전극 23 : 확산영역
25 : 채널(Channel)
이 발명은 반도체 장치의 소자분리방법에 관한 것으로, 특히 버드빅(Bird's Beak)의 형성을 방지하여 소자분리영역을 최소화할 수 있는 반도체 장치의 소자분리방법에 관한 것이다.
최근 반도체 장치는 매우 빠른 속도로 고집적화 되는 추세이다.
이러한 고집적화 추세에서 이웃하는 소자들을 전기적으로 분리하는 소자분리영역은 소자의 크기가 축소함에 따라 비례축소되는 것이 불가피하다. 특히, 대용량 메모리장치에서는 소자분리영역의 크기가 메모리소자의 크기를 정하는 주된 요인이 되므로 소자분리영역의 축소에 관한 많은 연구가 이루어지고 있다.
종래의 반도체 장치의 소자분리기술로는 LOCOS(Local Oxidation of Silicon), 트렌치(Trench) 및 필드 실드(Field Shield)등의 방법이 있다.
상기에서 LOCOS 방법이 소자분리기술중 가장 많이 이용되고 있다.
이 방법은 실리콘 기판의 표면에 산화막과 질화막을 형성한 후 포토리소그래피(Photolithography)방법에 의해 소자분리되는 부분의 질화막을 제거하고 고온의 열산화 방법에 의해 소자분리막을 형성하는 것이다.
그러나, 상기 LOCOS공정에 의한 소자분리방법은 고온의 열산화시에 소자분리막이 소자영역으로 확대형성되어 소자분리영역을 확대시키는 버드빅으로 인한 미세소자 분리에 한계가 있고, 또한 소자분리막의 성장시 기판에 발생되는 스트레스(Stress)에 의한 디스로케이션(Dislocation) 때문에 P-N접합 형성후 누설전류(Leakage Current)가 증가하는 단점이 있다. 그러므로 상기 LOCOS 공정에 의한 소자분리방법은 서브 미크론(Sub-micron)의 소자분리를 요구하는 제품에 적용하는 어려움이 있다.
따라서 서브미크론의 소자분리를 위하여 트렌치 소자분리방법과 필드실드소자 분리방법이 제시되고 있다.
상기 트렌치에 의한 소자분리 서브미크론의 소자분리를 물리적으로 완벽하게 하나 트렌치를 형성하기 위하여 기판을 에칭할 때 결정결합이 발생되어 접합특성 및 트랜지스터의 특성이 열화될 뿐만 아니라 특별한 에칭장비와 세정기술이 필요하다. 그리고 상기 필드실드 소자분리는 필드플레이트(Field Plate)에 바이어스(Bias)를 인가하여야 하므로 제품에서 배선상에 어려움이 있으며, 또한 필드플레이트와 다른 전극간의 누설전류를 제어하여야 하는 문제점이 있다.
상기 소자분리법들 이외에 여러종류의 소자분리방법이 제안되었으나 특별한 고정기술이나 장비를 필요로 함으로 실제 생산에 적용하기 어렵다.
따라서, 이 발명의 목적은 소자분리시에 버드빅이 형성되지 않는 반도체 장치의 소자분리방법을 제공함에 있다.
이 발명의 다른 목적은 일반적인 기술로 서브미크론의 소자분리영역을 갖으며 소자특성이 열화되지 않는 반도체 장치의 소자분리방법을 제공함에 있다.
상기의 목적들을 달성하기 위하여 이 발명은, 제1도전형의 반도체 기판상에 산화막을 형성한 후 그위에 적어도 다결정 실리콘막과 질화막을 포함하는 다층막을 형성하는 공정과, 상기 다층막들중 다결정 실리콘막을 제외한 막들의 소정부분을 제거하여 소자영역과 소자분리영역을 한정하는 공정과, 상술한 구조의 전면에 제1도전형의 불순물을 이온주입하여 기판의 소자분리영역에 채널스토퍼를 형성하는 공정과, 상기 질화막상의 다층막들을 제거하고 상기 노출된 다결정 실리콘막의 소정두께를 산화하여 캡 산화막을 형성하는 공정, 상기 소자분리영역의 질화막과 다결정 실리콘막을 제거하는 공정과 상기 캡산화막과 소자영역의 산화막을 제거하여 소자분리막을 형성하는 공정과, 상술한 구조의 전면에 산화막을 침적한 후 전면 식각하여 상기 소자분리막의 측벽에 스페이서를 형성하는 공정과, 상기 소자영역의 기판 표면에 게이트 산화막과 이 게이트 산화막 표면의 소정부분에서 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 하부인 채널영역으로 이격된 제2도전형의 확산영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제1(a)도∼제1(d)도는 이 발명에 따른 반도체장치의 소자분리방법의 바람직한 일실시예를 나타내는 제조공정도이다.
제1(a)도를 참조하면, P형의 반도체 기판(1)의 표면에 통상의 CVD(Chemical Vapor Deposition)방법에 의해 순차적으로 다층막을 형성한다. 상기 다층막은 3000∼4000Å 정도의 산화막(3), 1000∼2000Å정도의 다결정실리콘막(5), 1000∼2000Å정도의 질화막(7) 및 3000∼4000Å정도의 산화막(9)으로 형성된다. 그 다음 통상의 포토리소그래피 방법에 의해 상기 산화막(9)과 질화막(7)의 소정부분을 제거하여 소자분리영역을 한정한다. 상기 소자분리영역을 포토리소그래피 공정의 한계인 서브미크론까지 한정할 수 있다. 상기에서 산화막(9)과 질화막(7)이 제거되지 않은 부분은 소자영역이 된다.
제1(b)도를 참조하면, 상기 소자영역상의 산화막(9)을 마스크로 이용하여 붕소(Boron)등의 P형 불순물을 200KeV의 에너지와 1×10∼1×10㎠의 도우즈(Dose)로 이온주입하여 상기 소자분리영역의 기판 표면에 이온주입영역(11)을 형성한다. 상기 이온주입 영역(11)은 채널스토퍼(Channel Stopper)으로 이용되는 것이다. 그 다음 상기 소자영역상의 산화막(9)을 습식식각방법에 의해 제거하고 상기 질화막(7)을 마스크로하여 상기 노출된 소자분리영역 상의 다결정 실리콘막(5)을 열산화시켜 500∼1000Å정도의 캡산화막(13)을 형성한다. 이때, 상기 소자분리영역상의 다결정 실리콘 막(5)은 소정 두께만 산화되고 나머지는 산화되지 않는다. 그다음, 상기 캡 산화막(13)을 마스크로 이용하여 RIF(Reachive Ion Etching)방법에 의해 제거한다.
제1(c)도를 참조하면, RIE방법에 의하여 전술한 구조의 표면에 형성되어 있는 산화막들(3), (13)을 제거한다. 이때, 상기 소자분리영역 위의 산화막(3)과 소자영역위의 캡 산화막(13)이 제거된다. 그러나, 상기 산화막(3) 중 소자분리영역위에 있는 부분은 상기 다결정 실리콘막(5)에 의해 식각되지 않는다. 상기 식각되지 않은 소자분리영역상의 산화막은 소자분리막(15)이 된다.
상기에서 소자분리막(15)의 형성시 열산화방법을 이용하지 않으므로 버드빅 및 스트레스성 디스로케이션이 발생되지 않으며, 또한 이온주입영역(11)의 불순물이 확산되지 않는다.
제1(d)도를 참조하면, 상기 전면에 CVD 방법에 의해 산화막을 두껍게 침적시킨 후 에치백(Etch Back)하여 상기 소자 분리막(15)의 측면에 스페이서(17)를 형성한다. 이때, 상기 소자분리막(15)상의 다결정 실리콘막(5)은 산화막 침적시 산화되며 에치백 공정으로 제거된다. 그 다음, 상기 기판(1)의 노출된 표면에 게이트산화막(19)을 형성하고, 이 게이트 산화막(19) 표면의 소정부분에 게이트전극(21)을 형성한다. 계속해서 인(Phosphorus) 혹은 비소(Arsenic)등의 N형 불순물을 이온주입하여 소오스 및 드레인 영역으로 이용되는 확산영역(23)을 형성한다.
상기에서 게이트전극(15) 하부의 기판(1) 표면은 상기 확산영역(23)들을 전기적으로 연결하는 채널(25)이 된다. 또한, 상기 확산영여(23)은 상기 스페이서(17)에 의해 채널스토퍼로 이용되는 이온주입영역(11)과 겹치지 않게 된다. 따라서 항복전압(Break down Voltage)이 높게 된다.
제2도는 상기 제1(d)도를 게이트전극(21)의 길이방향으로 자른 단면도이다. 상기에서 동일한 참조번호는 동일한 부분을 나타낸다.
제2도는 좁은 채널효과(Narrow Channel Effect)가 발생되지 않음을 나타낸다. 즉, 상기 소자분리막(15)을 형성할때 열산화방법을 사용하지 않으므로 상기 이온주입 영역(11)이 소자영역으로 확산되지 않는다. 따라서, 채널(25)의 폭이 좁아지지 않는다.
상술한 설명에서 다층막을 다결정 실리콘막, 질화막 및 산화막으로 형성하였으나 이 발명의 사상과 틀리지 않도록 다르게 형성할 수 있음을 유의하여야 한다. 즉, 상기 다층막은 적어도 연속되는 다결정 실리콘막과 질화막을 포함하면 된다.
상술한 바와같이 반도체 장치를 제조할때에 CVD 공정과 포토리소그 래피기술을 이용하여 소자분리막을 형성하므로 버드빅과 스트레스성 디스로케이션이 일어나지 않으며, 채널스토퍼를 형성하는 이온주입영역의 불순물이 확산되지 않는다. 또한, 소자분리막의 측면에 형성된 스페이서는 이온주입에 의해 형성되는 확산 영역이 채널스토퍼와 접촉되는 것을 방지하게 된다.
따라서, 이 발명은 소자분리막을 형성할때 열산화방법을 사용하지 않으므로 여러가지 잇점이 있다. 즉, 버드빅의 생성을 방지하여 소자분리를 포토 리소그래피의 한계를 서브미크론까지 줄일수 있으며, 스트레스성 디스로케이션에 의해 발생되는 누설전류를 방지하고, 이온주입 영역의 불순물이 소자영역으로 확산되지 않으므로 좁은 채널효과가 발생되지 않는다. 또한, 스페이서에 의해 확산영역이 이온주입영역과 접촉되는 것을 방지하므로 브레이크 다운 전압을 높일 수 있는 잇점이 있다.
Claims (4)
- 반도체 장치의 제조방법에 있어서, 제1도전형의 반도체 기판상에 산화막을 형성한 후 그위에 적어도 연속되는 다결정 실리콘막과 질화막을 포함하는 다층막을 형성하는 공정과, 상기 다층막들중 다결정 실리콘막을 제외한 막들의 소정부분을 제거하여 소자영역과 소자분리영역을 한정하는 공정과, 상술한 구조의 전면에 제1도전형의 불순물을 이온주입하여 기판의 소자분리영역에 채널스토퍼를 형성하는 공정과, 상기 질화막 상의 다층막들을 제거하고 상기 노출된 다결정 실리콘막의 소정두께를 산화하여 캡 산화막을 형성하는 공정, 상기 소자분리영역의 질화막과 다결정 실리콘막을 제거하는 공정과 상기 캡산화막과 소자영역의 산화막을 제거하여 소자분리막을 형성하는 공정과, 상술한 구조의 전면에 산화막을 침적한 후 전면 식각여 상기 소자분리막의 측벽에 스페이서를 형성하는 공정과, 상기 소자영역의 기판 표면에 게이트 산화막과 이 게이트 산화막 표면의 소정부분에 게이트전극을 형성하는 공정과, 상기 게이트 전극의 하부인 채널영역으로 이격된 제2도전형의 확산영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 다층막을 다결정성 실리콘막, 질화막과 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 캡산화막의 하부에 다결정 실리콘이 남아 있는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제3항에 있어서, 상기 다결정 실리콘을 마스크로 이용하여 소자분리막을 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
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