JPH0680724B2 - 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 - Google Patents

絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法

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JPH0680724B2
JPH0680724B2 JP62002007A JP200787A JPH0680724B2 JP H0680724 B2 JPH0680724 B2 JP H0680724B2 JP 62002007 A JP62002007 A JP 62002007A JP 200787 A JP200787 A JP 200787A JP H0680724 B2 JPH0680724 B2 JP H0680724B2
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は垂直側壁を有する絶縁物充填溝で分離されてい
るCMOS FET集積装置の製造方法に関するものである。
具体的に云えば、CMOS FETの一方であるＮ型チヤネルFE
Tメサ領域の垂直側壁に効率的にチヤネル・ストツパ・
ドーパントを注入できる絶縁分離のCMOS FET集積装置
の製造方法に関するものである。
B.従来技術 CMOS集積回路では、いくつかの理由で能動（active）装
置のまわりに、フィールド酸化物表面が能動Si装置領域
の表面と略一致する、完全に入込んだ酸化物（ROX）型
の分離領域が必要である。先ず、この様な完全なROX分
離領域の使用によつて形成されるウエハの表面は平坦で
なければならない。もしそうであれば、設計もしくは後
の製造段階における表面の凹凸に関連する問題がなくな
る。第２に完全に入込んだフィールド酸化物は、十分に
深い時、CMOS回路のラッチ・アップを防止する。
完全なROX型の分離を使用する際の大な問題は酸化物の
分離層が応力による亀裂（crack）を生ずる傾向がある
点にある。典型的には、酸化物分離層を加熱すると、こ
の層は膨張する傾向がある。しかしながら酸化物の膨張
係数は一般に能動装置を含むメサ型シリコンのそれと異
なる。例えばTEOS分離領域はシリコンよりも高い膨張係
数を有し、加熱によってシリコンよりもよけいに膨張す
る傾向にある。TEOSは、テトラエチル・オルソ・シリケ
ートの略称で、通常、テトラエトキシ・シランのような
有機シランを意味する。従って、加熱のサイクルの後
に、TEOSの大部分の領域に応力が発生する。このTEOS分
離層中に発生した応力は亀裂を生ずる程大きい。この様
な応力亀裂によってその後のチップ処理段階中に汚染物
質が装置中に流込み、チップが故障する。
酸化物分離領域中に応力亀裂を発生するチップの傾向は
メサ部分に隣接するメサ溝の深さが増大すると著しく増
大する。しかしながら、隣接メサ間に電気的短絡をはか
るために表面反転層を介して形成すべき電気的経路の長
さを増大するために、トレンチの深さすなわちメサ側壁
の長さを増大することは望ましい。溝を深くする事、即
ち側壁を長くする事は上述の様に酸化物の分離領域に形
成される上述の応力亀裂によって著しく制限される。
上述の表面反転、即ち層の導電型の反転は特に完全に入
込んだ酸化物分離領域を使用した装置で顕著に見られる
問題である。反転層は、基板と同一導電型で、かつ、絶
縁分離領域に隣接した半導体領域に生じる。特に、その
半導体領域のドーピング・レベルが十分に高くない時に
起こる。例えば、Ｐ＋ドープド基板上のＰ−ドープド・
メサ中に形成されるＮ−チヤネル装置の場合は、Ｎ導電
型領域への表面反転は完全に入込んだ酸化物領域に隣接
するＰ−メサ端に生ずる。この表面反転によってＰ−メ
サの反転端に沿いＮ−チャネル装置の１つのＮ＋ドープ
ド・ソースもしくはドレイン領域からポリSiもしくは金
属ゲートの下を通って他方のＮ＋拡散部分に達する電気
的な短絡回路を生ずる。さらに基板のドーピングが十分
高くない時は、電荷が他の装置の拡散部分に漏れる。
表面反転は多くの原因によって生ずる。先ず、典型的に
は、SiO2分離領域とSiメサ側壁間の境界でのサーフィス
・ステート（surface state）の増大がある。これ等の
余分の表面状態は電荷を捕獲して、表面反転のための閾
値を下げる。表面反転を生ずる第２の因子はSiO2分離領
域には不純物が多く存在する事である。表面反転の他の
原因はSiO2分離領域とSiメサ及び基板間の仕事関数の差
（これ等の材料のフエルミ・レベルの差）による。この
仕事関数の差によってSiO2−メサ境界に電荷の再配列を
生じて、メサ側壁の境界に空乏及び反転が生じ易くな
る。さらにSiO2分離領域は絶縁性であるから、設計者は
これ等の領域の表面を利用して隣接するCMOS回路のため
の配線を与えている。これ等の配線中を流れる電流によ
って生ずる電界は溝の下及びSiO2の分離領域に隣接する
メサの側壁上に表面の反転を生ずる。
Ｎチャネル装置中の表面の反転の問題を解消するために
は、Ｐ＋型ドーピング層のメサ側壁に加えなければなら
ない。しかしながら、このメサ側壁へのドーピングは非
常に困難である。それはその表面が略垂直をなしている
からである。この様な場合に通常使用されるドーピング
技術は電子ビームを装置に向かって略垂直に入射するイ
オン・インプランテーシヨンである。
メサ側壁へのこのイオン・インプランテーシヨンを容易
にするためには、側壁は或る著しい角度、即ち45゜程度
傾斜していなければならない。ドープした側壁領域の形
成を容易にするために傾斜さしたこの様なメサ側壁の例
は米国特許第4054895号に開示されている。この特許で
はＮチャネルIGFETを含むメサの端領域が選択的にドー
プされて側壁に沿ってＰ＋ドープ領域を形成し、反転を
防止している。
この型の傾斜メサ側壁には著しい欠点がある。メサ側壁
を傾斜させた場合、垂直側壁に比べて両側壁間の裾部が
相当に拡がることになる。従って、この様な傾斜したメ
サの側壁は所与のCMOSチップで可能な装置の集積密度に
悪い影響を与える。さらに、傾斜した表面上へのイオン
・プランテーシヨンの効率は低い。最後に、傾斜した表
面を形成する事は簡単でなく、代表的な場合、注意深く
制御しなければならない異方性ウェット・エッチを必要
とする。
C.発明が解決しようとする問題点 本発明の主な目的は、内部応力の緩和された絶縁領域で
分離されたCMOS FET集積装置の製造方法を提供するこ
とである。
本発明の他の目的は、Ｎ型チヤネルFET画定用メサ領域
の略垂直な側壁に効率的にチヤネル・ストツパ領域を形
成できる絶縁分離のCMOS FETの集積装置の製造方法を
提供することである。
本発明の他の目的は、分離用充填絶縁物の緻密化とチヤ
ネル・ストツパ領域の形成を同時に遂行できる絶縁分離
のCMOS FET集積装置の製造方法を提供することであ
る。
D.問題点を解決するための手段 本発明によれば、上述した目的は以下に記述した方法に
より達成される。
1.略垂直な両側壁、底壁及び隅部を有する複数の各深溝
により分離されたCMOS FET製造用の複数のＮ型チヤネ
ルFET画定領域（Ｎ型チヤネル・メサ領域と呼ぶ）及び
Ｐ型チヤネルFET画定領域（Ｐ型チヤネル・メサ領域と
呼ぶ）を表面に有する半導体基板を準備する段階、 Ｐ型ドーパント含有の低粘性の絶縁層を各深溝の内壁に
つて且つ内部を充填しない厚さに上記基板表面上に化学
蒸着させる段階、 上記絶縁層を垂直方向エツチング雰囲気に曝らして各メ
サ領域の上面及び各溝の隅部を除く底壁から上記絶縁層
を除去することにより、側壁及び隅部周辺の底壁に跨が
つて側壁スペーサ層を形成する段階、 Ｎ型チヤネル・メサ領域及びそれらに隣接した側壁スペ
ーサ層をブロツク・マスクによりマスクしてエツチング
雰囲気に曝らし、マスクされていないＰ型チヤネル・メ
サ領域の隣接溝から側壁スペーサ層を除去する段階、 上記側壁スペーサ層の粘性よりも大きい粘性の化学蒸着
絶縁層で上記溝内部を充填する段階、 上記基板を酸化雰囲気の下に高温加熱して側壁スペーサ
層からＰ型ドーパントの外方拡散によりＮ型チヤネル・
メサ領域の側部及び側壁スペーサ層の下方の基板内部に
延びるチヤネル・ストツパ領域を形成すると同時に上記
充填絶縁層を緻密化する段階、 とより成る絶縁分離のCMOS FET集積装置の製造方法。
2.略垂直な両側壁、底壁及び隅部を有する複数の各深溝
により分離されたCMOS FET製造用の複数のＮ型チヤネ
ルFET画定領域（Ｎ型チヤネル・メサ領域と呼ぶ）及び
Ｐ型チヤネルFET画定領域（Ｐ型チヤネル・メサ領域と
呼ぶ）を表面に有するシリコン半導体基板を準備する段
階、 上記深溝の前内壁を含む上記基板表面を酸化雰囲気に曝
らして露出表面上にシリコン酸化物の薄層を成長させる
段階、 ２乃至15重量％のＰ型ドーパント含有の低粘性のドープ
ド・ガラス層を各深溝の内壁に沿つて且つ内部を充填し
ない厚さに上記酸化シリコン薄層の全面上に化学蒸着さ
せる段階、 上記ドープド・ガラス層を垂直方向エツチング雰囲気に
曝らして各メサ領域の上面及び各溝の隅部を除く底壁か
ら上記ドープド・ガラス層を除去することにより、側壁
及び隅部周辺の底壁を跨がつて側壁スペーサ層を形成す
る段階、 Ｎ型チヤネル・エサ領域及びそれらに隣接した側壁スペ
ーサ層をブロツク・マスクによりマスクしてエツチング
雰囲気に曝らし、マスクされていないＰ型チヤネル・メ
サ領域の隣接溝から側壁スペーサ層を除去する段階、 上記基板表面を酸化雰囲気に曝らして少なくとも各溝内
面の露出基板面上にシリコン酸化物の薄層を成長させる
段階、 上記側壁スペーサ層の粘性よりも大きい粘性のTEOS層で
上記溝内部を充填する段階、 上記基板を酸化雰囲気の下に高温加熱して側壁スペーサ
層からＰ型ドーパントの外方拡散によりＮ型チヤネル・
メサ領域の側部及び側壁スペーサ層の下方の基板内部に
延びるチヤネル・ストツパ領域を形成すると同時に上記
充填TEOS層を緻密化する段階、 とより成る絶縁分離のCMOS FET集積装置の製造方法。
E.実施例 第２図を参照すると、CMOS集積回路の製造のために使用
される、十分に分離した半導体領域が示されている。本
発明の詳明を簡単にするために第２図及び第1A〜1E図は
実際と同じ比率では描かれていない事に注意されたい。
又、第２図及び第1A〜1E図では特定の導電型が示されて
いるがこれ等の指定は説明のためだけのものであり、本
発明は指定された導電型に限られるものではない事に注
意されたい。第２図を参照するに、装置は第１の導電型
のドーパントがドープされた半導体の基板10及びその上
の同じ導電型であるが濃度の低いエピタキシャル成長し
た半導体層、基板10の指定した領域中に形成した複数の
溝11、12及び13よりより成る。これ等の溝は底部14、隅
16及び側壁を有する。溝11は側壁17、溝12は側壁18及び
20、溝13は側壁21を有する。側壁17、18、20及び21は略
垂直であり、メサ（部）22及び24の壁をなくしている事
が明らかである。メサ22及び24は上側の表面26を有す
る。
側壁スペーサ30は第１の導電型と反対導電型のチャネル
が形成されるメサ分として指定されたメサを形成する選
択した側壁上にのみ、又選択した側壁に隣接する溝の底
部の一部上に形成される。側壁スペーサ層の厚さは、こ
の底部位置において最大厚さになるように選択される。
この事は、後述するように、深い溝中の絶縁充填材料の
内部応力を緩和することができる。第２図に示した特定
の実施例では、メサ24は基板のための第１の導電型と反
対の導電型のチャネル装置を有する。例えば基板10はＰ
＋導電型のドーパントがドープされている。従って、指
定したメサ24中にはＮチャネル装置が形成されている。
これ等の側壁スペーサ30はこの第１の導電型のドーパン
トを有する低粘性の絶縁材料より成る。この絶縁材料は
ドープド・ガラスの形をなす。ここで使用するガラスと
いう用語は代表的には無晶質材料を意味し、能動電子装
置に通常使用されている半導体材料である真の結晶材料
は省くものとする。ドープド・ガラスは代表的には800
℃の温度で約108ポアズを越える粘性を有する。ドープ
ド・ガラスは（１）単相の存在、（２）温度の上昇と共
に徐々に軟化してその後溶融し、急激に溶融しないとい
う性質（３）結晶のＸ線回折に見られるピークがない事
によって一般に特徴付けられる。この例では、800℃で
略108ポアズの粘性を有するホウケイ酸塩ガラスが使用
される。
ドープド側壁スペーサ材料の粘性よりも高い粘性を有す
る絶縁材料が溝をメサ22及び24の上側の表面26迄充填し
ている。例えばTEOSから形成したSiO2が絶縁材料32とし
て使用される。SiO2は108ポアズの粘性を得るのに1600
℃を必要とする。これについては1975年ハルステッド・
プレス社刊のJ.H.ジッタス著「固体中のクリープ、粘弾
性及びクリープ破壊」の第438頁（Gittus、J.H.“Gree
p、Visco-elasticity and Creep Fracture in Solid
s"、Halsted Press、1975、p438）を参照されたい。
第１の導電型のチャネル・ストップ40及び42は側壁スペ
ーサ30からメサ24のための選択された側壁20及び21に第
１の導電型のドーパントを拡散する事によって指定され
たメサの選択した側壁中に形成される。側壁スペーサか
らのドーパントの拡散は後に説明する加熱工程によって
遂行される。
第２図に示した特定の実施例では、側壁スペーサ30中に
はＰドーパントが使用される。従ってメサ側壁20及び21
中に形成されるチャネル・ストップ層はＰドープド層40
及び42より成る。好ましい実施例では、側壁スペーサは
選択した側壁上及び選択した側壁に隣接する溝の底部の
一部の上に位置する、加熱によってドーパントが拡散出
来る第１の薄い絶縁層44を含む。第１の導電型のドーパ
ントを含む第２の絶縁層46は第１の絶縁層の上だけに存
在する。
本発明の最も好ましい実施例で、基板がＰ＋ドープド・
シリコンより成る場合は、第２の絶縁層46は好ましいド
ーピング比を10重量％として２乃至15重量％にドープさ
れたホウケイ酸塩ガラスより成る。
第２図に示した側壁スペーサ30は溝中に充填した絶縁材
料中の内部機械応力を解放する事によって充填絶縁材料
中の亀裂の発生を減少し、溝を深くする事が出来る。側
壁スペーサ30は又拡散によってチャネル・ストップ40及
び42を形成するので、メサ側減20及び21は略垂直でよ
い。代表的なこれ等の溝の側壁は溝の底部と80゜乃至93
゜の角度をなす。
第２図に示した装置を製造するための好ましい方法を次
に第1A図乃至第1E図を参照して説明する。先ず、半導体
基板は明確な導電型を有する事が好ましい。特定の導電
型を有するこの様な半導体基板はその中に形成されるFE
Tの閾値を調整するためにバイアスされ得る。半導体基
板は濃くドープして基板にかかるバイアス電圧を一様に
分配する事が好ましい。高いドーピングは任意の寄生バ
イポーラ・トランジスタの利得を減少してラッチ・アッ
プの可能性を減少する。さらに高い導電型の半導体基板
はその上に形成される装置のソフト・エラー率を減少す
る。ソフト・エラーは電子−ホール対を発生するα線に
よって生ずる。これ等の電子及びホールは拡散領域に集
まって、拡散領域の電荷を減少する。基板中のドーピン
グを増大する事によって、材料中の再結合率が増大し、
この様にして発生した電子−ホール対が装置のノードに
達する可能性が減少する。
従って基板はＰもしくはＮ導電型であり、さらにＰ＋も
しくはＮ＋導電型である事が好ましい。
ここで第1A図を参照すると、標準的な半導体ウエハ10が
示されている。この半導体ウエハ10はシリコンである事
が好ましいが、ゲルマニウムの様な半導体材料も使用出
来る。尚、第２図に示した装置を形成するために、Ｐ＋
導電型を有するシリコン・ウエハ基板10が選択されてい
る。このシリコン・ウエハ基板10は単結晶Ｐ＋シリコン
であり、略〔100〕の方向を有する。代表的には、シリ
コン・ウエハ基板10は略38.1×10-3cmの厚さを有し、キ
ャリアの濃度は約１×1021原子cm-3である。基板にの上
にドープド・エピタキシャル層が存在しなければならな
い。第２図に示した実施例においては、好ましくは基板
〔100〕結晶面に略平行な研摩した上側の表面上に単結
晶Ｐ−シリコンがエピタキシャルに成長されている。こ
の単結晶Ｐ−シリコンは例えば液相エピタキシヤル法に
よりもしくはH2中約960℃の温度でシランを熱分解する
事によって〔100〕の方向を有する様に基板の表面上に
成長される。代表的な場合、このＰ−エピタキシャル層
は略１乃至３ミクロンの厚さ、キャリア濃度は約1014乃
至1016原子cm-3である。基板10は既にその上にＰ−エピ
タキシャル層を成長させたものを購入する事が出来る。
完全に分離した半導体領域を形成するための本発明の方
法の第１の段階は半導体基板10上のドープド・エピタキ
シャル層の指定した領域に略垂直な側壁20及び21等を有
する溝11、12及び13を形成する事である。これ等の溝12
はホトリソグラフィ技術によって基板10のドープド・シ
リコンエピタキシャル層の上側の表面上に方向性エツチ
ングによって形成出来る。この様なホトリソグラフィ技
術はこの分野で良く知られていて、例えばSiOの絶縁体
もしくは他の或る耐エッチ材料をシリコン基板10の上側
の表面上に設ける事を含む。この層は良く知られた手
段、例えば半導体層を900℃の水蒸気中もしくは940℃の
ウェット酸素中で酸化する事によって付着もしくは成長
出来る。SiO2この絶縁層の一部はSiO2のためのマスクと
して働くホトレジスト層を使用し、UV線に選択的に露光
し、化学的に現像し、例えば緩衝フッ化水素酸溶液を使
用する事によってエッチされて除去され、メサを形成す
べきシリコンの表面の上にSiO2層が残される。次に方向
性エッチングを使用して側壁20及び21を有する溝を形成
する。代表的な化学的方向性エッチング剤はプラズマと
してのSF6もしくはCClF2である。これ等のエッチング剤
は反応性イオン・エッチ・モードでは略一方向にエッチ
し、基板10中に残されるメサをアンダーカットする事は
ない。代表的な場合、Ｐ−エピタキシャル層は始めのＰ
＋基板に達する様に、即ち１−３ミクロン以下の深さに
方向性にエッチされる。それはその後の加熱段階でＰ＋
/P−界面が拡散によって基板の表面に向って移動するか
らである。溝11、12及び13の幅は略１ミクロンであり、
メサ22及び24の幅は略2.5ミクロンである。しかしなが
ら実際の溝及びメサの幅は応用及びチップ上の所望の装
置密度に依存して変化する。
好ましい実施例では、第１の薄い絶縁層44が側壁及び溝
の底部上に、この第１の絶縁層44を通してドーパントが
拡張出来る様に十分薄く成長される。第２図に示した例
では、SiO2の層44はウエハ基板10上に略1000Åの厚さに
成長される。成長したSiO2層44はシリコン基板10の表面
を封止するための良好なインターフェイス・カバーリン
グ層を与えるので望ましい。再びこのSiO2層は例えば90
0℃で乾燥酸素もしくは水蒸気中で成長出来る。成長し
たSiO2層44は最小量の汚染物質を含み、従ってシリコン
基板10の表面ほとんど汚染しない。SiO2の成長層はほと
んどピン・ホール及び汚染物質を含まない。さらにこの
様にして成長したSiO2層はより堅い酸化物を与える。こ
の事は代表的な場合、より清浄でなく、ピン・ホールを
生じ易い付着SiO2層とは対蹠的である。
本発明の方法の次の段階は第1B図に示した様に側壁スペ
ーサ30を形成する事である。これ等の側壁スペーサは第
１の導電型のドーパントを低粘性になる様にドープした
絶縁材料であり、第１と導電型と反対導電型のチャネル
装置がその中に形成されるメサを形成する、選択した側
壁上のみそして該選択した側壁に隣接する溝の底部14上
に与えられている。上述の様に側壁スペーサ30には２つ
の主要な目的がある。一つの目的は溝11、12及び13を充
填するのに使用する絶縁材料の層の応力を解放する事で
ある。この応力解放機能はドープ側壁スペーサ材料が溝
11、12及び13を充填するのに使用する材料よりも低い粘
性を有する事を必要とする。この低粘性によって溝12中
の充填材料は膨張が可能になる、即ち側壁スペーサ30は
圧力を吸収するクッションとして働く。
側壁スペーサ30の第２の機能は第１の導電型、即ち基板
10中に使用した導電型のドーパントを与えて、メサ24の
垂直側壁20及び21中にチャネル・ストップ40及び42を形
成するためのドープト拡散源を与える事にある。上述の
様に、これ等のドープド・チャネル・ストップは垂直側
壁20及び21の表面反転を防止して隣接するメサ間の漏れ
を防止する。
側壁スペーサ30の最後の機能はメサの短絡を防止する事
である。即ち側壁スペーサ30は絶縁体でなければならな
い。
側壁スペーサ30を具体化するのに使用出来る材料の数は
多い。好ましい実施例では、基板の導電型に依存して、
Ｎ＋もしくはＰ−が1017乃至1019原子/cm3のドーピング
濃度にドープされた或る形のケイ酸塩ガラスが使用出来
る。ケイ酸塩ガラスのドーピングは２乃至15重量％（10
重量％が好ましい）のドーピング濃度であって600℃乃
至1000℃の温度で104乃至108ポアズ（好ましくは800℃
で108ポアズ）の範囲の側壁スペーサの粘性を実現出来
るものである事が必要である。ケイ酸塩ガラスはTEOSの
様な代表的な溝充填材料と比較して低い粘性を有し800
℃程度の半導体処理温度に耐える事が出来る。ケイ酸塩
ガラスに代るものはポリシリコンである。
上述の様に、側壁スペーサ30の材料に使用されるドーパ
ントは基板10の導電型に依存する。Ｎ＋の第１の導電型
を含む基板の場合には、代表的なドーパントはリン、As
もしくはSbである。従って側壁スペーサ30のための材料
はメサ24の側壁のＮ＋チャネル・ストップ領域を与える
のに必要なドーパントを与える、例えばケイリン酸塩ガ
ラスである。
基板10としてＰ＋シリコンの基板を利用する第２図の実
施例を具体化するためには、Ｐ導電型ドーパントにはホ
ウ素、インジウム、カリウムもしくはアルミニウムを使
用しなければならない。好ましい実施例では側壁スペー
サ30の材料はホウケイ酸塩ガラスである。
第２図に示された型のホウケイ酸塩側壁スペーサ30は基
板10上に2000乃至3500Åの程度の厚さにホイケイ酸塩ガ
ラス（BSG）の層を付着する事によって形成される。300
0Åの厚さが好ましい。BSGのための代表的な付着パラメ
ータはホウ酸トリエチル及びTEOS中で、付着圧力１ト
ル、温度700−800℃である。BSGのためのドーピングは
２−15重量％の範囲であり、10重量％が好ましい。
側壁スペーサを形成する際の次の段階は前に説明した型
の方向性エッチ（例えば真空中でCF4＋H2を使用する）
を使用してメサの上側の表面26及び溝の底面の大部分よ
り成る水平領域からホウケイ酸塩スペーサ材料を除去す
る事である。方向性エッチを使用するので側壁スペーサ
材料は第１図（Ｂ）に示した様に側壁20及び21並びに17
及び18上に残り、それらの隅部を含む底部における厚さ
が最大厚さになる。
Ｐ＋基板の場合、Ｎチャネル・メサ24中にチャネル・ス
トップを形成する事が望ましいが、この様なＰドープド
側壁スペーサ30はメサ22の様なＰ−チャネル・メサにと
っては望ましくない。この様なＰドープド側壁スペーサ
30はこれ等のＰチャネル・メサの側壁に沿ってＰ＋チャ
ネル・ストップを形成する様に働き、Ｐ−チャネル装置
のＰ＋ソース及びドレイン領域をＰ＋基板10に短絡す
る。従って側壁スペーサ30を形成する次の段階はこれ等
のスペーサをＰ＋チャネル・ストップがある事が望まし
くないＰ−チャネル装置のまわりから除去する事であ
る。Ｐ−チャネル・メサ22のまわりから望ましくない側
壁スペーサを除去するために、標準のホトリソグラフィ
技術を利用する。例えばメサ24に隣接して、所望の側壁
スペーサ30のまわりにレジストのブロック・マスク50を
形成する。この除去段階は第1C図に示されている。この
様なレジストのブロック・マスクを形成するために、装
置にレジスタ層を付着して、次の所望の部分をUV光に露
光し、現像液中で除去する。望ましくないスペーサ30を
メサ22のまわりからエッチするのにはBHF酸の様な代表
的なスペーサ除去エッチャントが使用出来る。このBHF
酸はレジストのブロック・マスク50をエッチしない。ス
ペーサの形成に関する情報については、1981年刊「ジャ
ーナル・オブ・エレクトロケミカル・ソサイアティ」第
128巻、第238C頁のP.J.スタング等著の論文（P.J.Tsang
et al、Journal of the Electrochemical Society、Vo
l.128、Page238C、1981）を参照されたい。
第1C図に示した様にＮ−チャネル・メサ24のまわりのレ
ジストのブロック・マスクの場合には、露出したＰチャ
ネル・メサ22中にＮ−型の井戸をインプラントする事が
好ましい。ここでこのＮ型井戸のインプラント段階を遂
行すると、後のマスキング段階は必要でなくなり、一つ
のマスク段階が完全に節約出来る。代表的な場合、この
Ｎ型井戸インプラント段階はリン、AsもしくはSbの様な
Ｎ型ドーピング材料を1016乃至1017原子/cm3の程度のド
ーピング・レベルでメサ22中にイオン・インプランテー
ションする事によって達成される。溝の底部14中に着床
したこのイオン・インプランテーションによるＮ型オー
パントは、基板の背景ドーピングが高濃度のＰ＋である
ためにほとんどこの底部14の表面に影響を与えない。し
かしながら、Ｎ型ドーパントのイオン・インプランテー
ションは効果的にＰ−エピタキシャル・メサ22をＮ−導
電型に変更する。
次にレジストのブロック・マスク50を除去しなければな
らない。この除去段階は例えば100℃のホットなH2SO4及
びHNO3によるウエット化学エッチもしくはO2プラズマ中
のドライ・エッチングによって達成される。
次の段階は絶縁材料で溝12を充填する事である。この様
の充填段階は第1D図に示されていて、TEOSから誘導され
るSiO2の様な標準の絶縁材料によって単に溝12を充填す
る事によって達成される。しかしながら、好ましい実施
例では、先ずSiO2の熱層を溝中及びメサ上側に成長させ
る。このSiO2幕は一般に500Åの程度の厚さに成長す
る。この場合も、SiO2薄膜52の目的はピン・ホールのな
いきれいな固体境界をSiO2と基板10間に与える事であ
る。この薄膜は勿論ホウケイ酸塩ガラス上には成長せ
ず、露出したシリコン上に成長するだけである。
この時点で、バルク絶縁材料層32が全ウエハ上に付着さ
れる。溝充填層32として使用され得る多くの絶縁材料が
存在するが、例えばTEOSからの付着によって誘導される
SiO2が好ましい溝充填材料である。TEOS層32は2.2ミク
ロンの厚さに付着されるが、酸素雰囲気中で1000℃に加
熱して、TEOSをSiO2に完全に変化さして、これを稠密に
する事が望ましい。厚さは溝の深さに依存し、溝の深さ
よりもわずかに厚く付着される。
溝の充填段階に必要とされる次の段階は装置を平坦にし
て平坦な表面にする事である。代表的な装置の平坦化は
化学−機械的研摩もしくは反応性イオン・エッチングに
よって達成される。この平坦化段階の結果を第1E図に示
す。
次に、側壁のスペーサ30中のドーパントが側壁スペーサ
30からメサ壁20及び21中に拡散して、夫々のチャネル・
ストップ40及び42を形成する迄構造体を加熱する工程を
実行しなければならない。この加熱工程は平坦化段階の
前もしくは後に行う事が出来る。この加熱工程はドープ
ド側壁スペーサから側壁20及び21中にホウ素を再拡散
（drive-in）してこれ等の側壁の閾値を上げ、表面の反
転を防止し、従って漏れを防止する。この加熱工程の後
に形成するチャネル・ストップ40及び42は、代表的な場
合、５×1016乃至８×1017原子/cm3の程度のドーピング
・レベルを有する。この加熱工程は1000℃の温度で行わ
れる。TEOS層32を使用する溝充填工程はTEOSをSiO2に変
化させるために大気圧及び酸素の雰囲気中で略1000℃の
加熱稠密化工程を必要とする。従ってこの、TEOSの変化
のための熱処理工程はホウ素拡散のための加熱工程と一
緒にして単一の工程にする事が出来る。
この時点で、指定した複数のメサ24中にソース・ドレイ
ン及びチャネル領域を有する電界効果トランジスタが形
成される。メサ24の場合のこの電界効果トランジスタを
第２図に示す。このトランジスタはソース領域72とドレ
イン領域74間に延びるチャネル領域70を有する。第２図
から明らかな様に、ソース及びドレイン領域72及び74は
夫々チャネル・ストップ40及び42に隣接して形成され
る。第２図は又チャネル領域70上に配置された絶縁層76
及び該絶縁層76上に配置されたゲート電極78を示してい
る。この様な電界効果トランジスタ装置の形成はこの分
野で良く知られているので、詳細には説明しない。簡単
に説明すると、絶縁層76がチャネル領域70上に形成され
る。この絶縁層76は代表的にはSiO2層であり、メサ表面
26上に成長される。次にゲート電界層78がSiO2層76上に
成長される。このゲート層78は蒸着によって付着したア
ルミニウムもしくはドープ多結晶シリコンである。ポリ
シリコンを使用する場合には、これは1021原子/cm3の程
度の高濃度にドープされる。第２図に示した実施例の場
合には、ソース及びドレイン領域72及び74はリン、Asも
しくはSbの様のＮ＋ドーパントが略1019−1021原子/cm3
の濃度にインプラントされる。代表的な場合、これ等の
ソース及びドレイン72及び75はマスクとしてゲート電極
78を使用してイオン・エンプランテーションにより、イ
ンプラント出来る。メサ22中に形成される相補装置もこ
のＮ＋インプランテーション段階中にマスクしなければ
ならない。Ｐチャネル装置（メサ22）も類似の方法で形
成されるが、ソース及びドレイン領域にはＰ型ドーパン
トを使用する。最後に、導電性コンタクトがこの分野で
良く知られた方法で、ソース領域72、ドレイン領域74及
びゲート78上に形成される。標準の半導体処理方法につ
いてのくわしい情報については1981年マグローヒル社刊
S.スゼ著「VSLI技術」（“VLSI Technology"McGraw-Hil
l、1981、by S.Sze）を参照されたい。従って、本発明
はROX分離領域を使用して、CMOS集積回路中のメサに隣
接する溝充填層32に対する応力の解放を与え、これによ
って応力亀裂を防止する方法及びこの方法によって製造
される装置を与える。要約すると、本発明の側壁スペー
サはこれ等の溝中の絶縁材料の膨張を可能にし、この絶
縁層中の応力を解放する。これ等の応力による亀裂は2.
2ミクロンもしくはそれ以上の厚さの絶縁層に対してよ
く見られるものである。これ等の側壁スペーサの使用に
よってより信頼性のあるCMOS回路の製造が可能になり、
より深いCMOS溝の形成が可能になる。Ｐ−チャネル・メ
サは代表的にはＮ−チャネル・メサによって取囲まれて
いるので、Ｐ−チャネル装置のメサのまわりには側壁ス
ペーサは存在しない。従ってＮ−チャネル・メサのため
の側壁スペーサがＰ−チャネル・メサのための必要な応
力の解放を与える。
この様にして、これ等の側壁スペーサの使用によってド
ーパント拡散によってＮ−チャネル・メサ中に形成され
るチャネル・ストップのための高度に効果的なドーピン
グを与える。チャネル・ストップは側壁スペーサからの
ドーパントの拡散によって形成され、イオン・インプラ
ンテーションによらないで、メサの側壁は垂直であって
よく、これによってチップの装置密度が増大する。
F.発明の効果 本発明に従えば、完全に入込んだ酸化物領域中に形成さ
れる応力クラックの問題が解決され、同時にメサ側壁へ
の拡散によってチャネル・ストップが形成される。
本発明の利点は機械的応力の解放によって、応用による
クラックを生ずる事なく著しく深い酸化物分離領域を形
成が可能になる事である。溝がより深くなる事は電荷の
漏れを防止するのに有利である。さらに、本発明により
垂直なメサ側壁の形成が許容され、CMOSチップ上の装置
の密度が高くなる。
【図面の簡単な説明】
第1A図ないし第1E図は本発明に係る半導体領域を形成す
る方法の種々の段階を示した断面図である。第２図は本
発明の方法によって形成したCMOS半導体領域の断面図で
ある。 10……基板、11、12、13……溝、14……溝の底部、17、
18、20、21……溝の側壁、22、24……メサ、26……メサ
の上側の表面、30……側壁スペーサ、32……バルク絶縁
材料層、40、42……チャネル・ストップ、44……絶縁
層、46……ドープト絶縁層、50……マスク、70……チャ
ネル領域、72……ソース領域、74……ドレイン領域、76
……SiO2層、78……ゲート層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤコブ・ライズマン アメリカ合衆国ニユーヨーク州ポーキプシ ー、バーナード・アベニユー38番地 (72)発明者 ニヴオ・ロヴド アメリカ合衆国ニユーヨーク州ポーキプシ ー、ブリル・ロード25番地 (56)参考文献 特開 昭59−169149（ＪＰ，Ａ) 特開 昭50−99094（ＪＰ，Ａ) 特開 昭60−37142（ＪＰ，Ａ) 特開 昭59−182537（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】略垂直な両側壁、底壁及び隅部を有する複
    数の各深溝により分離されたCMOS FET製造用の複数の
    Ｎ型チヤネルFET画定領域（Ｎ型チヤネル・メサ領域と
    呼ぶ）及びＰ型チヤネルFET画定領域（Ｐ型チヤネル・
    メサ領域と呼ぶ）を表面に有する半導体基板を準備する
    段階、 Ｐ型ドーパント含有の低粘性の絶縁層を各深溝の内壁に
    つて且つ内部を充填しない厚さに上記基板表面上に化学
    蒸着させる段階、 上記絶縁層を垂直方向エツチング雰囲気に曝らして各メ
    サ領域の上面及び各溝の隅部を除く底壁から上記絶縁層
    を除去することにより、側壁及び隅部周辺の底壁に跨が
    つて側壁スペーサ層を形成する段階、 Ｎ型チヤネル・メサ領域及びそれらに隣接した側壁スペ
    ーサ層をブロツク・マスクによりマスクしてエツチング
    雰囲気に曝らし、マスクされていないＰ型チヤネル・メ
    サ領域の隣接溝から側壁スペーサ層を除去する段階、 上記側壁スペーサ層の粘性よりも大きい粘性の化学蒸着
    絶縁層で上記溝内部を充填する段階、 上記基板を酸化雰囲気の下に高温加熱して側壁スペーサ
    層からＰ型ドーパントの外方拡散によりＮ型チヤネル・
    メサ領域の側部及び側壁スペーサ層の下方の基板内部に
    延びるチヤネル・ストツパ領域を形成すると同時に上記
    充填絶縁層を緻密化する段階、 とより成る絶縁分離のCMOS FET集積装置の製造方法。
  2. 【請求項２】略垂直な両側壁、底壁及び隅部を有する複
    数の各深溝により分離されたCMOS FET製造用の複数の
    Ｎ型チヤネルFET画定領域（Ｎ型チヤネル・メサ領域と
    呼ぶ）及びＰ型チヤネルFET画定領域（Ｐ型チヤネル・
    メサ領域と呼ぶ）を表面に有するシリコン半導体基板を
    準備する段階、 上記深溝の全内壁を含む上記基板表面を酸化雰囲気に曝
    らして露出表面上にシリコン酸化物の薄層を成長させる
    段階、 ２乃至15重量％のＰ型ドーパント含有の低粘性のドープ
    ド・ガラス層を各深溝の内壁に沿つて且つ内部を充填し
    ない厚さに上記酸化シリコン薄層の全面上に化学蒸着さ
    せる段階、 上記ドープド・ガラス層を垂直方向エツチング雰囲気に
    曝らして各メサ領域の上面及び各溝の隅部を除く底壁か
    ら上記ドープド・ガラス層を除去することにより、側壁
    及び隅部周辺の底壁に跨がつて側壁スペーサ層を形成す
    る段階、 Ｎ型チヤネル・メサ領域及びそれらに隣接した側壁スペ
    ーサ層をブロツク・マスクによりマスクしてエツチング
    雰囲気に曝らし、マスクされていないＰ型チヤネル・メ
    サ領域の隣接溝から側壁スペーサ層を除去する段階、 上記基板表面を酸化雰囲気に曝らして少なくとも各溝内
    面の露出基板面上にシリコン酸化物の薄層を成長させる
    段階、 上記側壁スペーサ層の粘性よりも大きい粘性のTEOS層で
    上記溝内部を充填する段階、 上記基板を酸化雰囲気の下に高温加熱して側壁スペーサ
    層からＰ型ドーパントの外方拡散によりＮ型チヤネル・
    メサ領域の側部及び側壁スペーサ層の下方の基板内部に
    延びるチヤネル・ストツパ領域を形成すると同時に上記
    充填TEOS層を緻密化する段階、 とより成る絶縁分離のCMOS FET集積装置の製造方法。
JP62002007A 1986-03-17 1987-01-09 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 Expired - Lifetime JPH0680724B2 (ja)

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