JP2007189110A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＳＴＩ法によって素子間を分離する半導体装置において、各ＭＯＳＦＥＴのドレイン電流の流れやすさを個々に制御可能な半導体装置を提供するものである。
【解決手段】半導体装置１は、トレンチ２６内に、ＭＯＳＦＥＴ３０とＭＯＳＦＥＴ４０とを絶縁する第一絶縁層１６、及び第一絶縁層１６が有する真性応力とは逆向きの真性応力を有する第二絶縁層１５を備える。さらに、第二絶縁層１５は真性応力の大きさの異なる領域１５ａ・１５ｂを備える。
【選択図】図１

Description

本発明は、半導体装置及びその半導体装置の製造方法に関し、特にシャロートレンチ分離（ＳＴＩ）を有する半導体装置とその製造方法に関するものである。
近年の半導体装置においては微細化が進み、ＬＳＩの集積度はいわゆるスケーリング則に従って向上してきている。このため、素子サイズの微細化と共に、素子間を分離する素子分離領域の微細化も図られている。
素子分離の手法としては、従来、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が主に使用されてきた。ＬＯＣＯＳ法は、シリコン窒化膜の酸化されにくい性質を利用して素子分離領域にのみ、熱酸化膜（フィールド酸化膜）を形成するものである。
しかし、このＬＯＣＯＳ法では、バーズビークと呼ばれる現象が問題となっている。バーズビークとは、フィールド酸化膜が、素子領域となるべき部分にも拡がる現象である。バーズビークが起こると、実際の素子領域の寸法が設計寸法より小さくなってしまう。バーズビークを抑制するにはフィールド酸化量を小さくすることが効果的であるが、フィールド酸化量を小さくすると、素子分離能力が低下することになる。それゆえ、素子の微細化が進んだ今日、バーズビークの抑制と素子分離能力の維持とを両立させることは困難であり、ＬＯＣＯＳ法の限界が近づきつつある。
そこで、ＬＯＣＯＳ法に代わるものとして、バーズビークを抑制できるＳＴＩ（トレンチ分離：Shallow Trench Isolation）法と呼ばれる素子分離方法が用いられるようになってきた。ＳＴＩ法は、基本的には、半導体基板面に対しエッチングによりトレンチ（溝）を形成し、該トレンチ内に絶縁層である分離膜を形成し、さらにこの分離膜を平坦化することによって、素子分離を行う方法である。この方法によると、基板面に垂直な方向におけるトレンチの大きさ（トレンチの深さ）を大きくすることで高い素子分離能を得ることができると共に、横方向への分離膜の拡がりを生じにくい。そのため、高い素子分離能と微細化とを両立した半導体装置を実現することができる。すなわち、ＳＴＩ法による素子分離を行うことにより、従来よりも集積度を高めた半導体装置を製造することが可能となった。
ＳＴＩ法において、トレンチ内に埋め込まれる分離膜としては、酸化シリコン膜が用いられることが多い。そして、この酸化シリコン膜を緻密化するために、トレンチ内に酸化シリコン膜を埋め込んだ後、酸化シリコン膜を熱処理することが行われている。しかし、酸化シリコン膜と半導体基板とでは材質が異なるので、この熱処理によって、半導体基板のチャネル領域に圧縮荷重がかかる。そして、このチャネル領域内に圧縮応力が発生する。この圧縮応力によって、チャネル領域のＳi格子が歪むので、電子の移動度が低下する。これにより、ＭＯＳＦＥＴのドレイン電流が低下するという問題が発生する。更に、素子の微細化に伴い素子形成領域が小さくなると、圧縮応力の影響はいっそう大きくなる。
この圧縮応力の影響という問題を解決する１つの方法として、特許文献１では、図５に示すように、トレンチ内に設けた窒化シリコン膜の引っ張り応力によって酸化シリコン膜の圧縮応力を相殺することが開示されている。
ここで、図５（ａ）〜（ｈ）を用いて、従来の半導体装置及びその製造方法について説明する。図５（ａ）〜（ｈ）は、この半導体装置の製造工程を示す断面図である。また図５（ｈ）は、従来の半導体装置の断面図でもある。
まず、図５（ａ）に示すように、シリコン基板１１０の表面上に酸化シリコン膜１１１、次に窒化シリコン膜１１２を堆積する。さらに、窒化シリコン膜１１２の上にレジスト膜を（図示せず）塗布し、露光現像することにより素子分離レジストパターン１１３を形成する。素子分離レジストパターン１１３は、素子形成領域（活性領域）上に形成され、その開口部が素子分離領域を画定する。
次に、図５（ｂ）に示すように、レジストパターン１１３をマスクとして、窒化シリコン膜１１２、酸化シリコン膜１１１、半導体基板１１０を順次エッチングすることで、素子分離トレンチ１２６を形成する。
その後、素子分離用レジストパターン１１３を除去する。次に、図５（ｃ）に示すように、トレンチの表面に露出したシリコン基板１１０表面を熱酸化して酸化シリコン膜１１４を形成する。更に、酸化シリコン膜１１４・１１１、及び窒化シリコン膜１１２の表面を覆うように、窒化シリコン膜１１５を形成する。
次に、図５（ｄ）に示すように、トレンチ１２６を完全に充填するように酸化シリコン膜１１６を形成しする。
次に、図５（ｅ）に示すように、窒化シリコン膜１１５が露出しない程度に化学的機械研磨し、酸化シリコン膜１１６の表面凹凸を低減させた後、エッチングにより酸化シリコン膜１１６をエッチバックする。
次に、図５（ｆ）に示すように、表面が露出した窒化シリコン膜１１５を燐酸（Ｈ３ ＰＯ４ ）ボイルにより除去する。
次に、図５（ｇ）に示すように、化学気相成長（ＣＶＤ；Chemical Vapor Deposition ）法により形成したシリコン酸化膜１１７を、半導体基板１１０の、各種膜が形成されている側全面に堆積することによって、トレンチ１２６を充填する。そして、化学的機械研磨による平坦化エッチングによって、素子形成領域の窒化シリコン膜１１２表面を露出させる。
次に、図５（ｈ）に示すように、窒化シリコン膜１１２を燐酸（Ｈ３ ＰＯ４ ）ボイルにより除去した後に、フッ酸により酸化シリコン膜１１１の除去を行う。そして、ウェル注入を行うことによって、ウェル領域１１８・１１９を形成する。さらに、ゲート酸化膜１２０、ゲート電極２１を形成し、その後ソース及びドレイン注入を行うことでソース領域及びドレイン領域１２２を形成する。
特開２００４−２０７５６４号公報（２００４年 ７月２２日公開）
上記従来の技術では、窒化シリコン膜１１５の引っ張り応力により、素子形成領域のチャネル形成領域に加わる圧縮荷重が低減される。それゆえ、トレンチ１２６に隣接するＭＯＳＦＥＴのうち、確かに、Ｎ型チャネルＭＯＳＦＥＴでは、窒化シリコン１１５を設けない場合よりも電子の移動度が増加する。
しかし、Ｐ型チャネルＭＯＳＦＥＴでは、逆に圧縮荷重が低減されることで、窒化シリコン１１６を設けない場合よりも正孔の移動度が低下し、ドレイン電流が低下するという問題が起こる。ＭＯＳＦＥＴのドレイン電流の低下は、ＭＯＳＦＥＴの応答速度の低下に繋がる。
本発明は上記従来の問題に鑑みてなされたものであり、ＳＴＩ法によって素子間を分離する半導体装置において、各ＭＯＳＦＥＴのドレイン電流の流れやすさを個々に制御可能な半導体装置及びその製造方法を提供するものである。
本発明に係る半導体装置は、上記課題を解決するために、半導体基板と、該半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、上記第二絶縁層は、或るＭＯＳＦＥＴと第一絶縁層との間に配された領域と、他のＭＯＳＦＥＴと第一絶縁層との間に配された領域とで、上記真性応力の大きさが異なる構成である。
上記構成によると、第二絶縁層の真性応力によって、第一絶縁層の真性応力に起因して各ＭＯＳＦＥＴにかかる荷重が緩和され、その結果、各ＭＯＳＦＥＴ内に生じる応力が緩和される。
また、各ＭＯＳＦＥＴにかかる荷重は、第一絶縁層の真性応力及び第二絶縁層の真性応力の和に依存する。上記構成により、第二絶縁層は、或るＭＯＳＦＥＴと第一絶縁層との間に配された領域と、他のＭＯＳＦＥＴと第一絶縁層との間に配された領域とで、上記真性応力の大きさが異なる。それゆえ、上記構成によると、或るＭＯＳＦＥＴに対して、他のＭＯＳＦＥＴとは異なる荷重を加えることができる。つまり、ＭＯＳＦＥＴ毎に生じる応力を制御することができ、それゆえ、ＭＯＳＦＥＴ毎にドレイン電流を調整することができる。従って、各ＭＯＳＦＥＴの応答速度を制御することができる。
また、本発明の半導体装置は、半導体基板と、該半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、上記第二絶縁層は、或るＭＯＳＦＥＴと第一絶縁層との間に配された領域と、トレンチに対して上記或るＭＯＳＦＥＴとは逆側に設けられたＭＯＳＦＥＴと第一絶縁層との間に配された領域とでは、上記真性応力の大きさが異なる構成であってもよい。
上記構成によると、トレンチを挟んで設けられたＭＯＳＦＥＴの一方と第一絶縁層との間に配された領域と、ＭＯＳＦＥＴの他方と第一絶縁層との間に配された領域とでは、上記真性応力の大きさが異なる。それゆえ、上記構成によると、トレンチを挟んで設けられた２つのＭＯＳＦＥＴに対して、それぞれ異なる荷重を加えることができる。つまり、これらトレンチを挟んで設けられた各ＭＯＳＦＥＴに生じる応力を制御することができる。すなわち、ＭＯＳＦＥＴ毎にドレイン電流を調整することができる。従って、ＭＯＳＦＥＴの応答速度を制御することができる。
また、本発明の半導体装置は、半導体基板と、該半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、ＭＯＳＦＥＴはＰ型チャネルＭＯＳＦＥＴおよびＮ型チャネルＭＯＳＦＥＴであり、かつ、上記第二絶縁層は、Ｎ型チャネルＭＯＳＦＥＴと第一絶縁層との間に配された領域と、Ｐ型チャネルＭＯＳＦＥＴと第一絶縁層との間に配された領域とでは、上記真性応力の大きさが異なる構成であってもよい。
上記構成によると、Ｎ型チャネルＭＯＳＦＥＴと第一絶縁層との間に配された領域と、Ｐ型チャネルＭＯＳＦＥＴと第一絶縁層との間に配された領域とでは、上記真性応力の大きさが異なる。それゆえ、上記構成によると、Ｎ型チャネルＭＯＳＦＥＴとＰ型チャネルＭＯＳＦＥＴとに対して、それぞれ異なる荷重を加えることができる。つまり、これら各型のＭＯＳＦＥＴ毎に適した応力を生じさせることができる。その結果、ＭＯＳＦＥＴ毎にドレイン電流を調整することができる。従って、各型のＭＯＳＦＥＴの応答速度を制御することができる。
また、本発明の半導体装置において、上記第二絶縁層は窒化シリコンを含むことが好ましい。
窒化シリコンは、化学反応処理によって、その真性応力を容易に変化させることができる。それゆえ、上記構成によると、第二絶縁層の領域毎に真性応力を異ならせることが容易である。
また、本発明の半導体装置において、第二絶縁層の上記領域間における真性応力の最大差が、５００Ｐａ〜３ＧＰａの範囲内であることことが好ましい。
上記構成によると、それぞれのＭＯＳＦＥＴに適切な荷重を与えることができるため、好ましい。
また、本発明の半導体装置において、第二絶縁層の上記領域間における水素含有量の最大差が、５％〜２５％の範囲内であることが好ましい。
上記構成によると、真性応力の差が５００Ｐａ〜３ＧＰａの範囲内となりやすいので、好ましい。
また、本発明の半導体装置において、第二絶縁層は、第一絶縁層とトレンチ内壁の側面との間、及び、第一絶縁層とトレンチ内壁の底面との間に配されていることが好ましい。
上記構成によると、トレンチ内壁の側面のみまたは底面のみに第二絶縁層が形成されているときと比較して、第一絶縁層の真性応力によってＭＯＳＦＥＴに加わる荷重を、より効率よく低減することができる。つまり、真性応力が等しい第二絶縁層であれば、トレンチ内壁の側面及び底面に形成されている方が、トレンチ内壁の側面または底面にのみ形成されているものよりも、第一絶縁層の真性応力によってＭＯＳＦＥＴに加わる荷重を、より小さくすることができる。
より具体的には、本発明の半導体装置は、第一絶縁層の有する真性応力は圧縮応力、第二絶縁層の有する真性応力は引っ張り応力であって、上記第二絶縁層のうち、第一絶縁層とＰ型チャネルＭＯＳＦＥＴ側との間に配された領域の引っ張り応力は、第一絶縁層とＮ型チャネルＭＯＳＦＥＴ側との間に配された領域の引っ張り応力よりも小さい構成とすることができる。
上記構成によると、第一絶縁層の圧縮応力によってＰ型チャネルＭＯＳＦＥＴにかかる圧縮荷重は、Ｎ型チャネルＭＯＳＦＥＴにかかる圧縮荷重ほどは低減されない。それゆえ、Ｎ型チャネルＭＯＳＦＥＴでのドレイン電流の低下防止と、Ｐ型チャネルＭＯＳＦＥＴでのドレイン電流の低下防止とを、両立することができる。
言い換えると、上記構成によると、Ｐ型チャネルＭＯＳＦＥＴにかかる圧縮荷重が、Ｎ型チャネルＭＯＳＦＥＴにかかる圧縮荷重よりも大きくなる。それゆえ、Ｐ型チャネルＭＯＳＦＥＴでの正孔の良好な移動度と、Ｎ型チャネルＭＯＳＦＥＴでの電子の良好な移動度とを、両立することができる。
また、本発明の半導体装置は、第一絶縁層の有する真性応力は引っ張り応力、第二絶縁層の有する真性応力は圧縮応力であって、上記第二絶縁層のうち、第一絶縁層とＰ型チャネルＭＯＳＦＥＴとの間に配された領域の圧縮応力は、Ｎ型チャネルＭＯＳＦＥＴとの間に配された領域の圧縮応力よりも大きい構成とすることができる。
上記構成によると、第一絶縁層の引っ張り応力によってＮ型チャネルＭＯＳＦＥＴにかかる引っ張り荷重は、Ｐ型チャネルＭＯＳＦＥＴにかかる引っ張り荷重ほどは低減されない。それゆえ、Ｎ型チャネルＭＯＳＦＥＴでのドレイン電流の低下防止と、Ｐ型チャネルＭＯＳＦＥＴでのドレイン電流の低下防止とを、両立することができる。
言い換えると、上記構成によると、Ｎ型チャネルＭＯＳＦＥＴにかかる引っ張り荷重が、Ｐ型チャネルＭＯＳＦＥＴにかかる引っ張り荷重よりも大きくなる。それゆえ、Ｐ型チャネルＭＯＳＦＥＴでの正孔の良好な移動度と、Ｎ型チャネルＭＯＳＦＥＴでの電子の良好な移動度とを、両立することができる。
さらに具体的には、本発明の半導体装置は、半導体基板上に、トレンチと、Ｎ型チャネルＭＯＳＦＥＴと、トレンチに対して上記Ｎ型チャネルＭＯＳＦＥＴとは逆側に設けられたＰ型チャネルＭＯＳＦＥＴとを少なくとも備えると共に、上記トレンチ内に配され、かつ上記Ｎ型チャネルＭＯＳＦＥＴとＰ型チャネルＭＯＳＦＥＴとの間を絶縁すると共に、圧縮応力を有する第一絶縁層と、少なくとも第一絶縁層とＮ型チャネルＭＯＳＦＥＴとの間、及び第一絶縁層とＰ型チャネルＭＯＳＦＥＴとの間に配され、かつ引っ張り応力を有する第二絶縁層とを備え、上記第二絶縁層のうち、第一絶縁層とＰ型チャネルＭＯＳＦＥＴとの間に配された領域の引っ張り応力は、第一絶縁層とＮ型チャネルＭＯＳＦＥＴとの間に配された領域の引っ張り応力よりも小さい構成としてもよい。
また、本発明の半導体装置は、半導体基板上に、トレンチと、Ｎ型チャネルＭＯＳＦＥＴと、トレンチに対して上記Ｎ型チャネルＭＯＳＦＥＴとは逆側に設けられたＰ型チャネルＭＯＳＦＥＴとを少なくとも備えると共に、上記トレンチ内に配され、かつ上記Ｎ型チャネルＭＯＳＦＥＴとＰ型チャネルＭＯＳＦＥＴとの間を絶縁すると共に、引っ張り応力を有する第一絶縁層と、少なくとも上記絶縁層とＮ型チャネルＭＯＳＦＥＴとの間、及び上記絶縁層とＰ型チャネルＭＯＳＦＥＴとの間に配され、かつ圧縮応力を有する第二絶縁層とを備え、上記第二絶縁層のうち、第一絶縁層とＰ型チャネルＭＯＳＦＥＴ側との間に配された領域の圧縮応力は、第一絶縁層とＮ型チャネルＭＯＳＦＥＴとの間に配された領域の圧縮応力よりも大きい構成としてもよい。
本発明に係る半導体装置の製造方法は、半導体基板上に、トレンチと、該トレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴとを備える半導体装置の製造方法であって、トレンチ内に或る方向の真性応力を有する第一絶縁層を形成する第一絶縁層形成工程と、第一絶縁層とトレンチ内壁との間に、上記或る方向とは逆方向の真性応力を有する第二絶縁層を形成する第二絶縁層形成工程とを含み、上記第二絶縁層形成工程は、トレンチ内に絶縁層を配する絶縁層配置ステップと、該絶縁層の一部にその真性応力の大きさを変化させる化学反応処理を施す応力変化ステップとを含む構成である。
上記構成によると、応力変化ステップによって、第二絶縁層内に、或る真性応力を有する領域と、その真性応力とは異なる大きさの真性応力を有する領域とを形成することができる。
さらに、上記構成によると、真性応力の異なる絶縁層を別々に形成するのではなく、第二絶縁層の一部に化学反応処理を施すことによって、連続した絶縁層内に真性応力の異なる領域を形成することができる。それゆえ、工程を簡略化し、生産性を向上させることができる。
また、本発明の製造方法は、化学反応処理として、光照射、電子線照射、反応性ガスへの暴露、及び／または酸化を行うことができる。
上記構成によると、光照射、電子線照射、反応性ガスへの暴露、または酸化によって、絶縁膜の組成を変化させることができる。組成が変化した領域では、真性応力が変化するので、或る真性応力を有する領域と、その真性応力とは異なる大きさの真性応力を有する領域とを形成することができる。さらに、これらの手技を組み合わせて化学反応処理とすることもできる。
また、本発明の製造方法は、化学反応処理は、絶縁層中に含まれる原子と水素との化学結合を切断する処理である構成とすることができる。
上記構成によると、絶縁層中に含まれる原子と水素との化学結合を切断することにより、絶縁膜の組成を変化させることができる。組成が変化した領域では、真性応力が変化するので、或る真性応力を有する領域と、その真性応力とは異なる大きさの真性応力を有する領域とを形成することができる。
また、本発明の製造方法は、応力変化ステップが、絶縁層上に形成されたレジストパターンをマスクとすることによって、該絶縁層の一部に化学反応処理を施す構成とすることができる。
上記構成によると、応力変化ステップの化学反応処理を行う領域を、所望の形状および大きさに調整しやすい。
また、本発明の製造方法は、上記第二絶縁層形成工程及び第一絶縁層形成工程を、この順で行う構成であってもよい。
また、本発明の製造方法は、絶縁層配置ステップ、第一絶縁層形成工程、及び応力変化ステップを、この順に行う構成であってもよい。
また、本発明の製造方法は、第二絶縁層配置ステップ、第一絶縁層形成工程、及び応力変化ステップを、この順に行うと共に、上記化学反応処理は、光照射及び／または電子線照射である構成とすることもできる。
また、本発明の製造方法が、上記第二絶縁層が窒化シリコンを含み、上記化学反応処理が窒化シリコンにおけるＳｉ−Ｈ結合及び／またはＮ−Ｈ結合を切断する処理である構成とすることができる。
本発明に係る半導体装置は、半導体基板と、半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、第二絶縁層のうち、或るＭＯＳＦＥＴと第一絶縁層との間に配された領域と、他のＭＯＳＦＥＴと第一絶縁層との間に配された領域とで、上記真性応力の大きさが異なる構成である。
上記構成によると、上記或るＭＯＳＦＥＴと他のＭＯＳＦＥＴとで、第一絶縁層及び第二絶縁層によって加わる荷重を異ならせることができる。ＭＯＳＦＥＴの飽和ドレイン電流の大きさはこの荷重の影響を受けるので、上記構成によると、上記或るＭＯＳＦＥＴ及び他のＭＯＳＦＥＴの飽和ドレイン電流を、別々に制御することができる。
また、上記半導体装置の製造方法としては、トレンチ内に或る方向の真性応力を有する第一絶縁層を形成する第一絶縁層形成工程と、第一絶縁層とトレンチ内壁との間に、上記或る方向とは逆方向の真性応力を有する第二絶縁層を形成する第二絶縁層形成工程とを含み、上記第二絶縁層形成工程は、トレンチ内に絶縁層を配する絶縁層配置ステップと、該絶縁層の一部にその真性応力の大きさを変化させる化学反応処理を施す応力変化ステップとを含む製造方法が、好適である。
以下、本発明について、実施の形態を示しながら具体的に説明する。まず、半導体装置の実施の形態、次いで、製造方法の実施の形態について説明する。
＜１＞ 半導体装置
（１−１）半導体装置１
本実施の形態の半導体装置は、半導体基板と、該半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、上記第二絶縁層は、或るＭＯＳＦＥＴと第一絶縁層との間に配された領域と、他のＭＯＳＦＥＴと第一絶縁層との間に配された領域とで、上記真性応力の大きさが異なる半導体装置であればよい。すなわち、この他の構成、各部材を構成する材料、製造方法等は、特に限定されるものではない。
図１は、本発明の実施の形態に係る半導体装置の要部構成を示す断面図である。
図１に示すように、本実施の形態の半導体装置１は、上述した本発明の半導体装置の一例として、半導体基板１０上に、トレンチ２６と、トレンチ２６を挟んで設けられたＭＯＳＦＥＴ３０・４０とを少なくとも備えた構成となっている。半導体装置１はさらに、上記トレンチ２６内に配され、かつ上記ＭＯＳＦＥＴ３０とＭＯＳＦＥＴ４０との間を絶縁する第一絶縁層１６を備える。また、半導体装置１は、第二絶縁層１５を備える。第二絶縁層１５は、トレンチの内壁と第一絶縁層１６との間、特にトレンチ２６の、ＭＯＳＦＥＴ３０・４０に隣接する側面に形成されている。
また、本実施の形態では、トレンチ２６内、第一および第二絶縁膜よりもトレンチ２６の開口部側に、酸化シリコン膜１７が形成されている。なお、符号１７は酸化シリコン膜い限られるものではなく、種々の絶縁体を適用することができる。
なお、半導体基板１０に対してＭＯＳＦＥＴが設けられている側を上側または表面を称し、その逆側を下側または裏面と称する。
なお、本実施の形態では、半導体基板１０はＳｉ基板であるものとする。但し、半導体基板としては、これに限定されることなく、ＧａＡｓ基板等、半導体基板として使用可能な種々の基板を用いることができる。
半導体装置１のＭＯＳＦＥＴとしては、従来公知のＭＯＳＦＥＴを適宜用いることができる。また、これらＭＯＳＦＥＴは、Ｐ型、Ｎ型のどちらであってもよい。
このようなＭＯＳＦＥＴの例として、ＭＯＳＦＥＴ３０は、半導体基板１０に不純物をドープしてなるウェル領域３４、ウェル領域３４の上側に形成されたソース領域３２及びドレイン領域３３、ソース領域３２とドレイン領域３３とで挟まれたチャネル領域３５、チャネル領域３５上にゲート絶縁膜２０を介して設けられたゲート電極３１を備える。ＭＯＳＦＥＴ４０も同様に、ウェル領域４４、ソース領域４２、ドレイン領域４３、チャネル領域４５、ゲート電極４１を備える。上述したように、ＭＯＳＦＥＴ３０及びＭＯＳＦＥＴ４０は、一方がＰ型で他方がＮ型であってもよいし、どちらもＰ型、またはどちらもＮ型のＭＯＰＳＦＥＴであってもよい。
ＭＯＳＦＥＴ３０・４０に荷重がかかることによってこれらＭＯＳＦＥＴ内のチャネル領域３５・４５には応力が生じる。この応力は、これらＭＯＳＦＥＴのドレイン電流の流れやすさを左右する。このドレイン電流の流れやすさの指標として、飽和ドレイン電流が用いられる。特に、ＭＯＳＦＥＴに対して半導体基板の面方向の応力は、ドレイン電流の流れやすさに大きく影響する。また、そのうち、チャネル長方向の応力は、特に大きい影響を及ぼす。
トレンチ２６は、その深さ、幅、及び長さ共に特に限定されるものではなく、第一絶縁層１６と共に、ＭＯＳＦＥＴ３０・４０間を、半導体装置として機能することができる程度に絶縁することができればよい。
第一絶縁層１６は、ＭＯＳＦＥＴ３０・４０間を絶縁することができればよく、その素材等は特に限定されるものではない。本実施の形態では、第一絶縁層１６は、トレンチ２６内に連続して形成されている。
第二絶縁層１５は、第一絶縁層１６とトレンチ２６の内壁との間に配され、かつ第一絶縁層１６の有する真性応力とは逆向きの真性応力を有するものであればよく、素材、形状等は特に限定されるものではない。「第二絶縁層が、第一絶縁層の有する真性応力とは逆向きの真性応力を有する」とは、具体的には、第一絶縁層１６が圧縮応力を有するとき、第二絶縁層１５は引っ張り応力を有し、第一絶縁層１６が引っ張り応力を有するとき、第二絶縁層１５は圧縮応力を有することを意味する。なお、本実施の形態において、真性応力とは、「膜応力」と同義で使用されるものとする。
上述したような第二絶縁層は、ＭＯＳＦＥＴ内で発生する応力を制御するということで、「応力制御膜」と呼ばれることがある。
これによって、第二絶縁層１５の有する真性応力は、第一絶縁層１６の真性応力によってＭＯＳＦＥＴ３０・４０に生じる応力を減じることができる。それゆえ、第一絶縁層１６の真性応力が、ＭＯＳＦＥＴ３０・４０のドレイン電流の流れやすさに与える影響を低減することができる。
特に、第二絶縁層１５は、第一絶縁層１６が有する真性応力のうち、半導体基板１０の面方向の力に対して、逆向きの真性応力を有することが好ましい。また、第二絶縁層１５は、第一絶縁層１６が有する真性応力のうち、ＭＯＳＦＥＴ３０・４０のチャネル長方向の力に対して、逆向きの真性応力を有することが好ましい。これによって、第二絶縁層１５の、第一絶縁層１６の真性応力がＭＯＳＦＥＴ３０・４０のドレイン電流の流れやすさに与える影響を低減するという効果が、より一層高まる。
また、第二絶縁層１５は、或るＭＯＳＦＥＴと第一絶縁層１６との間に配された領域１５ａと、他のＭＯＳＦＥＴと第一絶縁層との間に配された領域１５ｂとでは、上記真性応力（第一絶縁層１６の真性応力と逆向きの真性応力）の大きさが異なる。
このような第二絶縁層１５の一例として、本実施の形態では、領域１５ａは第一絶縁層１６とＭＯＳＦＥＴ３０との間に、そして領域１５ｂは第一絶縁層１６とＭＯＳＦＥＴ４０との間に配されている。
上記構成によると、第一絶縁層１６及び第二絶縁層１５ａの真性応力の和の大きさと、第一絶縁層１６及び第二絶縁層１５ｂの真性応力の和の大きさとを異ならせることができる。ゆえに、ＭＯＳＦＥＴ３０に対する荷重の大きさと、ＭＯＳＦＥＴ４０に加わる力の大きさとを異ならせることができる。つまり、半導体装置１は、ＭＯＳＦＥＴ３０とＭＯＳＦＥＴ４０とで、かかる荷重の大きさを別々に制御することができる。
特に、この構成は、ＭＯＳＦＥＴ３０・４０の一方がＮチャネル型で、他方がＰチャネル型である場合に好適である。
以下では、ＭＯＳＦＥＴ３０がＰ型チャネルＭＯＳＦＥＴで、ＭＯＳＦＥＴ４０がＮ型チャネルＭＯＳＦＥＴであるとして、本実施の形態の半導体装置１について、より具体的に説明する。
図１に示すように、第二絶縁層１５は、トレンチ２６の内壁の側面及び底面に連続して形成されている。そして、第二絶縁層１５は、トレンチ２６の底面を通る境界線を挟んで形成された２つの領域１５ａ及び１５ｂを備える。つまり、トレンチ２６の内壁においてＭＯＳＦＥＴに隣接する２つの側面のうち、一方に領域１５ａが、そして他方に領域１５ｂが形成されている。その結果、領域１５ａはＭＯＳＦＥＴ３０に、領域１５ｂはＭＯＳＦＥＴ４０に隣接するように配されている。
ここで、第一絶縁層１６は圧縮応力を有し、第二絶縁層１５は引っ張り応力を有するものとする。そして、第二絶縁層１５の領域１５ａは、領域１５ｂよりも小さい引っ張り応力を有するものとする。
なお、本発明はこれに限定されることなく、第一絶縁層１６が引っ張り応力を有し、第二絶縁層１５が圧縮応力を有するものであってもよい。このとき、第二絶縁層１５の領域１５ａは、領域１５ｂよりも大きい圧縮応力を有するものとする。
ＭＯＳＦＥＴ３０にかかる荷重は、第一絶縁層１６及び第二絶縁層の領域１５ａの真性応力の和に依存する。また、ＭＯＳＦＥＴ４０にかかる荷重は、第一絶縁層１６及び第二絶縁層の領域１５ｂの真性応力の和に依存する。それゆえ、上記構成によると、Ｐ型であるＭＯＳＦＥＴ３０には、Ｎ型であるＭＯＳＦＥＴ４０よりも大きい圧縮荷重が加わる。こうすることで、Ｐ型であるＭＯＳＦＥＴ３０でもドレイン電流の流れやすさを確保すると共に、Ｎ型であるＭＯＳＦＥＴ４０でも、圧縮荷重をより小さくすることで、ドレイン電流を流れやすくすることができる。以上のように、ＭＯＳＦＥＴ３０・４０のドレイン電流の流れやすさを低下させることなく、ＭＯＳＦＥＴ３０・４０間を絶縁することができる。
特に、ドレイン電流を流れやすくするためには、Ｐ型チャネルＭＯＳＦＥＴには圧縮荷重が、Ｎ型チャネルＭＯＳＦＥＴには引っ張り荷重が加わることが好ましい。それゆえ、領域１５ａの引っ張り応力の絶対値は、第一絶縁層１６の圧縮応力の絶対値よりも大きいことが好ましい。また領域１５ｂの引っ張り応力の絶対値は、第一絶縁層１６の圧縮応力の絶対値よりも小さいことが好ましい。
また、第一絶縁層１６が引っ張り応力、第二絶縁層が圧縮応力を有する場合は、領域１５ａの圧縮応力の絶対値は、第一絶縁層１６の引っ張り応力の絶対値よりも小さいことが好ましい。また領域１５ｂの引っ張り応力の絶対値は、第一絶縁層１６の圧縮応力の絶対値よりも小さいことが好ましい。
半導体装置１において、圧縮応力を有する絶縁層としては、加熱処理によって緻密化された酸化シリコンを含む、または当該酸化シリコンからなる、酸化シリコン層が挙げられる。また、引っ張り応力を有する絶縁層としては、窒化シリコンを含む、または当該窒化シリコンからなる、窒化シリコン膜が挙げられる。特に、引っ張り応力を有する第二絶縁層１５としては、窒化シリコン膜が好適である。これは、窒化シリコン膜は、化学反応によって容易にその真性応力を変化させることができるためである。また、窒化シリコンは、通常の半導体プロセスにおいて一般的に使用されるので、入手及び扱いが容易である。
また、第二絶縁層１５では、第一絶縁層１６の真性応力とは逆向きの真性応力について、それぞれの領域１５ａ・１５ｂにおける該真性応力の大きさの差が、５００Ｐａ〜３ＧＰａの範囲内であることが好ましい。これは、真性応力の大きさの差が５００Ｐａ以上あれば、それぞれのＭＯＳＦＥＴに対して適正な応力を与えることが可能であり、３ＧＰａ以上は膜に応力を与えにくく、また特性の変動もほとんどなくなるため、真性応力の大きさの差によって得られる効果が小さくなるためである。
また、窒化シリコン（ＳｉＮ）膜中には、Ｓｉ−Ｈ、Ｎ−Ｈ基の形で水素が含まれる。この水素の含有量は、真性応力に影響を及ぼす。第二絶縁層１５が窒化シリコン膜であるとき、領域１５ａ・１５ｂ間での水素含有量の差は、５％〜２５％の範囲内であることが好ましい。これは、水素含有量の差が５％以上であることによって、上記真性応力の大きさの差が３ＧＰａ以下となるためである。また、水素含有量の差が２５％以下であることによって、５００Ｐａ以上となるためである。なお、「水素含有量」とは、水素を含む窒化シリコン膜全体の原子数に対する窒化シリコン膜中の水素の原子数の割合を示す百分率｛（窒化シリコン膜中の水素の原子数／窒化シリコン膜全体の原子数）×１００｝である。
なお、「水素含有量の差が５％〜２５％である」とは、領域１５ａの水素含有量がｘ％で領域１５ｂの水素含有量がｙ％のとき、（ｘ−ｙ）が５〜２５であることを意味する。
以上のように、図１では、半導体装置１は、ＭＯＳＦＥＴ４０と、トレンチ２６に対してチャネルＭＯＳＦＥＴ４０とは逆側に設けられたチャネルＭＯＳＦＥＴ３０とを備えるものとし、第一絶縁層１６とＭＯＳＦＥＴ３０・４０との間に、それぞれ第二絶縁層の領域１５ａ・１５ｂを配している。これによって、ＭＯＳＦＥＴ３０・４０で、それぞれ加わる荷重の大きさが異なるようになっている。
本実施の形態では、２つのＭＯＳＦＥＴのみを図示して説明したが、勿論本発明はこれに限定されることはなく、３つ以上のＭＯＳＦＥＴを備える半導体装置も、同様に本発明に含まれる。
このように３つ以上のＭＯＳＦＥＴを備える半導体装置であっても、ＭＯＳＦＥＴのドレイン電流の流れやすさと、第一絶縁層の真性応力及び第二絶縁層１５の真性応力との関係は、上述した通りである。つまり、この関係は、半導体装置の形態を図１から変更しても図１の形態と同様に適用可能である。つまり、例えばドレイン電流をより流れやすくするためには、Ｐ型チャネルＭＯＳＦＥＴに対して、Ｎ型チャネルＭＯＳＦＥＴよりも大きな圧縮荷重がかかるように、つまりＰ型チャネルＭＯＳＦＥＴのチャネル領域内により大きな圧縮応力が発生するように、第一絶縁層１６の真性応力及び第二絶縁層１５の各領域の真性応力が設定されていることが好ましい。
なお、第二絶縁層１５が真性応力の大きさの異なる３つ以上の領域を含むとき、上述した真性応力の差及び水素含有量の差の数値範囲は、以下のように適用される。すなわち、真性応力が最も大きい領域と最も小さい領域とで、真性応力の大きさの差が、５００Ｐａ〜３ＧＰａの範囲内であることが好ましい。また、水素含有量の最も大きい領域と最も小さい領域とで、水素含有量の差が５％〜２５％の範囲内であることが好ましい。
つまり、第二絶縁層中、真性応力の異なる領域間における真性応力の最大差が、５００Ｐａ〜３ＧＰａの範囲内であることが好ましい。また、第二絶縁層の上記領域間における水素含有量の最大差が、５％〜２５％の範囲内であることが好ましい。
なお、図１では、領域１５ａ・１５ｂは、トレンチ２６の側面及び底面の両方に配されているが、本発明はこれに限定されるものではない。例えば、領域１５ａ・１５ｂは、トレンチ２６の側面に配され、底面には配されていない構成であってもよい。
ただ、領域１５ａ・１５ｂが、トレンチ２６の側面及び底面の両方に配されていることによって、各ＭＯＳＦＥＴに加わる荷重を、より精度よく制御することができる。これは、真性応力が等しい第二絶縁層同士であれば、トレンチ内壁の側面及び底面に形成されている方が、トレンチ内壁の側面または底面にのみ形成されているものよりも、第一絶縁層からＭＯＳＦＥＴに係る荷重をより低減することができるためである。
本実施の形態の半導体装置は、以上に述べたような構成を備えるので、本実施の形態の半導体装置が備えるＮ型チャネルＭＯＳＦＥＴ及びＰ型チャネルＭＯＳＦＥＴは、個々のパフォーマンスを最大に発揮することができる。そして、Ｎ型チャネルＭＯＳＦＥＴ及びＰ型チャネルＭＯＳＦＥＴの両者が大きな応答速度を示すことができ、高速且つ高性能な半導体素子を実現することができる。
図１では、半導体装置における２つのＭＯＳＦＥＴに関してのみ説明したが、勿論、本発明はこれに限定されるものではない。次に、３つ以上のＭＯＳＦＥＴを備える場合の半導体装置の構造について、図６〜９に基づいて説明する。図６は、本実施の形態に係る半導体装置を、ＭＯＳＦＥＴが形成されている側（上面）からみた平面図である。また、図７は、図６に示す半導体装置のＡ−Ａ’断面図であり、図８はＢ−Ｂ’断面図であり、図９はＣ−Ｃ’断面図である。
なお、図６〜図９に示す半導体装置２０１の基本的な構成は、図１に示す半導体装置と同様である。しかし、図６〜図９では、説明の便宜上、図１にて説明した部材のうち、省略して図示しなかったものもある。また、図６〜図９において、図１にて説明した部材と同様の機能を有する部材については、同符号を付し、説明を省略する場合がある。
図６〜図９に示すように、本実施の形態の半導体装置２０１は、複数のＰ型チャネルＭＯＳＦＥＴ３０ａ〜ｃと、Ｎ型チャネルＭＯＳＦＥＴ４０ａ〜４０ｃとを備える。各ＭＯＳＦＥＴはマトリックス状に、ｘ・ｙ方向に並んでいる。そして、各ＭＯＳＦＥＴ間はトレンチ２６と、その内部に形成された第一絶縁層１６とによって、絶縁状態が保たれている。
各ＭＯＳＦＥＴは、図１と同様の構成を備えている。すなわち、Ｐ型チャネルＭＯＳＦＥＴ３０ａ〜３０ｃは、Ｎウェル領域に設けられ、ソース領域３２ａ〜３２ｃ、ゲート電極３１ａ〜３１ｃ、ドレイン領域３３ａ〜３３ｃを備える。また、Ｎ型チャネルＭＯＳＦＥＴ４０ａ〜４０ｃは、Ｐウェル領域に設けられ、ソース領域４２ａ〜４２ｃ、ゲート電極４１ａ〜４１ｃ、ドレイン領域４３ａ〜４３ｃを備える。
第二絶縁層１５の２つの領域１５ａおよび１５ｂは、図１と同様の構成を備えている。また、具体的には、領域１５ａは、図６〜８に示すように、トレンチ２６の内壁中、Ｎウェルに接する領域に設けられており、領域１５ｂは、トレンチ２６の内壁中、Ｐウェルに接する領域に設けられている。なお、本実施の形態では、第一絶縁層１６が圧縮応力を、第二絶縁層１５が引っ張り応力を有するものとし、領域１５ａは、領域１５ｂよりも小さい引っ張り応力を有するものとする。なお、図６においては説明の便宜上、半導体装置２０１のゲート電極が設けられている側（上側）の末端のみを図示している。半導体装置２０１では、各ＭＯＳＦＥＴ３０・４０は、各半導体基板の面方向において、第二絶縁層１５に囲まれている構成となっている。
半導体装置２０１は、このように、チャネル長方向（ｘ方向）およびチャネル長方向に垂直な方向（ｙ方向）において、Ｎ型ＭＯＳＦＥＴに隣接する第二絶縁層１５（領域１５ｂ）が、Ｐ型ＭＯＳＦＥＴに隣接する第二絶縁層１５（領域１５ａ）と異なる真性応力を有する（図６〜９）。このような構成によると、図１を用いて説明したように、Ｐ型ＭＯＳＦＥＴ３０ａ〜３０ｃには、Ｎ型ＭＯＳＦＥＴ４０ａ〜４０ｃよりも大きい圧縮荷重が加わる。それゆえ、各ＭＯＳＦＥＴにおけるドレイン電流の流れやすさを低下させることなく、ＭＯＳＦＥＴ間を絶縁することができる。
特に、チャネル長方向に平行かつＭＯＳＦＥＴを通る断面において、半導体装置２０１は、Ｎ型ＭＯＳＦＥＴに隣接する第二絶縁層１５（領域１５ｂ）と、Ｐ型ＭＯＳＦＥＴに隣接する第二絶縁層１５（領域１５ａ）とで真性応力が異なる。このように、チャネル長方向において第二絶縁層の真性応力が異なることは、ＭＯＳＦＥＴのドレイン電流の流れやすさを制御する上で、非常に好適である。
なお、半導体装置２０１において、Ｐ型チャネルＭＯＳＦＥＴ３０ａに隣接する領域１５ａは、Ｐ型チャネルＭＯＳＦＥＴ３０ｂ・３０ｃに隣接する領域１５ａと異なる真性応力を有していてもよい。つまり、各ＭＯＳＦＥＴを囲む第二絶縁層は、Ｐ型ＭＯＳＦＥＴを囲む第二絶縁層同士であっても、異なる真性応力を有していてもよい。Ｎ型ＭＯＳＦＥＴについても勿論同様のことが言える。つまり、同じ型のＭＯＳＦＥＴであっても、異なる荷重が加えられる構成としてもよい。このように異なる荷重を加えることによって、同じ型のＭＯＳＦＥＴであっても、異なる特性を有するＭＯＳＦＥＴを得ることができる。
＜２＞ 製造方法
本実施の形態の製造方法は、半導体基板上に、トレンチと、該トレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴとを備える半導体装置の製造方法であって、第一絶縁層形成工程及び第二絶縁層形成工程を含む。これ以外の工程、材料、用いる機器等の諸条件は限定されず、半導体装置の製造方法において従来公知の技術を好適に利用することができる。以下に、各工程についてより詳細に説明する。
（Ａ） 第一絶縁層形成工程
本工程は、半導体基板に形成されたトレンチ内に、或る方向の真性応力を有する第一絶縁層を形成する工程である。なお、第一絶縁層を形成する具体的な方法としては、特に限定されるものではなく、従来公知の技術を利用可能である。
上記第一絶縁層としては、上記＜１＞欄で述べた通り、トレンチを挟んで形成されたＭＯＳＦＥＴ間を絶縁することができれば、材料等、特に限定されるものではない。
（Ｂ） 第二絶縁層形成工程
本工程は、トレンチ内に絶縁層を配する絶縁層配置ステップと、該絶縁層の一部にその真性応力の大きさを変化させる化学反応処理を施す応力変化ステップとを含む工程である。
（Ｂ−１） 絶縁層配置ステップ
絶縁層配置ステップは、トレンチ内に絶縁層を配するステップであればよく、他の構成は特に限定されない。本ステップにおいて「絶縁層」とは、後の応力変化ステップにおける化学反応処理によってその真性応力が変化するものであればよい。絶縁層としては、特に窒化シリコンが好ましい。理由は、上記＜１＞欄で述べた通りであり、窒化シリコンの真性応力が、化学反応処理によって容易に変化するためである。
（Ｂ−２） 応力変化ステップ
応力変化ステップは、上記（Ｂ−１）欄で述べた絶縁層の一部に、その真性応力の大きさを変化させる化学反応処理を施すステップであればよく、他の構成は特に限定されない。このような化学反応処理を施された領域は、処理前とは異なる真性応力を有するようになる。それゆえ、元の絶縁層とは異なる荷重を、その領域が隣接するＭＯＳＦＥＴに加えることができる。
化学反応処理としては、光照射、電子線照射、反応性ガスへの暴露、及び／または酸化が好適である。
また、化学反応処理を施す前に絶縁層上にレジストによるパターンを形成し、このレジストパターンをマスクとして化学反応処理を行うことができる。これによって、所望の領域に化学反応処理を施すことができる。
光照射としては、光を照射した領域内の化学結合を切断することによって、この領域における絶縁層の組成を変化させることができるような波長の光を照射することが挙げられる。こうして組成を変化させることによって、この領域内における絶縁層の組成を変化させることができ、その結果、この領域の真性応力を変化させることができる。このような光としては、紫外線（ＵＶ）を挙げることができる。
ＵＶによって絶縁層の真性応力が変化する例が、日経マイクロデバイス２００５年５月号ｐ５７に掲載されている。図４は、この例を示すグラフであって、窒化シリコン膜の真性応力値と、ＵＶ照射処理時間との関係を示すグラフである。縦軸は窒化シリコン膜の真性応力値［応力値（ＧＰａ）］、横軸はこの窒化シリコン膜へのＵＶ照射時間［処理時間（時間）］とを示す。この窒化シリコン膜はＰＥＣＶＤにより成長した膜である。ＵＶ照射することで、窒化シリコン膜中の水素含量（％）が変化すると共に、窒化シリコン膜の真性応力が変化することが分かる。また、ＵＶ照射時間の増加に伴って、水素含有量は低下し、真性応力は増加している。
また、光照射としては他に、レーザを照射することでレーザアニール処理を施すことが挙げられる。レーザアニール処理を行った領域は加熱された場合と同様の状況になり、領域内の化学結合が切断される。こうして、この領域内における絶縁層の組成を変化させることができ、その結果、この領域の真性応力を変化させることができる。この場合、レーザとしては高エネルギーレーザを好適に利用することができる。高エネルギーレーザとは、具体的にはエキシマレーザのようなレーザを意味する。
また、電子線も、紫外線と同様、照射された領域の化学結合を切断することができる。また、電子線の場合、マスク無しで、目的の領域に電子線をスキャンさせて、直接パターンを描画することが容易である。こうしてマスク無しで、化学反応処理を行うことは、工程削減の観点からより好適である。
また、絶縁層を構成する物質を酸化させることによって、絶縁層の真性応力を変化させることもできる。酸化する方法としては、酸素プラズマに暴露することが挙げられる。酸素プラズマが暴露された領域に含まれる物質は酸化されるため、この領域の組成が変化する。その結果、この領域の真性応力が変化する。
また、反応性ガスに暴露することによって、絶縁層の真性応力を変化させることもできる。反応性ガスに暴露することで、絶縁層を構成する物質と反応性ガスとの化学反応を引き起こすことができる。その結果、反応性ガスに暴露された領域の組成が変化し、それによって、この領域の真性応力が変化する。反応性ガスとしては、薄膜生成技術において従来公知のスパッタリングに用いられる反応性ガス等を用いることができる。具体的には、反応性ガスとして、ハロゲンガス、ＣＦ４ 、ＣＣｌ４ 、またはＯ２ 等を使用することができる。
また、化学反応処理は、絶縁層中の水素含有量を変化させるような処理であってもよい。このような化学反応処理としては、絶縁層中の水素以外の原子と水素原子（Ｈ）との結合を切断する処理が挙げられる。
特に、第二絶縁層が窒化シリコン膜である場合、化学反応処理は、Ｓｉ−Ｈ結合及び／またはＮ−Ｈ結合を切断する処理であることが好ましい。
第二絶縁層が窒化シリコン膜である場合、Ｎ−Ｈ結合を構成する水素を１×１０２２ｃｍ−３含有する窒化シリコン膜の場合には、水素濃度が３×１０２１ｃｍ−３だけ減少することで、膜応力が−４５０ＭＰａから−２００ＭＰａへと、＋２５０ＭＰａ（元の膜応力の５５％に相当）変化する。したがって、Ｎ−Ｈ結合を構成する水素の濃度を約５×１０２０ｃｍ−３減少させることで、応力が１０％変化した窒化シリコン膜つまり第二絶縁層を形成することが可能である。
なお、第一絶縁層形成工程及び第二絶縁層形成工程を行う順序は限定されない。また、絶縁層配置ステップ及び応力変化ステップの順序も、限定されない。但し、応力変化ステップは、絶縁層配置ステップ後に行われることが好ましい。つまり、上述の化学反応処理を受ける絶縁層とは、上記絶縁層配置ステップによってトレンチ内に配置された後の絶縁層であることが好ましい。
また、第二絶縁層形成工程及び第一絶縁層形成工程を、この順で行うことが好ましい。この方法については図２を参照して後述する。また、絶縁層配置ステップ、第一絶縁層形成工程、及び応力変化ステップを、この順に行うことが好ましい。この方法については、図３を参照して後述する。
以下に、図２・３を参照して、本発明の製造方法についてより具体的に説明する。なお、図２・３に示す実施の形態は、第二絶縁層形成工程及び第一絶縁層形成工程をこの順で行うか、絶縁層配置ステップ、第一絶縁層形成工程、及び応力変化ステップをこの順に行うかのみが異なり、他の構成についてはほぼ同一である。
〔製造方法−１〕
図２（ａ）〜（ｉ）は、本発明に係る製造方法の実施の一形態における各工程を示す断面図である。
まず、図２（ａ）に示すように、シリコンからなる半導体基板１０の表面上に、厚さ２〜２０ｎｍの酸化シリコン膜１１を熱酸化により形成する。次に、酸化シリコン膜１１上に厚さ５０〜１５０ｎｍの窒化シリコン膜１２をＬＰＣＶＤ法により堆積する。窒化シリコン膜は、例えばソースガスとしてＳｉＨ２ Ｃｌ２ とＮＨ３ を用い、温度７５０℃で成膜することができる。さらに窒化シリコン膜１２の上に、レジスト膜を塗布し、露光現像することにより素子分離用レジストパターン１３を形成する。素子分離用レジストパターン１３は、素子形成領域（活性領域）上にレジストが形成され、開口部が素子分離領域を画定する。開口部の幅は５０〜５０００ｎｍとする。
次に、図２（ｂ）に示すように、レジストパターン１３をマスクとして、窒化シリコン膜１２、酸化シリコン膜１１、半導体基板１０を順次エッチングすることで、素子分離用のトレンチ２６を形成する。なお、半導体基板１０に対するエッチング深さは１００〜５００ｎｍが好適である。また、窒化シリコン膜１２及び酸化シリコン膜１１のエッチングには、ＣＦ４ 、ＣＨＦ３ 、Ａｒ、Ｏ２ の混合ガスをエッチングガスとして用いることができる。半導体基板１０のエッチングには例えばＣｌ２ 、Ｏ２ の混合ガスをエッチングガスとして用いる。エッチング後、素子分離用レジストパターン１３を除去する。
次に、図２（ｃ）に示すように、トレンチ２６の表面に露出した半導体基板１０表面を熱酸化して、酸化シリコン膜１４を形成する。酸化シリコン膜１４の厚さは１〜２０ｎｍが好ましい。この熱酸化によって、トレンチ内に露出していたシリコン表面は、全て酸化シリコン膜１４により覆われる。
更に、酸化シリコン膜１４、窒化シリコン膜１２の表面を覆うように、第二絶縁層となる絶縁層１５ｐを形成する（絶縁層配置ステップ）。ここで、絶縁層１５ｐは窒化シリコン膜であるとする。この窒化シリコン膜は、ＬＰＣＶＤ法により５〜１００ｎｍの厚さに堆積することによって得ることができ、例えばソースガスとしてＳｉＨ２ Ｃｌ２ とＮＨ３ を用い、温度７５０℃で成膜することができる。この条件下では、絶縁層１５ｐの有する真性応力は、例えば５００ＭＰａ以下の弱い引っ張り応力となる。なお、説明の便宜上、以下では酸化シリコン膜１１と１４とを併せて酸化シリコン膜１１と称することがある。
次に、図２（ｄ）に示すように、レジスト膜を塗布し、露光現像することにより、Ｎ型チャネルＭＯＳＦＥＴの素子形成部を囲む化学反応処理用のレジストパターン２３を形成する。レジストパターン２３の端は、素子分離領域上に形成される。そして、レジストパターン２３の一端は、トレンチ２６の内部、好ましくは底面に形成される。
そして、レジストパターン２３をマスクに、レジスト開口部の絶縁層１５ｐに化学反応処理（図中に矢印で示す）を施す（応力変化ステップ）。化学反応処理として例えばＵＶ照射を行った場合、化学反応処理を受けた領域１５ｂは、化学反応により、引っ張り応力が大きくなる。レジストパターン２３のレジストによってマスクされ、化学反応処理を受けなかった領域を領域１５ａとする。こうして、領域１５ａと領域１５ｂとで、有する真性応力の大きさが異なるようになる。その後、化学反応処理用レジストパターン２３を除去する。応力変化ステップを経た絶縁層１５ｐを、以下、第二絶縁層１５とする。
次に、図２（ｅ）に示すように、半導体基板１０の各種膜が形成されている側に、第一絶縁層１６を形成する（第一絶縁層形成工程）。第一絶縁層１６は、本実施の形態では酸化シリコン膜であり、ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長法）により、トレンチを充填するように、例えば厚さ３００〜７００ｎｍに形成すればよい。ＨＤＰ−ＣＶＤ成膜は、例えばＳｉＨ４ 、Ｏ２ 、Ｈ２ ガスを用いて行う。
次に、図２（ｆ）に示すように、第二絶縁層１５が露出しない程度に、化学的機械研磨によって第一絶縁層１６の表面凹凸を低減させる。その後、エッチングにより第一絶縁層１６をエッチバックする。化学的機械研磨は、例えば酸化シリコンまたは酸化セリウムを砥粒とする研磨剤を用いて行うことができる。エッチングは、例えばフッ酸で、トレンチ２６の上部の第一絶縁層１６を除去する。
次に、図２（ｇ）に示すように、表面が露出した第二絶縁層１５を燐酸（Ｈ３ ＰＯ４ ）ボイルにより除去する。この時、窒化シリコン膜１２は、後工程でのトレンチ埋め込みの化学的機械研磨のストッパとして用いるため、除去されないようエッチング量を調整する。トレンチ２６内は酸化シリコン膜である第一絶縁層１６がマスクとなり、第二絶縁層１５はトレンチ２６の側面及び底面に残存する。
次に、図２（ｈ）に示すように、半導体基板１０の各種膜が形成されている側全面にＣＶＤ酸化膜を堆積する。こうして、トレンチを充填するように、例えば厚さ３００〜７００ｎｍの酸化シリコン膜１７を形成する。そして、化学的機械研磨による平坦化エッチングによって、素子形成領域の酸化シリコン膜１７を除去し、窒化シリコン膜１２の表面を露出させる。
次に、図２（ｉ）に示すように、窒化シリコン膜１２を燐酸（Ｈ３ ＰＯ４ ）ボイルにより除去したのちに、フッ酸により酸化シリコン膜１１の除去を行う。
不要な酸化シリコン膜を除去した後、例えば９５０℃、３０分のアニールを行い、酸化シリコン膜である第一絶縁層１６および酸化シリコン膜１７を緻密化する。
更に、Ｎ型ＭＯＳＦＥＴ領域ウェル注入、Ｐ型ＭＯＳＦＥＴ領域ウェル注入を行って、それぞれウェル領域４４・３４を形成する。そして、ゲート酸化膜２０、ゲート電極３１・４１を形成する。その後、ソース及びドレイン注入を行うことで、ソース領域３２・４２及びドレイン領域３３・４３を形成する。こうして、Ｐ型チャネルＭＯＳＦＥＴであるＭＯＳＦＥＴ３０と、Ｎ型チャネルＭＯＳＦＥＴであるＭＯＳＦＥＴ４０とが第一絶縁層２６で絶縁された半導体装置１が製造される。
アニールされた第一絶縁層１６は圧縮応力を生じ、素子であるＭＯＳＦＥＴ３０・４０に対し圧縮荷重を与える。上記製造方法によって形成された第二絶縁層の領域１５ｂは、化学反応処理により強い引張り応力を生じる。それゆえ、第一絶縁層１６の圧縮応力を大きく低減することができる。従って、領域１５ｂと隣接するＭＯＳＦＥＴ４０では、圧縮荷重によるＮ型チャネルＭＯＳＦＥＴの移動度の低下が低減される。
一方、領域１５ａは化学反応処理を受けないため、弱い引っ張り応力しか保持しない。それゆえ、領域１５ａは第一絶縁層１６がＭＯＳＦＥＴ３０に加える圧縮荷重を領域１５ａほどには低減しない。そのため、圧縮応力によるＰ型チャネルＭＯＳＦＥＴの移動度の向上が妨げられない。
〔製造方法−２〕
以下、図３（ａ）〜（ｉ）を用いて、本発明に係る製造方法の他の実施の形態について説明する。図３（ａ）〜（ｉ）は、本発明に係る製造方法の他の実施の形態における各工程を示す断面図である。
まず、図３（ａ）〜（ｃ）の工程を行う。これらの工程については、上記〔製造方法−１〕欄で図２（ａ）〜（ｃ）を参照して説明した通りであるので省略する。
次に、図３（ｄ）に示すように、図２（ｅ）と同様の工程を行い、半導体基板１０の各種膜が形成された側全面に、第一絶縁層１６を形成する（第一絶縁層形成工程）。
次に、図３（ｅ）に示すように、図２（ｆ）と同様の工程を行い、第一絶縁層１６をエッチバックする。
次に、図３（ｆ）に示すように、図２（ｇ）と同様の工程を行い、表面が露出した第二絶縁層１５を除去する。
次に、図３（ｇ）に示すように、図２（ｈ）と同様の工程を行い、酸化シリコン膜１７を形成すると共に、素子形成領域の酸化シリコン膜１７を除去し、窒化シリコン膜１２の表面を露出させる。
次に、図３（ｈ）に示すように、図２（ｄ）と同様の工程を行い、Ｎ型チャネルＭＯＳＦＥＴの素子形成部を囲むレジストパターン２３を形成する。素子分離用のレジストパターン２３の端は、素子分離領域上に形成される。そして、レジストパターン２３の一端は、酸化シリコン膜１７上に形成される。つまり、レジストパターン２３の一端は、トレンチ２６の底面から見て、半導体基板１０の厚みに垂直な方向に形成される。
そして、レジストパターン２３をマスクに、レジスト開口部の絶縁層１５ｐに化学反応処理（図中に矢印で示す）を施す（応力変化ステップ）。これによって、レジストパターン２３のレジストによってマスクされ、化学反応処理を受けなかった領域１５ａと、レジスト開口部にあたり、化学反応処理を受けた領域１５ｂとが形成される。ここで、化学反応処理は、上記〔製造方法−１〕欄と同様、領域１５ｂの引っ張り応力を増大させるものである。このとき、化学反応処理と続けて、Ｎ型ＭＯＳＦＥＴ領域ウェル注入およびＰ型ＭＯＳＦＥＴ領域ウェル注入を行うことができる。
次に、図３（ｉ）に示すように、図２（ｉ）と同様の工程を行い、窒化シリコン膜１２及び酸化シリコン膜１１の除去を行う。そして、不要な酸化シリコン膜を除去した後、上述したように酸化シリコン膜である第一絶縁層１６および酸化シリコン膜１７を緻密化する。
その後、上述したような工程を経て、Ｐ型チャネルＭＯＳＦＥＴであるＭＯＳＦＥＴ３０、及びＮ型チャネルＭＯＳＦＥＴであるＭＯＳＦＥＴ４０を形成し、半導体装置１が製造される。
本実施例では、シャロートレンチ分離形成後、すなわち図３（ｄ）の第一絶縁層形成工程後に、応力変化ステップ（図３（ｈ））を行う。それによって、応力変化ステップとウェル注入とを同時に行うことができるので、フォト工程の削減及びＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短縮を図ることができる。
応力変化ステップとウェル注入を別々に行う場合、そのたびにレジストをパターニングするためのフォト工程が必要となるが、本実施例では同じレジストパターンを用いて応力変化ステップとウェル注入を続けて行うためフォト工程が１回分削減できる。
また、本発明は、以下のように表現することもできる。
半導体基板上に、第一ＭＯＳＦＥＴと第二ＭＯＳＦＥＴとを含む複数のＭＯＳＦＥＴを備え、第一ＭＯＳＦＥＴと第二ＭＯＳＦＥＴとは、上記半導体基板上に形成されたトレンチで互いに分離された半導体装置において、トレンチの内壁のうち、少なくとも第一ＭＯＳＦＥＴに隣接する側壁及び第二ＭＯＳＦＥＴに隣接する側壁には応力制御膜が配され、かつ、第二ＭＯＳＦＥＴに隣接する側壁に配された応力制御膜の真性応力が、第一ＭＯＳＦＥＴに隣接するト側壁に配された応力制御膜の真性応力と異なる半導体装置。
半導体基板上に第一絶縁膜と第二絶縁膜を形成する工程、第二絶縁膜上に素子分離用トレンチを形成するためのトレンチ形成用レジストパターンを形成する工程、トレンチ形成用レジストパターンをマスクとして、第二絶縁膜、第一絶縁膜、及び半導体基板をエッチングして素子分離用トレンチを形成する工程、素子分離用トレンチ内に露出した半導体基板表面に第三絶縁膜を形成する工程、第二絶縁膜及び第三絶縁膜を覆うように応力制御膜を堆積する工程、応力制御膜を化学反応処理するための化学反応用レジストパターンを形成する工程、化学反応用レジストパターンをマスクとして、応力制御膜の一部に化学反応処理を施す工程、素子分離用トレンチ内を埋め込むように素子分離用絶縁膜を堆積する工程、素子分離用トレンチ内上部の素子分離用絶縁膜を除去する工程、露出した応力制御膜を除去する工程、素子分離用トレンチを埋め込むように第四絶縁膜を堆積する工程、第二絶縁膜をストッパとして、第四絶縁膜を化学的機械研磨する工程、露出した第二絶縁膜を除去する工程を含む半導体装置の製造方法。
半導体基板上に、第一絶縁膜及び第二絶縁膜を形成する工程、第二絶縁膜上に素子分離用トレンチ形成のためのトレンチ形成用レジストパターンを形成する工程、トレンチ形成用レジストパターンをマスクとして、第二絶縁膜、第一絶縁膜、及び半導体基板をエッチングして素子分離用トレンチを形成する工程、素子分離用トレンチ内に露出した半導体基板表面に第三絶縁膜を形成する工程、第二絶縁膜及び第三絶縁膜を覆うように応力制御膜を堆積する工程、素子分離用トレンチ内を埋め込むように素子分離用絶縁膜を堆積する工程、素子分離用トレンチ内上部の素子分離用絶縁膜を除去する工程、露出した応力制御膜を除去する工程と、トレンチを埋め込むように第四絶縁膜を堆積する工程と、第二絶縁膜をストッパとして、第四絶縁膜を化学的機械研磨する工程と、露出した第二絶縁膜を除去する工程と、応力制御膜を化学反応処理するための化学反応用レジストパターンを形成する工程と、化学反応用レジストパターンをマスクとして、応力制御膜の一部に化学反応処理する工程とを含む半導体装置の製造方法。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明の半導体装置は、ＭＯＳＦＥＴの応答速度が大きいので、特に、大きい処理速度が求められる精密機械等に好適に利用される。また、本発明の半導体装置の製造方法は、本発明の半導体装置を製造する目的で好適に利用される。
本発明に係る半導体装置の実施の一形態を示す断面図である。 （ａ）〜（ｉ）は、本発明に係る製造方法の実施の一形態における各工程を示す断面図である。 （ａ）〜（ｉ）は、本発明に係る製造方法の他の実施の形態における各工程を示す断面図である。 窒化シリコン膜の真性応力値と、ＵＶ照射処理時間との関係を示すグラフである。 （ａ）〜（ｈ）は、この半導体装置の製造工程を示す断面図である。 本発明の実施の形態に係る半導体装置を、ＭＯＳＦＥＴが形成されている側（上面）からみた平面図である。 図６に示す半導体装置のＡ−Ａ’断面図である。 図６に示す半導体装置のＢ−Ｂ’断面図である。 図６に示す半導体装置のＣ−Ｃ’断面図である。

Claims (19)

  1. 半導体基板と、該半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、
    上記第二絶縁層は、或るＭＯＳＦＥＴと第一絶縁層との間に配された領域と、他のＭＯＳＦＥＴと第一絶縁層との間に配された領域とで、上記真性応力の大きさが異なることを特徴とする半導体装置。
  2. 半導体基板と、該半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、
    上記第二絶縁層は、或るＭＯＳＦＥＴと第一絶縁層との間に配された領域と、トレンチに対して上記或るＭＯＳＦＥＴとは逆側に設けられたＭＯＳＦＥＴと第一絶縁層との間に配された領域とでは、上記真性応力の大きさが異なることを特徴とする半導体装置。
  3. 半導体基板と、該半導体基板上に形成されたトレンチと、該半導体基板上にトレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ間を絶縁するように上記トレンチ内に配された第一絶縁層と、少なくとも第一絶縁層とＭＯＳＦＥＴとの間に配され、かつ上記第一絶縁層の有する真性応力とは逆向きの真性応力を有する第二絶縁層とを備え、
    ＭＯＳＦＥＴにはＰ型チャネルＭＯＳＦＥＴおよびＮ型チャネルＭＯＳＦＥＴの両方が含まれ、かつ、上記第二絶縁層は、Ｎ型チャネルＭＯＳＦＥＴと第一絶縁層との間に配された領域と、Ｐ型チャネルＭＯＳＦＥＴと第一絶縁層との間に配された領域とでは、上記真性応力の大きさが異なることを特徴とする半導体装置。
  4. 上記第二絶縁層が窒化シリコンを含むことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 第二絶縁層の上記領域間における真性応力の最大差が、５００Ｐａ〜３ＧＰａの範囲内であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  6. 第二絶縁層の上記領域間における水素含有量の最大差が、５％〜２５％の範囲内であることを特徴とする請求項４に記載の半導体装置。
  7. 第二絶縁層は、第一絶縁層とトレンチ内壁の側面との間、及び、第一絶縁層とトレンチ内壁の底面との間に配されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  8. 第一絶縁層の有する真性応力は圧縮応力、第二絶縁層の有する真性応力は引っ張り応力であって、
    上記第二絶縁層のうち、第一絶縁層とＰ型チャネルＭＯＳＦＥＴ側との間に配された領域の引っ張り応力は、第一絶縁層とＮ型チャネルＭＯＳＦＥＴ側との間に配された領域の引っ張り応力よりも小さいことを特徴とする請求項３に記載の半導体装置。
  9. 第一絶縁層の有する真性応力は引っ張り応力、第二絶縁層の有する真性応力は圧縮応力であって、
    上記第二絶縁層のうち、第一絶縁層とＰ型チャネルＭＯＳＦＥＴとの間に配された領域の圧縮応力は、Ｎ型チャネルＭＯＳＦＥＴとの間に配された領域の圧縮応力よりも大きいことを特徴とする請求項３に記載の半導体装置。
  10. 半導体基板上に、トレンチと、Ｎ型チャネルＭＯＳＦＥＴと、トレンチに対して上記Ｎ型チャネルＭＯＳＦＥＴとは逆側に設けられたＰ型チャネルＭＯＳＦＥＴとを少なくとも備えると共に、
    上記トレンチ内に配され、かつ上記Ｎ型チャネルＭＯＳＦＥＴとＰ型チャネルＭＯＳＦＥＴとの間を絶縁すると共に、圧縮応力を有する第一絶縁層と、少なくとも上記絶縁層とＮ型チャネルＭＯＳＦＥＴとの間、及び上記絶縁層とＰ型チャネルＭＯＳＦＥＴとの間に配され、かつ引っ張り応力を有する第二絶縁層とを備え、
    上記第二絶縁層のうち、第一絶縁層とＰ型チャネルＭＯＳＦＥＴとの間に配された領域の引っ張り応力は、第一絶縁層とＮ型チャネルＭＯＳＦＥＴとの間に配された領域の引っ張り応力よりも小さいことを特徴とする半導体装置。
  11. 半導体基板上に、トレンチと、Ｎ型チャネルＭＯＳＦＥＴと、トレンチに対して上記Ｎ型チャネルＭＯＳＦＥＴとは逆側に設けられたＰ型チャネルＭＯＳＦＥＴとを少なくとも備えると共に、
    上記トレンチ内に配され、かつ上記Ｎ型チャネルＭＯＳＦＥＴとＰ型チャネルＭＯＳＦＥＴとの間を絶縁すると共に、引っ張り応力を有する第一絶縁層と、少なくとも上記絶縁層とＮ型チャネルＭＯＳＦＥＴとの間、及び上記絶縁層と上記Ｐ型チャネルＭＯＳＦＥＴとの間に配され、かつ圧縮応力を有する第二絶縁層とを備え、
    上記第二絶縁層のうち、第一絶縁層と上記Ｐ型チャネルＭＯＳＦＥＴ側との間に配された領域の圧縮応力は、第一絶縁層と上記Ｎ型チャネルＭＯＳＦＥＴとの間に配された領域の圧縮応力よりも大きいことを特徴とする半導体装置。
  12. 半導体基板上に、トレンチと、該トレンチを挟んで設けられた少なくとも２つのＭＯＳＦＥＴとを備える半導体装置の製造方法であって、
    トレンチ内に或る方向の真性応力を有する第一絶縁層を形成する第一絶縁層形成工程と、第一絶縁層とトレンチ内壁との間に、上記或る方向とは逆方向の真性応力を有する第二絶縁層を形成する第二絶縁層形成工程とを含み、
    上記第二絶縁層形成工程は、トレンチ内に絶縁層を配する絶縁層配置ステップと、該絶縁層の一部にその真性応力の大きさを変化させる化学反応処理を施す応力変化ステップとを含むことを特徴とする半導体装置の製造方法。
  13. 上記化学反応処理は、光照射、電子線照射、反応性ガスへの暴露、及び／または酸化であることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 上記化学反応処理は、絶縁層中に含まれる水素以外の原子と水素原子との化学結合を切断する処理であることを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 上記応力変化ステップは、絶縁層上に形成されたレジストパターンをマスクとすることによって、該絶縁層の一部に化学反応処理を施すことを特徴とする請求項１２に記載の半導体装置の製造方法。
  16. 上記第二絶縁層形成工程及び第一絶縁層形成工程を、この順で行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  17. 絶縁層配置ステップ、第一絶縁層形成工程、及び応力変化ステップを、この順に行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  18. 第二絶縁層配置ステップ、第一絶縁層形成工程、及び応力変化ステップを、この順に行うと共に、上記化学反応処理は、光照射及び／または電子線照射であることを特徴とする請求項１２に記載の半導体装置の製造方法。
  19. 上記第二絶縁層は窒化シリコンを含み、
    上記化学反応処理は、窒化シリコンにおけるＳｉ−Ｈ結合及び／またはＮ−Ｈ結合を切断する処理であることを特徴とする請求項１２に記載の半導体装置の製造方法。
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