KR20070076449A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20070076449A
KR20070076449A KR1020070003501A KR20070003501A KR20070076449A KR 20070076449 A KR20070076449 A KR 20070076449A KR 1020070003501 A KR1020070003501 A KR 1020070003501A KR 20070003501 A KR20070003501 A KR 20070003501A KR 20070076449 A KR20070076449 A KR 20070076449A
Authority
KR
South Korea
Prior art keywords
insulating layer
mosfet
stress
trench
region
Prior art date
Application number
KR1020070003501A
Other languages
English (en)
Other versions
KR100858258B1 (ko
Inventor
도시히사 고토
겐이치 아즈마
고우이치 다케우치
아키요시 무토
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20070076449A publication Critical patent/KR20070076449A/ko
Application granted granted Critical
Publication of KR100858258B1 publication Critical patent/KR100858258B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치는, 트렌치내에, 2개의 MOSFET 를 절연하는 제 1 절연층, 및 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비한다. 추가로, 제 2 절연층은 진성 응력의 크기가 상이한 2개의 영역을 구비한다. 이에 따라, STI법에 의해 소자 사이를 분리하는 반도체 장치에 있어서, 각 MOSFET 의 드레인 전류의 흐름 용이함을 각각 제어할 수 있다.
반도체 장치, MOSFET

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
도 1 은, 본 발명에 관련되는 반도체 장치의 일 실시형태를 나타내는 단면도.
도 2(a) 내지 도 2(i) 는, 본 발명에 관련되는 제조 방법의 일 실시형태에서의 각 공정을 나타내는 단면도.
도 3(a) 내지 도 3(i) 은, 본 발명에 관련되는 제조 방법의 다른 실시형태에서의 각 공정을 나타내는 단면도.
도 4 는, 질화 규소막의 진성 응력값과 UV 조사 처리 시간과의 관계를 나타내는 그래프.
도 5(a) 내지 도 5(h) 는, 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 6 은, 본 발명의 실시형태에 관련되는 반도체 장치를, MOSFET 가 형성되어 있는 측 (상면) 에서 본 평면도.
도 7 은, 도 6 에 나타내는 반도체 장치의 A-A'단면도.
도 8 은, 도 6 에 나타내는 반도체 장치의 B-B'단면도.
도 9 는, 도 6 에 나타내는 반도체 장치의 C-C'단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 장치 10 : 반도체 기판
15 : 제 2 절연층 16 : 제 1 절연층
26 : 트렌치 30, 40 : MOSFET
본 발명은, 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것으로서, 특히 셸로우 트렌치 분리 (STI) 를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
최근의 반도체 장치에서는 미세화가 진전되고, LSI 의 집적도는 이른바 스케일링측에 따라서 향상되고 있다. 이 때문에, 소자 사이즈의 미세화와 함께, 소자 사이를 분리하는 소자 분리 영역의 미세화도 도모되고 있다.
소자 분리의 수법으로서는, 종래, LOCOS (Local 0xidation of Silicon) 법이 주로 사용되어 왔다. LOCOS법은, 규소 질화막이 산화되기 어려운 성질을 이용하여 소자 분리 영역에만, 열 산화막 (필드 산화막) 을 형성하는 것이다.
그러나, 이 LOCOS법으로는, 버즈비크라고 불리는 현상이 문제가 되고 있다. 버즈비크란, 필드 산화막이 소자 영역이 될 부분에도 확장되는 현상이다. 버즈비크가 발생하면, 실제의 소자 영역의 치수가 설계 수치보다 작아진다. 버즈비크를 억제시키기 위해서는 필드 산화량을 작게 하는 것이 효과적이지만, 필드 산화량을 작게하면, 소자 분리 능력이 저하되게 된다. 그러므로, 소자의 미세화가 진전된 현재, 버즈비크의 억제와 소자 분리 능력의 유지를 양립시키는 것은 곤란하여, LOCOS법의 한계가 근접해가고 있다.
그래서, LOCOS법에 대신하는 것으로서, 버즈비크를 억제시킬 수 있는 STI (트렌치 분리:Shallow Trench Isolation) 법으로 불리는 소자 분리 방법이 사용되도록 되어 왔다. STI법은, 기본적으로는, 반도체 기판 면에 대해 에칭에 의해 트렌치 (홈) 를 형성하고, 그 트렌치내에 절연층인 분리막을 형성하고, 추가로 이 분리막을 평탄화함으로써, 소자 분리를 실시하는 방법이다. 이 방법에 의하면, 기판 면에 수직인 방향에서의 트렌치의 크기 (트렌치의 깊이) 를 크게 함으로써 높은 소자 분리능을 얻을 수 있는 것과 함께, 가로 방향으로의 분리막의 확장이 발생되기 어렵다. 그 때문에, 높은 소자 분리능과 미세화를 양립한 반도체 장치를 실현할 수 있다. 즉, STl법에 의한 소자 분리를 실시함으로써, 종래보다 집적도를 높인 반도체 장치를 제조하는 것이 가능해졌다.
STI법에 있어서, 트렌치내에 매립되는 분리막으로서는, 산화 규소막이 사용되는 경우가 많다. 그리고, 이 산화 규소막을 치밀화하기 위해서, 트렌치내에 산화 규소막을 매립한 후, 산화 규소막을 열처리하는 것이 행해지고 있다. 그러나, 산화 규소막과 반도체 기판은 재질이 상이하므로, 이 열처리에 의해, 반도체 기판의 채널 영역에 압축 하중이 가해진다. 그리고, 이 채널 영역내에 압축 응력이 발생된다. 이 압축 응력에 의해, 채널 영역의 Si 격자가 변형되므로, 전자의 이동도가 저하된다. 이에 따라, MOSFET 의 드레인 전류가 저하된다는 문 제가 발생한다. 또한, 소자의 미세화에 수반하여 소자 형성 영역이 작아지면, 압축 응력의 영향은 더욱 커진다.
이 압축 응력의 영향이라는 문제를 해결하는 1개의 방법으로서, 일본 공개 공보인 일본 공개특허공보 2004-207564호 (2004년 7월 22일 공개:대응 US 공보 US2004/0126990 Al) 에서는, 도 5 에 나타내는 바와 같이, 트렌치내에 형성된 질화 규소막의 인장 응력에 따라 산화 규소막의 압축 응력을 상쇄하는 것이 개시되어 있다.
여기서, 도 5(a) 내지 도 5(h) 를 사용하여, 종래의 반도체 장치 및 그 제조 방법에 대해 설명한다. 도 5(a) 내지 도 5(h) 는, 이 반도체 장치의 제조 공정을 나타내는 단면도이다. 또 도 5(h) 는, 종래의 반도체 장치의 단면도이기도 하다.
우선, 도 5(a) 에 나타내는 바와 같이, 규소 기판 (110) 의 표면 상에 산화 규소막 (111), 이어서 질화 규소막 (112) 을 퇴적한다. 또한 질화 규소막 (112) 상에 레지스트막을 (도시 생략) 도포하고, 노광 현상함으로써 소자 분리 레지스트 패턴 (113) 을 형성한다. 소자 분리 레지스트 패턴 (113) 은, 소자 형성 영역 (활성 영역) 상에 형성되고 그 개구부가 소자 분리 영역을 구획한다.
다음으로, 도 5(b) 에 나타내는 바와 같이, 레지스트 패턴 (113) 을 마스크로 하여 질화 규소막 (112), 산화 규소막 (111), 반도체 기판 (110) 을 순차 에칭함으로써, 소자 분리 트렌치 (126) 를 형성한다.
그 후, 소자 분리용 레지스트 패턴 (113) 을 제거한다. 다음으로, 도 5(c) 에 나타내는 바와 같이, 트렌치의 표면에 노출된 규소 기판 (110) 표면을 열산화하여 산화 규소막 (114) 을 형성한다. 또한, 산화 규소막 (114ㆍ111), 및 질화 규소막 (112) 의 표면을 덮도록, 질화 규소막 (115) 를 형성한다.
다음으로, 도 5(d) 에 나타내는 바와 같이, 트렌치 (126) 를 완전히 충전하도록 산화 규소막 (116) 을 형성한다.
다음으로, 도 5(e) 에 나타내는 바와 같이, 질화 규소막 (115) 이 노출되지 않을 정도로 화학적 기계 연마하고, 산화 규소막 (116) 의 표면 요철을 저감시킨 후, 에칭에 의해 산화 규소막 (116) 을 에치백한다.
다음으로, 도 5(f) 에 나타내는 바와 같이, 표면이 노출된 질화 규소막 (115) 을 인산 (H3PO4) 보일에 의해 제거한다.
다음으로, 도 5(g) 에 나타내는 바와 같이, 화학 기상 성장 (CVD;Chemical Vapor Deposition) 법에 의해 형성한 규소산화막 (117) 을, 반도체 기판 (110) 의, 각종 막이 형성되어 있는 측 전체 면에 퇴적함으로써, 트렌치 (126) 를 충전한다. 그리고, 화학적 기계 연마에 의한 평탄화 에칭에 의해 소자 형성 영역의 질화 규소막 (112) 표면을 노출시킨다.
다음으로, 도 5(h) 에 나타내는 바와 같이, 질화 규소막 (112) 인산 (H3PO4) 보일에 의해 제거한 후에, 불소산에 의해 산화 질화막 (111) 의 제거를 실시한다. 그리고, 웰 주입을 실시함으로써, 웰 영역 (118ㆍ119) 을 형성한다. 또한, 게이트 산화막 (120), 게이트 전극 (21) 을 형성하고, 그 후 소스 및 드레인 주입 을 실시함으로써 소스 영역 및 드레인 영역 (122) 을 형성한다.
상기 종래의 기술에서는, 질화 규소막 (115) 의 인장 응력에 의해, 소자 형성 영역의 채널 형성 영역에 가해지는 압축 하중이 저감된다. 그러므로, 트렌치 (126) 에 인접하는 MOSFET 중, 확실히 N형 채널 MOSFET 에서는, 질화 규소 (115) 를 형성하지 않은 경우보다 전자의 이동도가 증가된다.
그러나, P형 채널 MOSFET 에서는, 반대로 압축 하중이 저감됨으로써, 질화 규소 (116) 를 형성하지 않는 경우보다 정공의 이동도가 저하되고, 드레인 전류가 저하된다는 문제가 발생한다. MOSFET 의 드레인 전류의 저하는, MOSFET 의 응답 속도의 저하로 이어진다.
본 발명의 목적은, STI법에 의해 소자 사이를 분리하는 반도체 장치에 있어서, 각 MOSFET 의 드레인 전류의 흐름 용이함을 각각 제어할 수 있는 반도체 장치 및 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는, 상기 목적을 달성하기 위해서, 반도체 기판과 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고, 상기 제 2 절연층은, 어느 MOSFET 와 제 1 절연층 사이에 배치된 영역과 다른 MOSFET 와 제 1 절연층 사이에 배치된 영역으로서, 상기 진성 응력의 크기가 상이 하다.
상기 구성에 의하면, 제 2 절연층의 진성 응력에 의해, 제 1 절연층의 진성 응력에 기인하여 각 MOSFET 에 가해지는 하중이 완화되고, 그 결과, 각 MOSFET내에 발생하는 응력이 완화된다.
또, 각 MOSFET 에 가해지는 하중은, 제 1 절연층의 진성 응력 및 제 2 절연층의 진성 응력의 합에 의존한다. 상기 구성에 의해, 제 2 절연층은, 어느 M0SFET 와 제 1 절연층 사이에 배치된 영역과, 다른 MOSFET 와 제 1 절연층 사이에 배치된 영역으로서, 상기 진성 응력의 크기가 상이하다. 그 때문에, 상기 구성에 의하면, 어느 MOSFET 에 대하여, 다른 MOSFET 와 상이한 하중을 가할 수 있다. 즉, MOSFET마다 발생하는 응력을 제어할 수 있고, 그러므로, MOSFET마다 드레인 전류를 조정할 수 있다. 따라서, 각 MOSFET 의 응답 속도를 제어할 수 있다.
또한, 본 발명의 반도체 장치는, 반도체 기판과 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고, 상기 제 2 절연층은 어느 M0SFET 와 제 1 절연층 사이에 배치된 영역과, 트렌치에 대해서 상기 어느 MOSFET 와는 반대측에 형성된 MOSFET 와 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이한 구성으로 해도 된다.
상기 구성에 의하면, 트렌치를 사이에 두고 형성된 MOSFET 의 일방과 제 1 절연층 사이에 배치된 영역과, MOSFET 의 타방과 절연층 사이에 배치된 영역으로서, 상기 진성 응력의 크기가 상이하다. 그러므로, 상기 구성에 의하면, 트렌치를 사이에 두고 형성된 2개의 MOSFET 에 대하여, 각각 상이한 하중을 가할 수 있다. 즉, 이들 트렌치를 사이에 두고 형성된 각 M0SFET 에 발생하는 응력을 제어할 수 있다. 즉, MOSFET마다 드레인 전류를 조정할 수 있다. 따라서, MOSPET 의 응답 속도를 제어할 수 있다.
또, 본 발명의 반도체 장치는, 반도체 기판과, 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고, MOSFET 는 P형 채널 MOSFET 및 N형 채널 MOSFET 이며, 또한, 상기 제 2 절연층은, N형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역과 P형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이한 구성으로 해도 된다.
상기 구성에 의하면, N형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역과, P 형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이하다. 그러므로, 상기 구성에 의하면, N형 채널 MOSFET 와 P형 채널 MOSFET 에 대해, 각각 상이한 하중을 가할 수 있다. 즉, 이들 각 형의 MOSFET마다 적절한 응력을 발생시킬 수 있다. 이 결과, MOSFET마다 드레인 전류를 조정할 수 있다. 따라서, MOSFET 의 응답 속도를 제어할 수 있다.
본 발명에 관련되는 반도체 장치의 제조 방법은, 반도체 기판 상에, 트렌치와 그 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 를 구비하는 반도체 장치의 제조 방법으로서, 트렌치내에 어느 방향의 진성 응력을 갖는 제 1 절연층을 형성하는 제 1 절연층 형성 공정과, 제 1 절연층과 트렌치 내벽 사이에, 상기 어느 방향과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 형성하는 제 2 절연층 형성 공정을 포함하고, 상기 제 2 절연층 형성 공정은, 트렌치내에 절연층을 배치하는 절연층 배치 단계와, 그 절연층의 일부에 그 진성 응력의 크기를 변화시키는 화학 반응 처리를 실시하는 응력 변화 단계를 포함한다.
상기 구성에 의하면, 응력 변화 단계에 의해, 제 2 절연층내에, 어느 진성 응력을 갖는 영역과, 그 진성 응력은 상이한 크기의 진성 응력을 갖는 영역을 형성할 수 있다.
또한, 상기 구성에 의하면, 진성 응력이 상이한 절연층을 별도로 형성하는 것은 아니고, 제 2 절연층의 일부에 화학 반응 처리를 실시함으로써, 연속으로 절연층내에 진성 응력이 상이한 영역을 형성할 수 있다. 그러므로, 공정을 간략화하고, 생산성을 향상시킬 수 있다.
본 발명의 더욱 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명에서 명백해질 수 있는 것이다.
이하, 본 발명에 대해, 실시형태를 나타내면서, 구체적으로 설명한다. 우선, 반도체 장치의 실시형태, 이어서, 제조 방법의 실시형태에 대해 설명한다.
<1> 반도체 장치
(1-1) 반도체 장치 (1)
본 실시형태의 반도체 장치는, 반도체 기판과, 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고, 상기 제 2 절연층은 어느 MOSFET 와 제 1 절연층 사이에 배치된 영역과 다른 MOSFET 와 제 1 절연층 사이에 배치된 영역으로서, 상기 진성 응력의 크기가 상이한 반도체 장치이면 된다. 즉, 이 다른 구성, 각 부재를 구성하는 재료, 제조 방법 등은, 특별히 한정되는 것은 아니다.
도 1 은, 본 발명의 실시형태에 관련되는 반도체 장치의 요부 구성을 나타내는 단면도이다.
도 1 에 나타내는 바와 같이, 본 실시형태의 반도체 장치 (1) 는, 상기 서술한 본 발명의 반도체 장치의 일례로서, 반도체 기판 (10) 상에, 트렌치 (26) 와 트렌치 (26) 를 사이에 두고 형성된 MOSFET (30·40) 를 적어도 구비한 구성으로 되어 있다. 반도체 장치 (1) 는 추가로, 상기 트렌치 (26) 내에 배치되고, 또한 상기 MOSFET (30) 와 MOSFET (40) 사이를 절연하는 제 1 절연층 (16) 을 구비한다. 또, 반도체 장치 (1) 는, 제 2 절연층 (15) 을 구비한다. 제 2 절연층 (15) 은, 트렌치의 내벽과 제 1 절연층 (16) 사이, 특히 트렌치 (26) 의, MOSFET (30·40) 에 인접하는 측면에 형성되어 있다.
또, 본 실시형태에서는, 트렌치 (26) 내, 제 1 및 제 2 절연막보다 트렌치 (26) 의 개구부 측에, 산화 규소막 (17) 이 형성되어 있다. 또한, 부호 17 은 산화 규소막에 한정되지 않고, 여러 가지의 절연체를 적용할 수 있다.
또한, 반도체 기판 (10) 에 대해서 MOSFET 가 형성되어 있는 측을 상측 또는 표면이라고 칭하고, 그 반대측을 하측 또는 이면이라고 칭한다.
또한, 본 실시형태에서는, 반도체 기판 (10) 은 Si 기판인 것으로 한다. 단, 반도체 기판으로서는, 이에 한정되지 않고, GaAs 기판 등, 반도체 기판으로서 사용 가능한 여러 가지 기판을 사용할 수 있다.
반도체 장치 (1) 의 MOSFET 로서는, 종래 공지된 MOSFET 를 적절하게 사용할 수 있다. 또, 이들 MOSFET 는, P형, N형 중 어느 것이어도 된다.
이러한 MOSFET 의 예로서 MOSFET (30) 는, 반도체 기판 (10) 에 불순물을 도핑하여 이루어지는 웰 영역 (34), 웰 영역 (34) 의 상측에 형성된 소스 영역 (32) 및 드레인 영역 (33), 소스 영역 (32) 과 드레인 영역 (33) 에서 끼워진 채널 영역 (35), 채널 영역 (35) 상에 게이트 절연막 (20) 을 개재하여 형성된 게이트 전극 (31) 을 구비한다. MOSFET (40) 도 동일하게, 웰 영역 (44), 소스 영역 (42), 드레인 영역 (43), 채널 영역 (45), 게이트 전극 (41) 을 구비한다. 상기 서술한 바와 같이, MOSFET (30) 및 MOSFET (40) 는, 일방이 P형이고 타방이 N형이어도 되고, 모두 P형, 또는 N형의 MOPSFET 이어도 된다.
MOSFET (30·40) 에 하중이 가해짐으로써 이들 MOSFET내의 채널 영역 35·45 에는 응력이 발생한다. 이 응력은, 이들 MOSFET 의 드레인 전류의 흐름 용이함을 좌우한다. 이 드레인 전류의 흐름 용이함의 지표로서 포화 드레인 전류가 사용된다. 특히, MOSFET 에 대해서 반도체 기판의 면 방향의 응력은, 드레인 전류의 흐름 용이함에 크게 영향을 미친다. 또, 그 중, 채널 길이 방향의 응력은, 특히 크게 영향을 미친다.
트렌치 (26) 는, 그 깊이, 폭, 및 길이와 함께 특별히 한정되는 것은 아니고, 제 1 절연층 (16) 과 함께, MOSFET (30·40) 사이를, 반도체 장치로서 기능할 수 있는 정도로 절연할 수 있으면 된다.
제 1 절연층 (16) 은, MOSFET (30·40) 사이를 절연할 수 있으면 되고, 그 소재 등은 특별히 한정되는 것은 아니다. 본 실시형태에서는, 제 1 절연층 (16) 은, 트렌치 (26) 내에 연속으로 형성되어 있다.
제 2 절연층 (15) 은, 제 1 절연층 (16) 과 트렌치 (26) 의 내벽 사이에 배치되고, 또한 제 1 절연층 (16) 이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 것이면 되고, 소재, 형상 등은 특별히 한정되지 않는다. 「제 2 절연층이, 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는다」란, 구체적으로는, 제 1 절연층 (16) 이 압축 응력을 가질 때, 제 2 절연층 (15) 은 인장 응력을 갖고, 제 1 절연층 (16) 이 인장 응력을 가질 때, 제 2 절연층 (15) 은 압축 응력을 갖는 것을 의미한다. 또한, 본 실시형태에 있어서, 진성 응력이란, 「막 응력」과 동일한 의미로 사용된다.
상기 서술한 바와 같은 제 2 절연층은, MOSFET내에서 발생하는 응력을 제어함으로써, 「응력 제어막」으로 불리는 경우가 있다.
이에 따라, 제 2 절연층 (15) 이 갖는 진성 응력은, 제 1 절연층 (16) 의 진성 응력에 의해 MOSFET (30·40) 에 발생하는 응력을 저감시킬 수 있다. 그러므로, 제 1 절연층 (16) 의 진성 응력이, MOSFET (30·40) 의 드레인 전류의 흐름 용이함에 미치는 영향을 저감시킬 수 있다.
특히, 제 2 절연층 (15) 은, 제 1 절연층 (16) 이 갖는 진성 응력 중, 반도체 기판 (10) 의 면 방향의 힘에 대하여, 반대 방향의 진성 응력을 갖는 것이 바람직하다. 또, 제 2 절연층 (15) 은, 제 1 절연층 (16) 이 갖는 진성 응력 중, MOSFET (30·40) 의 채널 길이 방향의 힘에 대하여, 반대 방향의 진성 응력을 갖는 것이 바람직하다. 이에 따라, 제 2 절연층 (15) 의, 제 1 절연층 (16) 의 진성 응력이 MOSFET (30·40) 의 드레인 전류의 흐름 용이함에 미치는 영향을 저감시킨다는 효과가, 더욱 높아진다.
또한, 제 2 절연층 (15) 은, 어느 MOSFET 와 제 1 절연층 (16) 사이에 배치된 영역 15a 과, 다른 MOSFET 와 제 1 절연층 사이에 배치된 영역 15b 는, 상기 진성 응력 (제 1 절연층 (16) 의 진성 응력과 반대 방향의 진성 응력) 의 크기가 상이하다.
이러한 제 2 절연층 (15) 의 일례로서, 본 실시형태에서는, 영역 15a 은 제 1 절연층 (16) 와 MOSFET (30) 사이에, 그리고 영역 15b 는 제 1 절연층 (16) 과 MOSFET (40) 사이에 배치되어 있다.
상기 구성에 의하면, 제 1 절연층 (16) 및 제 2 절연층 (15a) 의 진성 응력의 합의 크기와, 제 1 절연층 (16) 및 제 2 절연층 (15b) 의 진성 응력의 합의 크기를 상이하게 할 수 있다. 그러므로, MOSFET (30) 에 대한 하중의 크기와 MOSFET (40) 에 가하는 힘의 크기를 상이하게 할 수 있다. 즉, 반도체 장치 (1) 는, MOSFET (30) 와 MOSFET (40) 에서 가해지는 하중의 크기를 별도로 제어할 수 있다.
특히, 이 구성은, MOSFET (30·40) 의 일방이 N 채널 형이고, 타방이 P 채널 형태인 경우에 바람직하다.
이하에서는, MOSFET (30) 가 P형 채널 MOSFET 이고, MOSFET (40) 가 N형 채널 MOSFET 인 것으로 하여, 본 실시형태의 반도체 장치 (1) 에 대하여, 보다 구체적으로 설명한다.
도 1 에 나타내는 바와 같이, 제 2 절연층 (15) 은, 트렌치 (26) 의 내벽의 측면 및 저면에 연속으로 형성되어 있다. 그리고, 제 2 절연층 (15) 은, 트렌치 (26) 의 저면을 통과하는 경계선을 사이에 두고 형성된 2개의 영역 (15a 및 15b) 을 구비한다. 즉, 트렌치 (26) 의 내벽에 있어서 MOSFET 에 인접하는 2개의 측면 중, 일방에 영역 15a, 그리고 타방에 영역 15b 가 형성되어 있다. 그 결과, 영역 15a 는 MOSFET (30) 에, 영역 15b 는 MOSFET (40) 에 인접하도록 배치되어 있다.
여기서, 제 1 절연층 (16) 은 압축 응력을 갖고, 제 2 절연층 (15) 은 인장 응력을 갖는 것으로 한다. 그리고, 제 2 절연층 (15) 의 영역 15a 은, 영역 15b 보다 작은 인장 응력을 갖는 것으로 한다.
또한, 본 발명은 이에 한정되지 않고, 제 1 절연층 (16) 이 인장 응력을 갖고, 제 2 절연층 (15) 이 압축 응력을 갖는 것이어도 된다. 이 때, 제 2 절연층 (15) 의 영역 15a 은, 영역 15b 보다 큰 압축 응력을 갖는 것으로 한다.
MOSFET (30) 에 가해지는 하중은, 제 1 절연층 (16) 및 제 2 절연층의 영역 15a 의 진성 응력의 합에 의존한다. 또, MOSFET (40) 에 가해지는 하중은, 제 1 절연층 (16) 및 제 2 절연층의 영역 15b 의 진성 응력의 합에 의존한다. 그러므로, 상기 구성에 의하면, P형인 MOSFET (30) 에는, N형인 MOSFET (40) 보다 큰 압축 하중이 가해진다. 이렇게 함으로써, P형인 MOSFET (30) 에서도 드레인 전류의 흐름 용이함을 확보함과 함께, N형인 MOSFET (40) 에서도, 압축 하중을 보다 작게 함으로써, 드레인 전류를 흐르기 쉽게 할 수 있다. 이상으로서, MOSFET (30·40) 의 드레인 전류의 흐름 용이함을 저하시키지 않고, MOSFET (30·40) 사이를 절연시킬 수 있다.
특히, 드레인 전류를 흐르기 쉽게 하기 위해서는, P형 채널 MOSFET 에는 압축 하중이, N형 채널 MOSFET 에는 인장 하중이 가해지는 것이 바람직하다. 그러므로, 영역 15a 의 인장 응력의 절대치는, 제 1 절연층 (16) 의 압축 응력의 절대치보다 작은 것이 바람직하다. 또 영역 15b 의 인장 응력의 절대치는, 제 1 절연층 (16) 의 압축 응력의 절대치보다 큰 것이 바람직하다.
또, 제 1 절연층 (16) 이 인장 응력, 제 2 절연층이 압축 응력을 갖는 경우에는, 영역 15a 의 압축 응력의 절대치는, 제 1 절연층 (16) 의 인장 응력의 절대 치보다 작은 것이 바람직하다. 또 영역 15b 의 인장 응력의 절대치는, 제 1 절연층 (16) 의 압축 응력의 절대치보다 작은 것이 바람직하다.
반도체 장치 (1) 에 있어서, 압축 응력을 갖는 절연층으로서는, 가열 처리에 의해 치밀화된 산화 규소를 함유하고, 또는 당해 산화 규소로 이루어지는, 산화 규소층을 들 수 있다. 또한, 인장 응력을 갖는 절연층으로서는, 질화 규소를 함유하고, 또한 당해 질화 규소로 이루어지는 질화 규소막을 들 수 있다. 특히, 인장 응력을 갖는 제 2 절연층 (15) 로서는 질화 규소막이 바람직하다. 이것은, 질화 규소막은, 화학 반응에 의해 용이하게 그 진성 응력을 변화시킬 수 있기 때문이다. 또, 질화 규소는, 통상 반도체 프로세스에 있어서 일반적으로 사용되므로, 입수 및 취급이 용이이다.
또한, 제 2 절연층 (15) 에서는, 제 1 절연층 (16) 의 진성 응력과 반대 방향의 진성 응력에 대해, 각각의 영역 (15a·15b) 에서의 그 진성 응력의 크기의 차가, 500Pa 내지 3GPa 의 범위내인 것이 바람직하다. 이것은, 진성 응력의 크기의 차가 500Pa 이상이면, 각각의 MOSFET 에 대해서 적정한 응력을 부여할 수 있고, 3GPa 이상은 막에 응력을 부여하기 어렵고, 또 특성의 변동도 거의 없어지기 때문에, 진성 응력의 크기의 차이에 의해 얻을 수 있는 효과가 작아지기 때문이다.
또, 질화 규소 (SiN) 막 중에는, Si-H, N-H기의 형태로 수소가 함유된다. 이 수소의 함유량은, 진성 응력에 영향을 미친다. 제 2 절연층 (15) 이 질화 규소막일 때, 영역 (15a·15b) 사이에서의 수소 함유량의 차이는, 5%∼25% 의 범위내인 것이 바람직하다. 이것은, 수소 함유량의 차가 5% 이상임으로써, 상기 진 성 응력의 크기의 차가 3GPa 이하로 되기 때문이다. 또, 수소 함유량의 차가 25% 이하임으로써, 500Pa 이상이 되기 때문이다. 또한, 「수소 함유량」이란, 수소를 함유하는 질화 규소막 전체의 원자 수에 대한 질화 규소막 중의 수소의 원자 수의 비율을 나타내는 백분율 {(질화 규소막 중의 수소의 원자 수/질화 규소막 전체의 원자 수)×100} 이다.
또한, 「수소 함유량의 차가 5%∼25% 이다」란, 영역 15a 의 수소 함유량이 x% 이고 영역 15b 의 수소 함유량이 y% 일 때, (x-y) 가 5∼25 인 것을 의미한다.
이상으로서, 도 1 에서는, 반도체 장치 (1) 는, MOSFET (40) 와, 트렌치 (26) 에 대해서 채널 MOSFET (40) 는 반대측에 형성된 채널 MOSFET (30) 을 구비하는 것으로 하고, 제 1 절연층 (16) 과 MOSFET (30·40) 사이에, 각각 제 2 절연층의 영역 (15a·15b) 을 배치하고 있다. 이에 따라, MOSFET (30·40) 에서, 각각 가해지는 하중의 크기가 상이하도록 되어 있다.
본 실시형태에서는, 2개의 MOSFET 만을 도시하여 설명했지만, 물론 본 발명은 이에 한정되지 않고, 3개 이상의 MOSFET 를 구비하는 반도체 장치도, 동일하게 본 발명에 포함된다.
이와 같이 3개 이상의 MOSFET 를 구비하는 반도체 장치이어도, MOSFET 의 드레인 전류의 흐름 용이함과, 제 1 절연층의 진성 응력 및 제 2 절연층 (15) 의 진성 응력의 관계는, 상기 서술한 바와 동일하다. 즉, 이 관계는, 반도체 장치의 형태를 도 1 과 다르게 해도 도 1 의 형태와 동일하게 적용할 수 있다. 즉, 예를 들어 드레인 전류를 보다 흐르기 쉽게 하기 위해서는, P형 채널 MOSFET 에 대하 여, N형 채널 MOSFET 보다 큰 압축 하중이 가해지도록, 즉 P형 채널 MOSFET 의 채널 영역내에 의해 큰 압축 응력이 발생되도록, 제 1 절연층 (16) 의 진성 응력 및 제 2 절연층 (15) 의 각 영역의 진성 응력이 설정되어 있는 것이 바람직하다.
또한, 제 2 절연층 (15) 이 진성 응력의 크기가 상이한 3개 이상의 영역을 포함할 때, 상기 서술한 진성 응력의 차 및 수소 함유량의 차의 수치 범위는, 이하와 같이 적용된다. 즉, 진성 응력이 가장 큰 영역과 가장 작은 영역에서, 진성 응력의 크기의 차가, 500Pa 내지 3GPa 의 범위내인 것이 바람직하다. 또, 수소 함유량이 가장 큰 영역과 가장 작은 영역에서, 수소 함유량의 차가 5%∼25% 의 범위내인 것이 바람직하다.
즉, 제 2 절연층 중, 진성 응력이 다른 영역 사이에서의 진성 응력의 최대 차가 500Pa 내지 3GPa 의 범위내인 것이 바람직하다. 또, 제 2 절연층의 상기 영역 사이에서의 수소 함유량의 최대 차가 5%∼25% 의 범위내인 것이 바람직하다.
또한, 도 1 에서는, 영역 (15a·15b) 은, 트렌치 (26) 의 측면 및 저면의 양방에 배치되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 영역 (15a·15b) 은, 트렌치 (26) 의 측면에 배치되고, 저면에는 배치되어 있지 않은 구성으로 해도 된다.
다만, 영역 (15a·15b) 이, 트렌치 (26) 의 측면 및 저면의 양방에 배치되어 있음으로써, 각 MOSFET 에 가해지는 하중을, 보다 양호한 정밀도로 제어할 수 있다. 이것은, 진성 응력이 동일한 제 2 절연층끼리라면, 트렌치 내벽의 측면 및 저면에 형성되어 있는 것이, 트렌치 내벽의 측면 또는 저면에만 형성되어 있는 것 보다, 제 1 절연층으로부터 MOSFET 에 관련되는 하중을 보다 저감시킬 수 있기 때문이다.
본 실시형태의 반도체 장치는, 이상으로 서술한 바와 같은 구성을 구비하기 때문에, 본 실시형태의 반도체 장치가 구비하는 N형 채널 MOSFET 및 P형 채널 MOSFET 는, 각각의 퍼포먼스를 최대로 발휘할 수 있다. 그리고, N형 채널 MOSFET 및 P형 채널 MOSFET 의 양자가 큰 응답 속도를 나타낼 수 있고, 고속 또한 고성능 반도체 소자를 실현시킬 수 있다.
도 1 에서는, 반도체 장치에서의 2개의 MOSFET 에 관해서만 설명했지만, 물론, 본 발명은 이에 한정되는 것은 아니다. 다음으로, 3개 이상의 MOSFET 를 구비하는 경우의 반도체 장치의 구조에 대해, 도 6 내지 도 9 에 기초하여 설명한다. 도 6 은, 본 실시형태에 관련되는 반도체 장치를, MOSFET 가 형성되어 있는 측 (상면) 에서 본 평면도이다. 또, 도 7 은 도 6 에 나타내는 반도체 장치의 A-A'단면도이고, 도 8 은 B-B'단면도이며, 도 9 는 C-C'단면도이다.
또한, 도 6 내지 도 9 에 나타내는 반도체 장치 (201) 의 기본적인 구성은, 도 1 에 나타내는 반도체 장치와 동일하다. 그러나, 도 6 내지 도 9 에서는, 설명의 편의상, 도 1 에서 설명한 부재 중, 생략하여 도시하지 않은 것도 있다. 또, 도 6 내지 도 9 에 있어서, 도 1 에서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 동일 부호를 부여하고, 설명을 생략하는 경우가 있다.
도 6 내지 도 9 에 나타내는 바와 같이, 본 실시형태의 반도체 장치 (201) 는, 복수의 P형 채널 MOSFET (30a∼c) 와, N형 채널 MOSFET (40a∼40c) 를 구비한 다. 각 MOSFET 는 매트릭스상으로, x·y 방향으로 나열되어 있다. 그리고, 각 MOSFET 사이는 트렌치 (26) 와 그 내부에 형성된 제 1 절연층 (16) 에 의해, 절연 상태가 유지되어 있다.
각 MOSFET 는, 도 1 과 동일한 구성을 구비하고 있다. 즉, P형 채널 MOSFET (30a∼30c) 는, N웰 영역에 형성되고, 소스 영역 (32a 내지 32c), 게이트 전극 (31a∼31c), 드레인 영역 (33a∼33c) 을 구비한다. 또, N형 채널 MOSFET (40a∼40c) 는 P웰 영역에 형성되고, 소스 영역 (42a∼42c), 게이트 전극 (41a∼41c), 드레인 영역 (43a∼43c) 을 구비한다.
제 2 절연층 (15) 의 2개의 영역 (15a 및 15b) 은, 도 1 과 동일한 구성을 구비하고 있다. 또, 구체적으로는, 영역 15a 은, 도 6 내지 도 8 에 나타내는 바와 같이, 트렌치 (26) 의 내벽 중, N웰에 접하는 영역에 형성되어 있고, 영역 15b 는, 트렌치 (26) 의 내벽 중, P웰에 접하는 영역에 형성되어 있다. 또한, 본 실시형태에서는, 제 1 절연층 (16) 이 압축 응력을, 제 2 절연층 (15) 이 인장 응력을 갖는 것으로 하고, 영역 15a 은, 영역 15b 보다 작은 인장 응력을 갖는 것으로 한다. 또한, 도 6 에서는 설명의 편의상, 반도체 장치 (201) 의 게이트 전극이 형성되어 있는 측 (상측) 의 말단만을 도시하고 있다. 반도체 장치 (201) 에서는, 각 MOSFET (30·40) 는, 각 반도체 기판의 면 방향에 있어서, 제 2 절연층 (15) 에 둘러싸여 있는 구성으로 되어 있다.
반도체 장치 (201) 는, 이와 같이, 채널 길이 방향 (x 방향) 및 길이 방향으로 수직 방향 (y 방향) 에 있어서, N형 MOSFET 에 인접하는 제 2 절연층 (15)(영역 15b) 이, P형 MOSFET 에 인접하는 제 2 절연층 (15)(영역 15a) 과 상이한 진성 응력을 갖는다 (도 6 내지 도 9). 이러한 구성에 의하면, 도 1 을 사용하여 설명한 바와 같이, P형 MOSFET (30a∼30c) 에는, N형 MOSFET (40a∼40c) 보다 큰 압축 하중이 가해진다. 그러므로, 각 MOSFET 에서의 드레인 전류의 흐름 용이함을 저하시키지 않고, MOSFET 사이를 절연시킬 수 있다.
특히, 채널 길이 방향으로 평행하거나 또한 MOSFET 를 통과하는 단면에 있어서, 반도체 장치 (201) 는, N형 MOSFET 에 인접하는 제 2 절연층 (15)(영역 15b) 과 P형 MOSFET 에 인접하는 제 2 절연층 (15)(영역 15a) 은 진성 응력이 상이하다. 이와 같이, 채널 길이 방향에 있어서 제 2 절연층의 진성 응력이 상이한 것은, MOSFET 의 드레인 전류의 흐름 용이함을 제어하는데 있어서, 매우 바람직하다.
또한, 반도체 장치 (201) 에 있어서, P형 채널 MOSFET (30a) 에 인접하는 영역 15a 은, P형 채널 MOSFET (30b·30c) 에 인접하는 영역 15a 과 상일한 진성 응력을 가지고 있어도 된다. 즉, 각 MOSFET 를 둘러싸는 제 2 절연층은, P형 MOSFET 를 둘러싸는 제 2 절연층끼리이어도 되고, 상이한 진성 응력을 가지고 있어도 된다. N형 MOSFET 에 대해서도 물론 동일하다고 할 수 있다. 즉, 동일한 형의 MOSFET 이어도, 상이한 하중이 가해지는 구성으로 해도 된다. 이와 같이 상이한 하중을 가함으로써, 동일한 형의 MOSFET 이어도, 상이한 특성을 갖는 MOSFET 를 얻을 수 있다.
<2> 제조 방법
본 실시형태의 제조 방법은, 반도체 기판 상에, 트렌치와 그 트렌치를 사이 에 두고 형성된 적어도 2개의 MOSFET 를 구비하는 반도체 장치의 제조 방법으로서, 제 1 절연층 형성 공정 및 제 2 절연층 형성 공정을 포함한다. 이 이외의 공정, 재료, 사용하는 기기 등의 제조건은 한정되지 않고, 반도체 장치의 제조 방법에 있어서, 종래 공지된 기술을 바람직하게 사용할 수 있다. 이하에, 각 공정에 대해 상세하게 설명한다.
(A) 제 1 절연층 형성 공정
본 공정은, 반도체 기판에 형성된 트렌치내에, 어느 방향의 진성 응력을 갖는 제 1 절연층을 형성하는 공정이다. 또한, 제 1 절연층을 형성하는 구체적인 방법으로서는, 특별히 한정되지 않고, 종래 공지된 기술을 사용할 수 있다.
상기 제 1 절연층으로서는, 상기 <1> 란에서 서술한 바와 같이, 트렌치를 사이에 두고 형성된 MOSFET 사이를 절연할 수 있으면, 재료 등, 특별히 한정되는 것은 아니다.
(B) 제 2 절연층 형성 공정
본 공정은, 트렌치내에 절연층을 배치하는 절연층 배치 단계와, 그 절연층의 일부에 그 진성 응력의 크기를 변화시키는 화학 반응 처리를 실시하는 응력 변화 단계를 포함하는 공정이다.
(B-1) 절연층 배치 단계
절연층 배치 단계는, 트렌치내에 절연층을 배치하는 단계이면 되고, 다른 구성은 특별히 한정되지 않는다. 본 단계에 있어서 「절연층」이란, 후술하는 응력 변화 단계에서의 화학 반응 처리에 의해 그 진성 응력이 변화되는 것이면 된다. 절연층으로서는, 특히 질화 규소가 바람직하다. 이유는, 상기 <1> 란에서 서술한 바와 동일하고, 질화 규소의 진성 응력이, 화학 반응 처리에 의해 용이하게 변화되기 때문이다.
(B-2) 응력 변화 단계
응력 변화 단계는, 상기 (B-1) 란에서 서술한 절연층의 일부에, 그 진성 응력의 크기를 변화시키는 화학 반응 처리를 실시하는 단계이면 되고, 다른 구성은 특별히 한정되지 않는다. 이러한 화학 반응 처리를 실시한 영역은, 처리 전과 상이한 진성 응력을 갖게 된다. 그러므로, 원(元) 의 절연층과 상이한 하중을, 그 영역이 인접하는 MOSFET 에 가할 수 있다.
화학 반응 처리로서는, 광 조사, 전자선 조사, 반응성 가스에 대한 폭로, 및/또는 산화가 바람직하다.
또, 화학 반응 처리를 실시하기 전에 절연층 상에 레지스트에 의한 패턴을 형성하고, 이 레지스트 패턴을 마스크로서 화학 반응 처리를 실시할 수 있다. 이에 따라, 원하는 영역에 화학 반응 처리를 실시할 수 있다.
광 조사로서는, 광을 조사한 영역내의 화학 결합을 절단함으로써, 이 영역에서의 절연층의 조성을 변화시킬 수 있는 파장의 광을 조사하는 것을 들 수 있다. 이렇게 하여 조성을 변화시킴으로써, 이 영역내에서의 절연층의 조성을 변화시킬 수 있고, 그 결과, 이 영역의 진성 응력을 변화시킬 수 있다. 이러한 광으로서는, 자외선 (UV) 을 들 수 있다.
UV 에 의해 절연층의 진성 응력이 변화되는 예가, 닛케이 마이크로디바이스 2005년 5월호 p57 (발행국:일본) 에 게재되어 있다. 도 4 는, 이 예를 나타내는 그래프로서, 질화 규소막의 진성 응력값과 UV 조사 처리 시간의 관계를 나타내는 그래프이다. 세로축은 질화 규소막의 진성 응력값 [응력값(GPa)], 가로축은 이 질화 규소막에 대한 UV 조사 시간〔처리 시간(시간)] 을 나타낸다. 이 질화 규소막은 PECVD 에 의해 성장한 막이다. UV 조사함으로써, 질화 규소막 중의 수소 함량 (%) 이 변화됨과 함께, 질화 규소막의 진성 응력이 변화되는 것을 알 수 있다. 또한, UV 조사 시간의 증가에 수반하여, 수소 함유량은 저하하고, 진성 응력은 증가하고 있다.
또, 광 조사로서는 다른 레이저를 조사함으로써 레이저 어닐 처리를 실시하는 것을 들 수 있다. 레이저 어닐 처리를 실시한 영역은 가열된 경우와 동일한 상황이 되고, 영역내의 화학 결합이 절단된다. 이렇게 하여, 이 영역내에서의 절연층의 조성을 변화시킬 수 있고, 그 결과, 이 영역의 진성 응력을 변화시킬 수 있다. 이 경우, 레이저로서는 고에너지 레이저를 바람직하게 사용할 수 있다. 고에너지 레이저란, 구체적으로는 엑시머 레이저와 동일한 레이저를 의미한다.
또, 전자선도, 자외선과 동일하게, 조사된 영역의 화학 결합을 절단할 수 있다. 또, 전자선의 경우, 마스크 없이, 목적의 영역에 전자빔을 스캔시켜, 직접 패턴을 묘화화는 것이 용이이다. 이렇게 하여 마스크 없이, 화학 반응 처리를 실시하는 것은, 공정 삭감의 관점에서 보다 바람직하다.
또, 절연층을 구성하는 물질을 산화시킴으로써, 절연층의 진성 응력을 변화시킬 수도 있다. 산화하는 방법으로서는, 산화 플라즈마에 폭로하는 것을 들 수 있다. 산화 플라즈마가 폭로된 영역에 포함되는 물질은 산화되기 때문에, 이 영역의 조성이 변화된다. 그 결과, 이 영역의 진성 응력이 변화된다.
또, 반응성 가스에 폭로함으로써, 절연층의 진성 응력을 변화시킬 수 있다. 반응성 가스에 폭로함으로써, 절연층을 구성하는 물질과 반응성 가스와의 화학 반응을 일으킬 수 있다. 그 결과, 반응성 가스에 폭로된 영역의 조성이 변화하고, 그것에 따라, 이 영역의 진성 응력이 변화한다. 반응성 가스로서는, 박막 생성 기술에 있어서 종래 공지된 스퍼터링에 사용되는 반응성 가스 등을 사용할 수 있다. 구체적으로는, 반응성 가스로서 할로겐 가스, CF4, CCl4, 또는 O2 등을 사용할 수 있다.
또, 화학 반응 처리는, 절연층 중의 수소 함유량을 변화시키는 것과 같은 처리이어도 된다. 이러한 화학 반응 처리로서는, 절연층 중의 수소 이외의 원자와 수소 원자 (II) 의 결합을 절단하는 처리를 들 수 있다.
특히, 제 2 절연층이 질화 규소막인 경우, 화학 반응 처리는, Si-H 결합 및/또는 N-H 결합을 절단하는 처리인 것인 것이 바람직하다.
제 2 절연층이 질화 규소막인 경우, N-H 결합을 구성하는 수소를 1×1022cm-3 함유하는 질화 규소막의 경우에는, 수소 농도가 3×1021cm-3 만큼 감소됨으로써, 막응력이 -450MPa 에서 -200MPa 로, +250MPa (원의 막응력의 55% 에 상당) 변화한다. 따라서, N-H 결합을 구성하는 수소의 농도를 약 5×1020cm-3 감소시킴으로써, 응 력이 10% 변화된 질화 규소막 즉 제 2 절연층을 형성할 수 있다.
또한, 제 1 절연층 형성 공정 및 제 2 절연층 형성 공정을 실시하는 순서는 한정되지 않는다. 또, 절연층 배치 단계 및 응력 변화 단계의 순서도, 한정되지 않는다. 단, 응력 변화 단계는, 절연층 배치 단계 후에 실시되는 것이 바람직하다. 즉, 상기 서술한 화학 반응 처리를 받는 절연층은, 상기 절연층 배치 단계에 의해 트렌치내에 배치된 후의 절연층인 것이 바람직하다.
또, 제 2 절연층 형성 공정 및 제 1 절연층 형성 공정을, 이 순서대로 실시하는 것이 바람직하다. 이 방법에 대해서는 도 2(a) 내지 도 2(i) 를 참조하여 후술한다. 또, 절연층 배치 단계, A 절연층 형성 공정, 및 응력 변화 단계를, 이 순서대로 실시하는 것이 바람직하다. 이 방법에 대해서는, 도 3(a) 내지 도 3(i) 을 참조하여 후술한다.
이하에, 도 2(a) 내지 도 2(i) 및 3 (a) 내지 도 3(i) 를 참조하여, 본 발명의 제조 방법에 대해 보다 구체적으로 설명한다. 또한, 도 2(a) 내지 도 2(i) 및 3 (a) 내지 도 3(i) 에 나타내는 실시형태는, 제 2 절연층 형성 공정 및 제 1 절연층 형성 공정을 이 순서대로 실시하거나, 절연층 배치 단계, 제 1 절연층 형성 공정, 및 응력 변화 단계를 이 순서대로 실시하는 것만이 상이하고, 다른 구성에 대해서는 동일하다.
〔제조 방법-1〕
도 2(a) 내지 도 2(i) 는, 본 발명에 관련되는 제조 방법의 일 실시형태에서의 각 공정을 나타내는 단면도이다.
우선, 도 2(a) 에 나타내는 바와 같이, 규소로 이루어지는 반도체 기판 (10) 의 표면 상에, 두께 2∼20nm 의 산화 규소막 (11) 을 열 산화에 의해 형성한다. 다음으로, 산화 규소막 (11) 상에 두께 50∼150nm 의 질화 규소막 (12) 을 LPCVD법에 의해 퇴적한다. 질화 규소막은, 예를 들어 소스 가스로서 SiH2Cl2 와 NH3 을 사용하여 온도 750℃ 에서 성막할 수 있다. 또한 질화 규소막 (12) 상에, 레지스트막을 도포하고 노광 현상함으로써 소자 분리용 레지스트 패턴 (13) 을 형성한다. 소자 분리용 레지스트 패턴 (13) 은, 소자 형성 영역 (활성 영역) 상에 레지스트가 형성되고 개구부가 소자 분리 영역을 구획한다. 개구부의 폭은 50∼5000nm 로 한다.
다음으로, 도 2(b) 에 나타내는 바와 같이, 레지스트 패턴 (13) 을 마스크로 하여, 질화 규소막 (12), 산화 규소막 (11), 반도체 기판 (10) 을 순차 에칭함으로써, 소자 분리용의 트렌치 (26) 를 형성한다. 또한, 반도체 기판 (10) 에 대한 에칭 깊이는 100∼500nm 가 바람직하다. 또한, 질화 규소막 (12) 및 산화 규소막 (11) 의 에칭에는, CF4, CHF3, Ar, O2 의 혼합 가스를 에칭 가스로서 사용할 수 있다. 반도체 기판 (10) 의 에칭에는 예를 들어 Cl2, O2 의 혼합 가스를 에칭 가스로서 사용한다. 에칭 후, 소자 분리용 레지스트 패턴 (13) 을 제거한다.
다음으로, 도 2(c) 에 나타내는 바와 같이, 트렌치 (26) 의 표면에 노출된 반도체 기판 (10) 표면을 열 산화하여, 산화 규소막 (14) 을 형성한다. 산화 규소막 (14) 의 두께는 1∼20nm 가 바람직하다. 이 열 산화에 의해, 트렌치내 에 노출되어 있는 규소 표면은, 모두 산화 규소막 (14) 에 의해 덮여진다.
또한, 산화 규소막 (14), 질화 규소막 (12) 의 표면을 덮이도록, 제 2 절연층이 되는 절연층 (15p) 을 형성한다 (절연층 배치 단계). 여기서, 절연층 (15p) 을 질화 규소막으로 한다. 이 질화 규소막은, LPCVD법에 의해 5∼100nm 의 두께로 퇴적함으로써 얻을 수 있고, 예를 들어 소스 가스로서 SiH2 Cl2 와 NH3 를 사용하고, 온도 750℃ 에서 막 형성할 수 있다. 이 조건하에서는, 절연층 (15p) 이 갖는 진성 응력은, 예를 들어 500MPa 이하의 약한 인장 응력이 된다. 또한, 설명의 편의상, 이하에서는 산화 규소막 (11) 과 (14) 를 아울러 산화 규소막 (11) 으로 칭하는 경우가 있다.
다음으로, 도 2(d) 에 나타내는 바와 같이, 레지스트막을 도포하고, 노광 현상함으로써, N형 채널 MOSFET 의 소자 형성부를 둘러싸는 화학 반응 처리용의 레지스트 패턴 (23) 을 형성한다. 레지스트 패턴 (23) 의 끝은, 소자 분리 영역 상에 형성된다. 그리고, 레지스트 패턴 (23) 의 일단은, 트렌치 (26) 의 내부, 바람직하게는 저면에 형성된다.
그리고, 레지스트 패턴 (23) 을 마스크에, 레지스트 개구부의 절연층 (15p) 에 화학 반응 처리 (도면 중에 화살표로 나타낸다) 를 실시한다 (응력 변화 단계). 화학 반응 처리로서 예를 들어 UV 조사를 실시하는 경우, 화학 반응 처리된 영역 15b 는, 화학 반응에 의해, 인장 응력이 커진다. 레지스트 패턴 (23) 의 레지스트에 의해 마스크되고, 화학 반응 처리를 받지 않은 영역을 영역 15a 으로 한 다. 이렇게 하여, 영역 15a 과 영역 15b 에서 갖는 진성 응력의 크기가 상이하게 된다. 그 후, 화학 반응 처리용 레지스트 패턴 (23) 을 제거한다. 응력 변화 단계를 거친 절연층 (15p) 을, 이하, 제 2 절연층 (15) 으로 한다.
다음으로, 도 2(e) 에 나타내는 바와 같이, 반도체 기판 (10) 의 각종 막이 형성되어 있는 측에, 제 1 절연층 (16) 을 형성한다 (제 1 절연층 형성 공정). 제 1 절연층 (16) 은, 본 실시형태에서는 산화 규소막이고, HDP-CVD (고밀도 플라즈마 화학 기상 성장법) 에 의해, 트렌치를 충전하도록, 예를 들어 두께 300∼700nm 로 형성하면 된다. HDP-CVD 성막은, 예를 들어 SiU4, O2, H2 가스를 사용하여 실시한다.
다음으로, 도 2(f) 에 나타내는 바와 같이, 제 2 절연층 (15) 이 노출되지 않는 정도로, 화학적 기계 연마에 의해 제 1 절연층 (16) 의 표면 요철을 저감시킨다. 그 후, 에칭에 의해 제 1 절연층 (16) 을 에치백한다. 화학적 기계 연마는, 예를 들어 산화 규소 또는 산화 세륨을 지립(砥粒) 으로 하는 연마제를 사용하여 실시할 수 있다. 에칭은, 예를 들어 불산으로, 트렌치 (26) 의 상부의 제 1 절연층 (16) 을 제거한다.
다음으로, 도 2(g) 에 나타내는 바와 같이, 표면이 노출된 제 2 절연층 (15) 을 인산 (H3PO4) 보일에 의해 제거된다. 이 때, 질화 규소막 (12) 은, 후 공정에서의 트렌치 매립의 화학적 기계 연마의 스토퍼로서 사용하기 때문에, 제거되지 않게 에칭량을 조정한다. 트렌치 (26) 내에는 산화 규소막인 제 1 절연층 (16) 이 마스크로 되고, 제 2 절연층 (15) 은 트렌치 (26) 의 측면 및 저면에 잔존한다.
다음으로, 도 2(h) 에 나타내는 바와 같이, 반도체 기판 (10) 의 각종 막이 형성되어 있는 측 전체 면에 CVD 산화막을 퇴적한다. 이렇게 하여, 트렌치를 충전하도록, 예를 들어 두께 300∼700nm 의 산화 규소막 (17) 을 형성한다. 그리고, 화학적 기계 연마에 의한 평탄화 에칭에 의해, 소자, 형성 영역의 산화 규소막 (17) 을 제거하고, 질화 규소막 (12) 의 표면을 노출시킨다.
다음으로, 도 2(i) 에 나타내는 바와 같이, 질화 규소막 (12) 을 인산 (H3PO4) 보일에 의해 제거한 후에, 불소산에 의해 산화 규소막 (11) 의 제거를 실시한다.
불필요한 산화 규소막을 제거한 후, 예를 들어 950℃, 30분의 어닐을 실시하고, 산화 규소막인 제 1 절연층 (16) 및 산화 규소막 (17) 을 치밀화한다.
또한, N형 MOSFET 영역 웰 주입, P형 MOSFET 영역 웰 주입을 실시하고, 각각 웰 영역 (44·34) 을 형성한다. 그리고, 게이트 산화막 (20), 게이트 전극 (31·41) 을 형성한다. 그 후, 소스 및 드레인 주입을 실시함으로써, 소스 영역 (32·42) 및 드레인 영역 (33·43) 을 형성한다. 이렇게 하여, P형 채널 MOSFET 인 MOSFET (30) 와 N형 채널 MOSFET 인 MOSFET (40) 가 제 1 절연층 (26) 에서 절연된 반도체 장치 (1) 가 제조된다.
어닐된 제 1 절연층 (16) 은 압축 응력을 발생시키고 소자인 MOSFET (30·40) 에 대해 압축 하중을 부여한다. 상기 제조 방법에 따라 형성된 제 2 절연 층의 영역 15b 는, 화학 반응 처리에 의해 강한 인장 응력을 발생시킨다. 그러므로, 제 1 절연층 (16) 의 압축 응력을 크게 저감시킬 수 있다. 따라서, 영역 15b 과 인접하는 MOSFET (40) 에서는, 압축 하중에 의한 N형 채널 MOSFET 의 이동도의 저하가 저감된다.
한편, 영역 15a 은 화학 반응 처리를 받지 않기 때문에, 약한 인장 응력 밖에 유지되지 않는다. 그러므로, 영역 15a 은 제 1 절연층 (16) 이 MOSFET (30) 에 가하는 압축 하중을 영역 15a 만큼은 저감되지 않는다. 그 때문에, 압축 응력에 의한 P형 채널 MOSFET 의 이동도의 향상을 방해할 수 없다.
〔제조 방법-2〕
이하, 도 3(a) 내지 도 3(i) 을 사용하여, 본 발명에 관련되는 제조 방법의 다른 실시형태에 대해 설명한다. 도 3(a) 내지 도 3(i) 는, 본 발명에 관련되는 제조 방법이 다른 실시형태에서의 각 공정을 나타내는 단면도이다.
먼저, 도 3(a) 내지 도 3(c) 의 공정을 실시한다. 이들 공정에서는, 상기〔제조 방법-1〕란에서 도 2(a) 내지 도 3(c) 를 참조하여 설명한 바와 동일하므로 생략한다.
다음으로, 도 3(d) 에 나타내는 바와 같이, 도 2(c) 와 동일한 공정을 실시하고, 반도체 기판 (10) 의 각종 막이 형성된 측 전체 면에, 제 1 절연층 (16) 을 형성한다 (제 1 절연층 형성 공정).
다음으로, 도 3(e) 에 나타내는 바와 같이, 도 2(f) 와 동일한 공정을 실시하고, 제 1 절연층 (16) 을 에치백한다.
다음으로, 도 3(f) 에 나타내는 바와 같이, 도 2(g) 와 동일한 공정을 실시하고, 표면이 노출된 제 2 절연층 (15) 을 제거한다.
다음으로, 도 3(g) 에 나타내는 바와 같이, 도 2(h) 와 동일한 공정을 실시하고, 산화 규소막 (17) 을 형성함과 함께, 소자 형성 영역의 산화 규소막 (17) 을 제거하고, 질화 규소막 (12) 의 표면을 노출시킨다.
다음으로, 도 3(h) 에 나타내는 바와 같이, 도 2(d) 와 동일한 공정을 실시하고, N형 채널 MOSFET 소자 형성부를 둘러싸는 레지스트 패턴 (23) 을 형성한다. 소자 분리용의 레지스트 패턴 (23) 의 끝은, 소자 분리 영역 상에 형성된다. 그리고, 레지스트 패턴 (23) 의 일단은, 산화 규소막 (17) 상에 형성된다. 즉, 레지스트 패턴 (23) 의 일단은, 트렌치 (26) 의 저면에서 보아, 반도체 기판 (10) 의 두께에 수직인 방향으로 형성된다.
그리고, 레지스트 패턴 (23) 을 마스크에, 레지스트 개구부의 절연층 (15p) 에 화학 반응 처리 (도면 중에 화살표로 나타낸다) 를 실시한다 (응력 변화 단계). 이에 따라, 레지스트 패턴 (23) 의 레지스트에 의해 마스크되고, 화학 반응 처리를 받지 않은 영역 15a 과, 레지스트 개구부에 맞닿아, 화학 반응 처리된 영역 15b 가 형성된다. 여기서, 화학 반응 처리는, 상기〔제조 방법-1〕란과 동일하게, 영역 15b 의 인장 응력을 증대시키는 것이다. 이 때, 화학 반응 처리에 이어서, N형 MOSFET 영역 웰 주입 및 P형 MOSFET 영역 웰 주입을 행할 수 있다.
다음으로, 도 3(i) 에 나타내는 바와 같이, 도 2(i) 와 동일한 공정을 행하고, 질화 규소막 (12) 및 산화 규소막 (11) 의 제거를 실시한다. 그리고, 불필 요한 산화 규소막을 제거한 후, 상기 서술한 바와 같이 산화 규소막인 제 1 절연층 (16) 및 산화 규소막 (17) 을 치밀화한다.
그 후, 상기 서술한 바와 같은 공정를 거쳐, P형 채널 MOSFET 인 MOSFET 30, 및 N형 채널 MOSFET 인 MOSFET (40) 을 형성하여, 반도체 장치 (1) 가 제조된다.
본 실시예에서는, 셸로우 트렌치 분리 형성 후, 즉 도 3(d) 의 제 1 절연층 형성 공정 후에, 응력 변화 단계 (도 3(h)) 를 실시한다. 그에 따라, 응력 변화 단계와 웰 주입을 동시에 실시할 수 있으므로, 포토 공정의 삭감 및 TAT (Turn Around Time) 의 단축을 도모할 수 있다.
응력 변화 단계와 웰 주입을 각각 실시하는 경우, 그때마다 레지스트를 패터닝하기 위한 포토 공정이 요해지나, 본 실시예에서는 동일한 레지스트 패턴을 사용하여 응력 변화 단계와 웰 주입을 이어서 행하기 때문에 포토 공정이 1회분 삭감할 수 있다.
이상으로서, 본 발명에 관련되는 반도체 장치는, 반도체 기판과 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이을 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 제 2 절연층을 구비하고, 상기 제 2 절연층은, 어느 MOSFET 와 제 1 절연층 사이에 배치된 영역과 다른 MOSFET 와 제 1 절연층 사이에 배치된 영역으로서, 상기 진성 응력의 크기가 상이하다.
상기 구성에 의하면, 제 2 절연층의 진성 응력에 의해, 제 1 절연층의 진성 응력에 기인하여 각 MOSFET 에 가해지는 하중이 완화되고, 그 결과, 각 MOSFET내에 발생하는 응력이 완화된다.
또한, 각 MOSFET 에 가해지는 하중은, 제 1 절연층의 진성 응력 및 제 1 절연층의 진성 응력의 합에 의존한다. 상기 구성에 의해, 제 2 절연층은, 어느 MOSFET 와 제 1 절연층 사이에 배치된 영역과, 다른 MOSFET 와 제 1 절연층 사이에 배치된 영역으로서, 상기 진성 응력의 크기가 상이하다. 그러므로, 상기 구성에 의하면, 어느 MOSFET 에 대하여, 다른 MOSFET 와 상이한 하중을 가할 수 있다. 즉, MOSFET마다 발생하는 응력을 제어할 수 있고, 그러므로, MOSFET마다 드레인 전류를 조정할 수 있다. 따라서, 각 MOSFET 의 응답 속도를 제어할 수 있다.
또, 본 발명의 반도체 장치는, 반도체 기판과, 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고, 상기 제 2 절연층은, 어느 MOSFET 와 제 1 절연층 사이에 배치된 영역과, 트렌치에 대해서 상기 어느 MOSFET 와는 반대측에 형성된 MOSFET 와 제 1 절연층 사이에 배치된 영역은 상기 진성 응력의 크기가 상이한 구성으로 해도 된다.
상기 구성에 의하면, 트렌치를 사이에 두고 형성된 MOSFET 의 일방과 제 1 절연층 사이에 배치된 영역과, MOSFET 의 타방과 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이하다. 그러므로, 상기 구성에 의하면, 트렌치를 사이에 두고 형성된 2개의 MOSFET 에 대해, 각각 상이한 하중을 가할 수 있다. 즉, 이들 트렌치를 사이에 두고 형성된 각 M0SFET 에 발생하는 응력을 제어할 수 있다. 즉, MOSFET마다 드레인 전류를 조정할 수 있다. 따라서, MOSFET 의 응답 속도를 제어할 수 있다.
또, 본 발명의 반도체 장치는, 반도체 기판과 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한, 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고, MOSFET 는 P형 채널 MOSFET 및 N형 채널 MOSFET 이며, 또한 상기 제 2 절연층은, N형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역과, P형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이한 구성으로 해도 된다.
상기 구성에 의하면, N형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역과, P형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역으로서, 상기 진성 응력의 크기가 상이하다. 그러므로, 상기 구성에 의하면, N형 채널 MOSFET 와 P형 채널 MOSFET 에 대하여, 각각 상이한 하중을 가할 수 있다. 즉, 이들 각 형의 MOSFET마다 적합한 응력을 발생시키게 할 수 있다. 그 결과, MOSFET마다 드레인 전류를 조정할 수 있다. 따라서, 각 형의 MOSFET 의 응답 속도를 제어할 수 있다.
또한, 본 발명의 반도체 장치에 있어서, 상기 제 2 절연층은 질화 규소를 함 유하는 것이 바람직하다.
질화 규소는, 화학 반응 처리에 의해, 그 진성 응력을 용이하게 변화시킬 수 있다. 그러므로, 상기 구성에 의하면, 제 2 절연층의 영역마다 진성 응력을 상이하게 하는 것이 용이이다.
또, 본 발명의 반도체 장치에 있어서, 제 2 절연층의 상기 영역 사이에서의 진성 응력의 최대 차가, 500Pa 내지 3GPa 의 범위내인 것이 바람직하다.
상기 구성에 의하면, 각각의 MOSFET 에 적절한 하중을 부여할 수 있기 때문에, 바람직하다.
또, 본 발명의 반도체 장치에 있어서, 제 2 절연층의 상기 영역에서의 수소 함유량의 최대 차가, 5%∼25% 의 범위내인 것이 바람직하다.
상기 구성에 의하면, 진성 응력의 차가 500Pa 내지 3GPa 의 범위내로 되기 쉽기 때문에, 바람직하다.
또한, 본 발명의 반도체 장치에 있어서, 제 2 절연층은 제 1 절연층과 트렌치 내벽의 측면 사이, 및, 제 1 절연층과 트렌치 내벽의 저면 사이에 배치되어 있는 것이 바람직하다.
상기 구성에 의하면, 트렌치 내벽의 측면 또는 저면에만 제 2 절연층이 형성되어 있을 때와 비교하여, 제 1 절연층의 진성 응력에 의해 MOSFET 에 가해지는 하중을, 보다 효율적으로 저감시킬 수 있다. 즉, 진성 응력이 동일한 제 2 절연층이면, 트렌치 내벽의 측면 및 저면에 형성되어 있는 것이, 트렌치 내벽의 측면 또는 저면에만 형성되어 있는 것보다, 제 1 절연층의 진성 응력에 의해 MOSFET 에 가하는 하중을, 보다 작게 할 수 있다.
보다 구체적으로는, 본 발명의 반도체 장치는, 제 1 절연층이 갖는 진성 응력은 압축 응력, 제 2 절연층이 갖는 진성 응력은 인장 응력으로서, 상기 제 2 절연층 중, 제 1 절연층과 P형 채널 MOSFET측 사이에 배치된 영역의 인장 응력은, 제1 절연층과 N형 채널 MOSFET측 사이에 배치된 영역의 인장 응력보다 작은 구성으로 할 수 있다.
상기 구성에 의하면, 제 1 절연층의 압축 응력에 의해 P형 채널 MOSFET 에 가해지는 압축 하중은, N형 채널 MOSFET 에 가해지는 압축 하중만큼은 저감되지 않는다. 그러므로, N형 채널 MOSFET 에서의 드레인 전류의 저하 방지와, P형 채널 MOSFET 에서의 드레인 전류의 저하 방지를, 양립시킬 수 있다.
바꾸어 말하면, 상기 구성에 의하면, P형 채널 MOSFET 에 가해지는 압축 하중이, N형 채널 MOSFET 에 가해지는 압축 하중보다 커진다. 그러므로, P형 채널 MOSFET 에서의 정공이 양호한 이동도와, N형 채널 MOSFET 에서의 전자가 양호한 이동도를, 양립시킬 수 있다.
또, 본 발명의 반도체 장치는, 제 1 절연층이 갖는 진성 응력은 인장 응력, 제 2 절연층이 갖는 진성 응력은 압축 응력으로서, 상기 제 2 절연층 중, 제 1 절연층과 P형 채널 MOSFET 사이에 배치된 영역의 압축 응력은, N형 채널 MOSFET 사이에 배치된 영역의 압축 응력보다 큰 구성으로 할 수 있다.
상기 구성에 의하면, 제 1 절연층의 인장 응력에 의해 N형 채널 MOSFET 에 가해지는 인장 하중은, P형 채널 MOSFET 에 가해지는 인장 하중만큼은 저감되지 않 는다. 그러므로, N형 채널 MOSFET 에서의 드레인 전류의 저하 방지와 P형 채널 MOSFET 에서의 드레인 전류의 저하 방지를, 양립시킬 수 있다.
바꾸어 말하면, 상기 구성에 의하면, N형 채널 MOSFET 에 가해지는 인장 하중이, P형 채널 MOSFET 에 가해지는 인장 하중보다 커진다. 그러므로, P형 채널 MOSFET 에서의 정공이 양호한 이동도와 N형 채널 MOSFET 에서의 전자가 양호한 이동도를, 양립시킬 수 있다.
더욱 구체적으로는, 본 발명의 반도체 장치는, 반도체 기판 상에, 트렌치와 N형 채널 MOSFET 와, 트렌치에 대해서 상기 N형 채널 MOSFET 와는 반대측에 형성된 P형 채널 MOSFET 를 적어도 구비하는 것과 함께, 상기 트렌치내에 배치되고, 또한 상기 N형 채널 MOSFET 와 P형 채널 MOSFET 사이를 절연하는 것과 함께, 압축 응력을 갖는 제 1 절연층과, 적어도 제 1 절연층과 N형 채널 MOSFET 사이, 및 제 1 절연층과 P형 채널 MOSFET 사이에 배치되고, 또한 인장 응력을 갖는 제 2 절연층을 구비하고, 상기 제 2 절연층 중, 제 1 절연층과 P형 채널 MOSFET 사이에 배치된 영역의 인장 응력은, 제 1 절연층과 N형 채널 MOSFET 사이에 배치된 영역의 인장 응력보다 작은 구성으로 해도 된다.
또한, 본 발명의 반도체 장치는, 반도체 기판 상에, 트렌치와 N형 채널 MOSFET 와, 트렌치에 대해서 상기 N형 채널 MOSFET 와는 반대측에 형성된 P형 채널 MOSFET 를 적어도 구비하는 것과 함께, 상기 트렌치내에 배치되고 또한 상기 N형 채널 MOSFET 와 P형 채널 MOSFET 사이를 절연하는 것과 함께, 인장 응력을 갖는 제 1 절연층과 적어도 상기 절연층과 N형 채널 MOSFET 사이, 및 상기 절연층과 P형 채 널 MOSFET 사이에 배치되고, 또한 압축 응력을 갖는 제 2 절연층을 구비하고, 상기 제 2 절연층 중, 제 1 절연층과 P형 채널 MOSFET측 사이에 배치된 영역의 압축 응력은, 제 1 절연층과 N형 채널 MOSFET 사이에 배치된 영역의 압축 응력보다 큰 구성으로 해도 된다.
본 발명에 관련되는 반도체 장치의 제조 방법은, 반도체 기판 상에, 트렌치와 그 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 를 구비하는 반도체 장치의 제조 방법으로서, 트렌치내에 어느 방향의 진성 응력을 갖는 제 1 절연층을 형성하는 제 1 절연층 형성 공정과, 제 1 절연층과 트렌치 내벽 사이에, 상기 어느 방향과는 반대 방향의 진성 응력을 갖는 제 1 절연층을 형성하는 제 2 절연층 형성 공정을 포함하고, 상기 제 2 절연층 형성 공정은, 트렌치내에 절연층을 배치하는 절연층 배치 단계와 그 절연층의 일부에 그 진성 응력의 크기를 변화시키는 화학 반응 처리를 실시하는 응력 변화 단계를 포함하는 구성이다.
상기 구성에 의하면, 응력 변화 단계에 의해, 제 2 절연층내에, 어느 진성 응력을 갖는 영역과, 그 진성 응력은 상이한 크기의 진성 응력을 갖는 영역을 형성할 수 있다.
또한, 상기 구성에 의하면, 진성 응력이 상이한 절연층을 별도로 형성하는 것이 아니라, 제 2 절연층의 일부에 화학 반응 처리를 실시함으로써, 연속으로 절연층내에 진성 응력이 상이한 영역을 형성할 수 있다. 그러므로, 공정을 간략화하고, 생산성을 향상시킬 수 있다.
또, 본 발명의 제조 방법은, 화학 반응 처리로서 광 조사, 전자선 조사, 반 응성 가스에 대한 폭로, 및/또는 산화를 실시할 수 있다.
상기 구성에 의하면, 광 조사, 전자선 조사, 반응성 가스에 대한 폭로, 또는 산화에 의해, 절연막의 조성을 변화시킬 수 있다. 조성이 변화된 영역에서는, 진성 응력이 변화하기 때문에, 어느 진성 응력을 갖는 영역과 그 진성 응력은 상이한 크기의 진성 응력을 갖는 영역을 형성할 수 있다. 추가로, 이들 기술적 수단을 조합하여 화학 반응 처리로 할 수 있다.
또, 본 발명의 제조 방법은, 화학 반응 처리는, 절연층 중에 함유되는 원자와 수소의 화학 결합을 절단하는 처리인 구성으로 할 수 있다.
상기 구성에 의하면, 절연층 중에 함유되는 원자와 수소의 화학 결합을 절단 함으로써, 절연막의 조성을 변화시킬 수 있다. 조성이 변화된 영역에서는, 진성 응력이 변화되기 때문에, 어느 진성 응력을 갖는 영역과 그 진성 응력은 상이한 크기의 진성 응력을 갖는 영역을 형성할 수 있다.
또, 본 발명의 제조 방법은, 응력 변화 단계가, 절연층 상에 형성된 레지스트 패턴을 마스크로 함으로써, 그 절연층의 일부에 화학 반응 처리를 실시하는 구성으로 할 수 있다.
상기 구성에 의하면, 응력 변화 단계의 화학 반응 처리를 실시하는 영역을, 원하는 형상 크기로 조정하기 쉽다.
또한, 본 발명의 제조 방법은, 상기 제 2 절연층 형성 공정 및 제 1 절연층 형성 공정을, 이 순서대로 실시하는 구성으로 해도 된다.
또, 본 발명의 제조 방법은, 절연층 배치 단계, 제 1 절연층 형성 공정, 및 응력 변화 단계를, 이 순서대로 실시하는 구성으로 해도 된다.
또, 본 발명의 제조 방법은, 제 2 절연층 배치 단계, 제 1 절연층 형성 공정, 및 응력 변화 단계를, 이 순서대로 실시함과 함께, 상기 화학 반응 처리는, 광 조사 및/또는 전자선 조사인 구성으로 할 수도 있다.
또, 본 발명의 제조 방법이, 상기 제 2 절연층이 질화 규소를 함유하고, 상기 화학 반응 처리가 질화 규소에서의 Si-H 결합 및/또는 N-H 결합을 절단하는 처리인 구성으로 할 수 있다.
본 발명은 상기 서술한 각 실시형태로 한정되지 않고, 클레임에 나타낸 범위에서 여러가지의 변경이 가능하고, 상이한 실시형태에 각각 개시된 기술적 수단을 적절하게 조합하여 얻을 수 있는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
상술한 본 발명에 따르면, STI법에 의해 소자 사이를 분리하는 반도체 장치에 있어서, 각 MOSFET 의 드레인 전류의 흐름 용이함을 각각 제어할 수 있다.

Claims (19)

  1. 반도체 기판과, 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고,
    상기 제 2 절연층은, 어느 MOSFET 와 제 1 절연층 사이에 배치된 영역과 다른 MOSFET 와 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이한, 반도체 장치.
  2. 반도체 기판과, 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고,
    상기 제 2 절연층은, 어느 MOSFET 와 제 1 절연층 사이에 배치된 영역과, 트렌치에 대해서 상기 어느 MOSFET 와는 반대측에 형성된 MOSFET 와 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이한, 반도체 장치.
  3. 반도체 기판과, 그 반도체 기판 상에 형성된 트렌치와, 그 반도체 기판 상에 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 와, 그 MOSFET 사이를 절연하도록 상기 트렌치내에 배치된 제 1 절연층과, 적어도 제 1 절연층과 MOSFET 사이에 배치되고, 또한 상기 제 1 절연층이 갖는 진성 응력과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 구비하고,
    MOSFET 에는 P형 채널 MOSFET 및 N형 채널 MOSFET 의 양방이 포함되고, 또한 상기 제 2 절연층은, N형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역과, P형 채널 MOSFET 와 제 1 절연층 사이에 배치된 영역에서는, 상기 진성 응력의 크기가 상이한, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 절연층이 질화 규소를 함유하는, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제 2 절연층의 상기 영역 사이에서의 진성 응력의 최대 차가, 500Pa 내지 3GPa 의 범위내인, 반도체 장치.
  6. 제 4 항에 있어서,
    제 2 절연층의 상기 영역 사이에서의 수소 함유량의 최대 차가, 5%∼25% 의 범위내인, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제 2 절연층은, 제 1 절연층과 트렌치 내벽의 측면 사이, 및, 제 1 절연층과 트렌치 내벽의 저면 사이에 배치되어 있는, 반도체 장치.
  8. 제 3 항에 있어서,
    제 1 절연층이 갖는 진성 응력은 압축 응력, 제 2 절연층이 갖는 진성 응력은 인장 응력으로서,
    상기 제 2 절연층 중, 제 1 절연층과 P형 채널 MOSFET측 사이에 배치된 영역의 인장 응력은, 제 1 절연층과 N형 채널 MOSFET측 사이에 배치된 영역의 인장 응력보다 작은, 반도체 장치.
  9. 제 3 항에 있어서,
    제 1 절연층이 갖는 진성 응력은 인장 응력, 제 2 절연층이 갖는 진성 응력은 압축 응력으로서,
    상기 제 2 절연층 중, 제 1 절연층과 P형 채널 MOSFET 사이에 배치된 영역의 압축 응력은, N형 채널 MOSFET 사이에 배치된 영역의 압축 응력보다 큰, 반도체 장치.
  10. 반도체 기판 상에, 트렌치와 N형 채널 MOSFET 와, 트렌치에 대해서 상기 N형 채널 MOSFET 는 반대측에 형성된 P형 채널 MOSFET 를 적어도 구비하는 것과 함께,
    상기 트렌치내에 배치되고, 또한 상기 N형 채널 MOSFET 와 P형 채널 MOSFET 사이를 절연하는 것과 함께, 압축 응력을 갖는 제 1 절연층과, 적어도 상기 절연층과 N형 채널 MOSFET 사이, 및 상기 절연층과 P형 채널 MOSFET 사이에 배치되고, 또한 인장 응력을 갖는 제 2 절연층을 구비하고,
    상기 제 2 절연층 중, 제 1 절연층과 P형 채널 MOSFET 사이에 배치된 영역의 인장 응력은, 제 1 절연층과 N형 채널 MOSFET 사이에 배치된 영역의 인장 응력보다 작은, 반도체 장치.
  11. 반도체 기판 상에, 트렌치와 N형 채널 MOSFET 와, 트렌치에 대해서 상기 N형 채널 MOSFET 와는 반대측에 형성된 P형 채널 MOSFET 를 적어도 구비하는 것과 함께,
    상기 트렌치내에 배치되고, 또한 상기 N형 채널 MOSFET 와 P형 채널 MOSFET 사이를 절연하는 것과 함께, 인장 응력을 갖는 제 1 절연층과, 적어도 상기 절연층과 N형 채널 MOSFET 사이, 및 상기 절연층과 상기 P형 채널 MOSFET 사이에 배치되고, 또한 압축 응력을 갖는 제 2 절연층을 구비하고,
    상기 제 2 절연층 중, 제 1 절연층과 상기 P형 채널 MOSFET측 사이에 배치된 영역의 압축 응력은, 제 1 절연층과 상기 N형 채널 MOSFET 사이에 배치된 영역의 압축 응력보다 큰, 반도체 장치.
  12. 반도체 기판 상에, 트렌치와 그 트렌치를 사이에 두고 형성된 적어도 2개의 MOSFET 를 구비하는 반도체 장치의 제조 방법으로서,
    트렌치내에 어느 방향의 진성 응력을 갖는 제 1 절연층을 형성하는 제 1 절연층 형성 공정과 제 1 절연층과 트렌치 내벽 사이에, 상기 어느 방향과는 반대 방향의 진성 응력을 갖는 제 2 절연층을 형성하는 제 2 절연층 형성 공정을 포함하고,
    상기 제 2 절연층 형성 공정은, 트렌치내에 절연층을 배치하는 절연층 배치 단계와 그 절연층의 일부에 그 진성 응력의 크기를 변화시키는 화학 반응 처리를 실시하는 응력 변화 단계를 포함한, 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 화학 반응 처리는, 광 조사, 전자선 조사, 반응성 가스에 대한 폭로, 및/또는 산화인, 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 화학 반응 처리는, 절연층 중에 함유되는 수소 이외의 원자와 수소 원자의 화학 결합을 절단하는 처리인, 반도체 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 응력 변화 단계는, 절연층 상에 형성된 레지스트 패턴을 마스크로 함으 로써, 그 절연층의 일부에 화학 반응 처리를 실시하는, 반도체 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 제 2 절연층 형성 공정 및 제 1 절연층 형성 공정을, 이 순서로 실시하는, 반도체 장치의 제조 방법.
  17. 제 12 항에 있어서,
    절연층 배치 단계, 제 1 절연층 형성 공정, 및 응력 변화 단계를, 이 순서대로 실시하는, 반도체 장치의 제조 방법.
  18. 제 12 항에 있어서,
    제 2 절연층 배치 단계, 제 1 절연층 형성 공정, 및 응력 변화 단계를, 이 순서대로 실시함과 함께, 상기 화학 반응 처리는, 광 조사 및/또는 전자선 조사인, 반도체 장치의 제조 방법.
  19. 제 12 항에 있어서,
    상기 제 2 절연층은 질화 규소를 함유하고,
    상기 화학 반응 처리는, 질화 규소에서의 Si-H 결합 및/또는 N-H 결합을 절단하는 처리인, 반도체 장치의 제조 방법.
KR1020070003501A 2006-01-13 2007-01-11 반도체 장치 및 그 제조 방법 KR100858258B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006006671A JP2007189110A (ja) 2006-01-13 2006-01-13 半導体装置及びその製造方法
JPJP-P-2006-00006671 2006-01-13

Publications (2)

Publication Number Publication Date
KR20070076449A true KR20070076449A (ko) 2007-07-24
KR100858258B1 KR100858258B1 (ko) 2008-09-11

Family

ID=38322605

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070003501A KR100858258B1 (ko) 2006-01-13 2007-01-11 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7560781B2 (ko)
JP (1) JP2007189110A (ko)
KR (1) KR100858258B1 (ko)
TW (1) TWI332246B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8361879B2 (en) 2008-05-19 2013-01-29 Infineon Technologies Ag Stress-inducing structures, methods, and materials
JP5669251B2 (ja) * 2010-01-20 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8198170B2 (en) * 2010-10-15 2012-06-12 GlobalFoundries, Inc. Semiconductor device fabrication method for improved isolation regions and defect-free active semiconductor material
CN102651332A (zh) * 2011-02-28 2012-08-29 中国科学院微电子研究所 浅沟槽隔离及其形成方法
US8536019B2 (en) 2011-05-17 2013-09-17 GlobalFoundries, Inc. Semiconductor devices having encapsulated isolation regions and related fabrication methods
CN102881694A (zh) 2011-07-14 2013-01-16 中国科学院微电子研究所 半导体器件及其制造方法
JP5792550B2 (ja) * 2011-08-02 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104576502B (zh) * 2013-10-23 2018-08-10 中芯国际集成电路制造(上海)有限公司 隔离结构及其形成方法
EP3113224B1 (en) 2015-06-12 2020-07-08 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera
JP6861471B2 (ja) * 2015-06-12 2021-04-21 キヤノン株式会社 撮像装置およびその製造方法ならびにカメラ
KR20170065271A (ko) * 2015-12-03 2017-06-13 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729006A (en) * 1986-03-17 1988-03-01 International Business Machines Corporation Sidewall spacers for CMOS circuit stress relief/isolation and method for making
US5185717A (en) * 1988-08-05 1993-02-09 Ryoichi Mori Tamper resistant module having logical elements arranged in multiple layers on the outer surface of a substrate to protect stored information
US5239664A (en) * 1988-12-20 1993-08-24 Bull S.A. Arrangement for protecting an electronic card and its use for protecting a terminal for reading magnetic and/or microprocessor cards
US5027397A (en) * 1989-09-12 1991-06-25 International Business Machines Corporation Data protection by detection of intrusion into electronic assemblies
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
TW471144B (en) * 1995-03-28 2002-01-01 Intel Corp Method to prevent intrusions into electronic circuitry
DE19639033C1 (de) * 1996-09-23 1997-08-07 Siemens Ag Analysierschutz für einen Halbleiterchip
KR19980084173A (ko) 1997-05-21 1998-12-05 윤종용 소자분리막을 구비하는 반도체장치 및 그 제조방법
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
KR19990011953U (ko) 1998-12-26 1999-03-25 김진동 판촉 광고용 카드
US6297128B1 (en) 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress
JP4173658B2 (ja) * 2001-11-26 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2004207564A (ja) 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
KR101044385B1 (ko) 2004-06-29 2011-06-29 매그나칩 반도체 유한회사 반도체 소자의 제조방법
JP4643223B2 (ja) * 2004-10-29 2011-03-02 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
TW200739805A (en) 2007-10-16
US20070178638A1 (en) 2007-08-02
US7560781B2 (en) 2009-07-14
JP2007189110A (ja) 2007-07-26
TWI332246B (en) 2010-10-21
KR100858258B1 (ko) 2008-09-11

Similar Documents

Publication Publication Date Title
KR100858258B1 (ko) 반도체 장치 및 그 제조 방법
US7485929B2 (en) Semiconductor-on-insulator (SOI) strained active areas
US4593459A (en) Monolithic integrated circuit structure and method of fabrication
US20070181966A1 (en) Fabrication process of semiconductor device and semiconductor device
US7514309B2 (en) Methods to selectively protect NMOS regions, PMOS regions, and gate layers during EPI process
US7875938B2 (en) LDMOS device with multiple gate insulating members
US7705417B2 (en) Semiconductor device and method of fabricating isolation region
US7528052B2 (en) Method for fabricating semiconductor device with trench isolation structure
JP2007324391A (ja) 半導体装置及びその製造方法
US3997378A (en) Method of manufacturing a semiconductor device utilizing monocrystalline-polycrystalline growth
CN108878361A (zh) 半导体器件及其制造方法
JP4491307B2 (ja) 半導体装置およびその製造方法
JPH03152954A (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
US6762112B2 (en) Method for manufacturing isolating structures
KR20070073012A (ko) 트렌치 소자분리 구조를 갖는 씨모스 트랜지스터 및 그의제조방법
KR100275732B1 (ko) 어닐링을 이용한 트랜치형 소자분리막 형성방법
US6764921B2 (en) Semiconductor device and method for fabricating the same
KR20000075706A (ko) 반도체 및 반도체-관련 방법
JPH0268930A (ja) 半導体装置の製造法
KR20090016984A (ko) 트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법
KR20060006514A (ko) 반도체 장치의 제조 방법
CN113838745A (zh) 用于制造沟槽mosfet的方法
JPS6115372A (ja) 半導体装置およびその製造方法
JP5238940B2 (ja) 半導体装置の製造方法
CN117438317A (zh) 一种SiC MOSFET器件的制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee