JP4173658B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にnチャネル電界効果型トランジスタとpチャネル電界効果型トランジスタとを有している半導体装置に係る。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いLSI等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。特に、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられているが、その高速化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００３】
そこで、nチャネル型電界効果トランジスタの動作速度を早める手段として、電界効果トランジスタのチャネル部分のシリコンにひずみを誘起するという方法が提案されている。シリコン結晶をひずませると電子の移動度（有効質量）が変化することは従来から知られており、特開平11-340337では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて移動度を高め、トランジスタの高速化を図るという方法が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、前述のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きくなり、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、LSI等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加などにより、上述の方法は実用化までには至っていない。
【０００５】
また、相補型電界効果トランジスタは、電子をキャリアとするnチャネル型電界効果トランジスタと、正孔をキャリアとするpチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、nチャネル型、およびpチャネル型各々の高速化を図ることが好ましい。
【０００６】
本発明の目的は、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
題記課題を解決する本発明を以下に示す。
（１）半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接する複数のアクティブ領域を有し、前記アクティブ領域は、ｎ型電界効果型トランジスタが形成された第一のアクティブ領域と、p型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有し、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第二のアクティブ側の溝側面であって、前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記酸化防止膜を非設置とすることを特徴とする。
【０００８】
絶縁層とは、例えば、その周囲に位置するシリコン基板等よりも導電性が低いものを用い、一例として、シリコン酸化層等を用いることができる。また、前記酸化防止膜の上に前記絶縁を堆積する。ソースとドレインを結ぶ方向とは、例えば、いわゆるチャネル方向であることができる。この場合、ゲート電極の長手方向に加わる応力がゲート電極のソースドレイン方向に加わる圧縮応力より低い圧縮応力となるよう形成するか、ゲート電極の長手方向に加わる応力が引張応力でありゲート電極のソースドレイン方向に加わる応力が圧縮応力となるように形成することが好ましい。
前記の半導体装置において、前記酸化防止膜は窒化物膜であることを特徴とする。
【０００９】
ｐ型電界効果型トランジスタを備える第一のアクティブ領域に隣接するフィールド領域の溝側壁に、溝の基板の酸化防止のための酸化防止膜として、例えば、シリコン窒化膜を具備することができる。
（３）前記の半導体装置において、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインとの間に位置するゲート電極の長手方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有することを特徴とする。
【００１０】
前記ゲート電極の長手方向とは、チャネル方向と交わる（例えば直行）方向であることができる。
（４）前記の半導体装置において、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｐ型電界効果型トランジスタのソースとドレインとの間に位置するゲート電極の長手方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有することを特徴とする。
（５）半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接するｎ型電界効果型トランジスタが形成された第一のアクティブ領域及びp型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向及びソースドレインを結ぶ方向と交わる方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有し、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第二のアクティブ側の溝側面であって、前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記酸化防止膜を非設置とし、ソースドレインを結ぶ方向と交わる方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を形成することを特徴とする。
（６）半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接する複数のアクティブ領域を有し、前記アクティブ領域は、ｎ型電界効果型トランジスタが形成された第一のアクティブ領域と、p型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有し、前記第二のアクティブ領域とフィールド領域を介して隣接する第三のアクティブ領域および第一の側の反対側から隣接する第四のアクティブ領域と、を有し、前記第三のアクティブ領域と前記第四のアクティブ領域は、前記第二のアクティブ領域に形成される前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置し、前記第二のアクティブ領域と前記第三のアクティブ領域との間に位置するフィールド領域と前記第二のアクティブ領域と前記第四のアクティブ領域との間に位置するフィールド領域とは、加工寸法誤差の範囲内で同じ幅の領域を有することを特徴とする。
【００１１】
また、加工寸法誤差の範囲内、言い換えればバラツキの範囲内とは、通常の加工バラツキの範囲内、好ましくは0.05μm以下、で同じとなれば良いということである。より好ましくは、本実施例の半導体装置が形成されている半導体基板において、他の回路、例えば、メモリセルや2NAND回路におけるゲート電極のゲート長Lgの加工バラツキの範囲内であることが望ましく、0.05μm以下、さらに好ましくは0.03μm以下であることが望ましい。
（７）前記半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタはセンスアンプ回路を構成することを特徴とする。
（８）前記半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタは差動増幅回路を構成することを特徴とする。
（９）前記半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタはＮＡＮＤ回路を構成することを特徴とする。
（１０）前記半導体装置において、前記酸化防止膜と溝を形成する半導体基板との間には酸化膜が形成されることを特徴とする。例えば、シリコン基板におけるシリコン酸化膜である。
（１１）ｎ型電界効果型トランジスタとｐ型電界効果型トランジスタを有する半導体装置の製造方法であって、半導体基板にパッド酸化膜を形成する工程、前記パッド酸化膜の上に窒化膜を形成する工程、アクティブ領域に隣接するフィールド領域を形成する領域における前記パッド酸化膜および前記窒化膜を除去して開口部を形成する工程、前記開口部の前記半導体基板に溝を形成する工程、前記溝により囲まれた第一のアクティブ領域に隣接するフィールド領域の溝側面に溝の半導体基板の酸化を防止する酸化防止膜を形成し、酸化防止膜の上に絶縁膜を堆積して溝を埋める工程、前記溝により囲まれた第二のアクティブ領域に隣接するフィールド領域の溝側面に前記酸化防止膜を非設置とし、前記絶縁膜を堆積して溝を埋める工程、前記第一および第二のアクティブ領域における前記パッド酸化膜および窒化膜を除去する工程、前記第一のアクティブ領域にｎ型電界効果型トランジスタを形成し、前記第二のアクティブ領域にｐ型電界効果型トランジスタを形成する工程、を有し前記酸化防止膜を非設置の溝側面は前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置するよう形成される、ことを特徴とする。
（１２）前記半導体製造方法において、前記第一のアクティブ領域に隣接するフィールド領域の溝側面および前記第二のアクティブ領域に隣接するフィールド領域の溝側面に酸化防止膜を形成する工程、前記代のアクティブ領域に隣接するフィールド領域の溝側面の前記酸化防止膜を除去する工程、とを含むことを特徴とする。
【００１２】
なお、本願発明者らは、電界効果トランジスタのドレイン電流の応力依存性を測定し、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタでは、その応力依存性が異なることを明らかにした。図４に、nチャネル型電界効果トランジスタ、及びpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す。これは、Ｓｉ（001）面上に、ドレイン電流が〈110〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。評価した電界効果トランジスタのゲート長は0.2μmである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力と以下記す）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力と以下記す）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。nチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約4%／100MPa、チャネルに直角な応力では約2%／100MPa）。一方、pチャネル型電界効果トランジスタの場合には、チャネルに直角な方向に対してはドレイン電流は増加（約4%／100MPa）するが、チャネルに平行な方向に対しては、ドレイン電流は減少（約7%／100MPa）することを明らかにした。
【００１３】
弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加するのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。つまり、本願発明者らは、nチャネル型、pチャネル型電界効果トランジスタのドレイン電流特性が、チャネルを構成するシリコンの結晶格子に生じるひずみの方向、及び絶対値に依存することを明らかにした。
【００１４】
電界効果トランジスタに発生する応力のトランジスタ特性への影響については例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Gm）の応力依存性について研究がなされている（Akemi Hamada, et al., IEEE Trans. Electron Devices, vol. 38, No. 4, pp.895-900, 1991）。しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは、問題にならなかった。これはトランジスタそのものの応力に対する感受性が低かったことが考えられる。図５に前述の文献（Akemi Hamada, et al., IEEE Trans. Electron Devices, vol. 38, No. 4, pp.895-900, 1991）のGmの応力依存性の実験結果（ゲート長：2μm）と、本願発明者らのGmの応力依存性の実験結果（ゲート長：0.2μm）を比較して示す。なお、比較はnチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が2μmの世代のトランジスタに対して、ゲート長0.2μm世代のトランジスタは、応力に対するGmの依存性が約4倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
【００１５】
本発明は、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタを有する半導体装置において、nチャネル型のチャネル部分に発生する圧縮応力を小さくするように、もしくは引張り応力となるように、pチャネル型ではチャネル方向と直角方向の応力状態を平行方向に比べ引張り方向の応力状態とするように、または全体を圧縮応力状態とするように、nチャネル型、pチャネル型電界効果トランジスタ構造を作り分けるようにするものである。
【００１６】
これにより、nチャネル型、pチャネル型、共にドレイン電流特性を向上できるので全体としての性能に優れた半導体装置を提供することができる。
また、本発明の半導体装置は、シリコンゲルマニウムを使わないので転位等を抑制した信頼性の高い半導体装置を提供することができる。
【００１７】
本発明により、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を提供することができる。また、nチャネル型、pチャネル型共にドレイン電流特性に優れた半導体装置を提供できる。
【００１８】
本発明は、特にnチャネル電界効果型トランジスタとpチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有している半導体装置に適応することが好ましい。
【００１９】
【発明の実施の形態】
以下、本発明の実施例を以下に説明する。尚、本発明は以下の実施例に限られるものではなく、他の形態に適応することもできる。
【００２０】
本発明の第１実施例を図1を用いて説明する。図1は本実施例となるインバータ回路図、図２はレイアウト図である。図３は図２のＡ−Ａ’の断面図を示す。
【００２１】
本実施例は、図２に示すように、ｐチャネル型電界効果トランジスタＱ１と、ｎチャネル型電界効果トランジスタＱ２と、それらトランジスタを電気的に接続する配線により構成されている。
【００２２】
基板(sub1)１に形成される、nチャネル型電界効果トランジスタQ2は、p型ウェル層(pwell)２に形成されたn型ソース(soce1)６、ドレイン(drain1)７と、ゲート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構成される。また、ｐチャネル型電界効果トランジスタQ1は、n型ウェル層(nwell)５に形成されたp型ソース(soce)６、ドレイン(drain)７と、ｎチャネルと同様に、ゲート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構成される。さらに、これらトランジスタを接続し、回路を構成するため、コンタクト(contact)１０や配線(ＡＬ)１８が設けられている。なお、ゲート電極の長手方向及びゲート電極と交わる方向(直交)する方向のソースドレイン方向(チャネル方向)を併せて記載する。
【００２３】
また、図３に示すように、厚い酸化膜(SiO2B)１５で溝を埋めた素子分離構造（ＳＴＩ：Shallow Trench Isolation）がフィールド領域として、Ｑ１、Ｑ２トランジスタを電気的に分離するために周りを囲んでいる（電界効果トランジスタが形成される領域は以下、アクティブ領域activeと記す）。ｎチャネル型電界効果トランジスタＱ２に隣接するそのSTI内の溝側壁には、チャネル方向(ソース６とドレイン７を結ぶ方向、ソース６とドレイン７間のゲート電極の長手方向と直交する方向)のみならず、チャネル方向と直交する方向（前記ソース６とドレイン７間に位置するゲート電極の長手方向）にシリコン窒化膜(SiNA)１６が堆積されている。一方、ｐチャネル型電界効果トランジスタＱ１の溝側壁にはチャネル方向と直角方向のみにシリコン窒化膜（SiNA）１６が形成されている。そして、その上に阻止分離のためのシリコン酸化膜(SiO2B)で溝が埋められる。なお、チャネル方向に位置する溝側壁にはシリコン窒化膜(SiN)を非設置とする。
【００２４】
以下、本実施例の半導体装置の作用効果を説明する。LSI等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上（ドレイン電流の増加）が年々進められている。本願発明者らは、ドレイン電流がトランジスタに与える応力によって変化することを明らかにし、pチャネル型電界効果トランジスタと、nチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、nチャネル型、pチャネル型双方のトランジスタのドレイン電流を向上させる方法を見出した。
【００２５】
図４は、電界効果トランジスタのドレイン電流の応力依存性である。図より、nチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し
、pチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加すること等を明らかにした。
【００２６】
STIは図６に示すように、シリコン基板に溝を掘り、その溝内部にシリコン酸化膜(SiO2B)１５を埋め込んだ構造となっており、図３に示すようにトランジスタに隣接するように形成される。また、通常、トランジスタはSTI形成後に形成される。トランジスタを形成する際にはゲート酸化膜やその他、多数の酸化工程が存在する。この酸化工程では、酸化種となる酸素がSTIの溝内部の酸化膜(SiO2B)１５を拡散するので、溝側壁にも酸化膜SiO2Cが成長する。シリコンからシリコン酸化膜に変化する際、約２倍の体積膨張が生じる。この体積膨張は埋め込まれた酸化膜によって拘束を受けるのでその反力として、トランジスタを形成する領域には図６のハッチングで示したように圧縮応力場が形成される。このよう圧縮応力場がnチャネル型電界効果トランジスタ形成領域に形成されると、図４に示したように、ドレイン電流の低下が発生する。また、酸化シミュレータによってこの圧縮応力の様子を解析した例を図７に示すが、ＳＴＩ幅を小さくすると圧縮応力値が大きくなる。これは、溝側壁（両側）で生じた圧縮応力がSTI幅が小さくなることで溝内で干渉し、大きくなるものである。すなわち、Ｑ１、Ｑ２周りのSTI幅によって、Ｑ１、Ｑ２の電気的な特性が変化してしまうことを意味する。この問題はＳＴＩ幅を一定にしてすべての回路をレイアウトするこで解決できると考えられるが、レイアウトの制約が多く現実的ではない。そこで、本発明では、STI領域に酸化種が拡散しても、溝側壁が酸化されないように、溝側面の基板の酸化防止のため、酸化のマスクとなるシリコン窒化膜を溝側壁に堆積させ、圧縮応力の発生を抑制できるようにした。
【００２７】
ｐチャネル型電界効果トランジスタのドレイン電流を増加させるには、図４より、チャネルと平行方向には圧縮方向の応力、チャネルと直角には引張り方向の応力を印加すればよい。そこで、このような応力場とするために、チャネルと平行方向のSTI溝側壁にのみ、シリコン窒化膜を堆積させるようにした。
【００２８】
また、ｎチャネル型電界効果トランジスタでは、チャネルに平行、直角に関係なく圧縮応力でドレイン電流が減少するので、ｎチャネル型電界効果トランジスタを囲むSTI溝側壁にシリコン窒化膜を堆積させるようにした。
【００２９】
したがって、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタを有する半導体装置においては、上記に示すSTI構造によって発生する応力（STI応力）をｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタで制御することで、nチャネル型、pチャネル型両方のドレイン電流の向上が期待できる。このため全体としての特性を向上させることができる。
【００３０】
図２のＡ−Ａ’断面を図示すると図３のようになる。シリコン基板(sub)１にwell領域（４(pwell)、５(pwell)）が形成されており、素子分離としてSTIがそのwell領域の境界に形成されている。さらにｎチャネル型の電界効果トランジスタQ2を囲むSTIの溝内部には酸化防止マスクとして、シリコン窒化膜(SiNA)１６が形成されている。そして、その上に阻止分離のSiO2B１５が堆積されるようにすることができる。ｎチャネル型の電界効果トランジスタQ2はソース(soce1)６、ドレイン(drain1)７、ゲート電極(gato-ox)９で構成されており、また、ｐチャネル型の電界効果トランジスタQ１はソース(soce)６、ドレイン(drain)７、ゲート電極(gato-ox)９で構成されている。これらはインバータ回路とするためにコンタクト(contact)１０を介して配線(ＡＬ)１８に接続されている。
【００３１】
STI構造内にシリコン窒化膜を堆積する方法は図８に示したような方法で実現できる。以下、形成方法について説明する
（１）シリコン基板(sub)１上にパッド酸化膜(SiO2)１２と前記パッド酸化膜１２の上に第一のシリコン窒化膜膜(SiN)１３を形成し、所望の位置の前記第一のシリコン窒化膜膜(SiN)１３、パッド酸化膜(SiO2)１２を除去させ、シリコン基板(sub)１表面を露出させる。その後、前記第一のシリコン窒化膜膜（SiN）１３をマスクとして、所定の溝を形成する（図８a）
（２）前記溝のシリコン基板(sub)１表面を酸化し、酸化膜(SiO2A)１４を形成する（図８ｂ）。
（３）第二のシリコン窒化膜膜(SiNA)１６を露出した表面に形成する（図８ｃ）。
（４）レジスト膜(resist)１７を基板全体に塗布し、所望の部分を感光し、除去する（図８ｄ）。
（５）前記レジスト膜（resist）１７をマスクに等方性のドライエッチグで前記、第二のシリコン窒化膜膜(SiNA)１６の一部を除去する（図８ｅ）（ｎ型電界効果型トランジスタの形成されたアクティブ領域の反対側のアクティブ側溝壁）。
（６）前記レジスト(resist)７を除去し、前記溝内部に酸化膜(SiO2B)１５を埋める（図８ｆ）。
（７）前記第一のシリコン窒化膜膜(SiN)１３の上に形成された前記酸化膜(SiO2B)１５を除去し、平坦化する（図８ｇ）。
（８）前記第一のシリコン窒化膜膜(SiN)１３、前記パット酸化膜(SiO2)１２を除去する（図８ｈ）。
【００３２】
上記方法とすることにより、ＳＴＩ溝内部の片側の溝側壁のみにシリコン窒化膜膜を堆積することができる。
（９）この後、露出させたシリコン基板１上にゲート酸化膜８、ゲート電極９等の図３にも示した素子や配線等を形成してゆく。
【００３３】
図２のインバータ回路のレイアウトを変更すると図９に示したようなものとなる。また、図１０に示す２入力NAND回路に本発明を適用すると、図１１に示したようなものとなる。
【００３４】
また、図１２に示すセンスアンプ回路のような、２つのトランジスタ（Q7やQ8）の特性が同一でなければならないような場合のレイアウトは、図１３に示したものとなる。この場合、Q7とQ8のトランジスタのチャネルと平行方向のSTI応力は２つのトランジスタ間で同一にすることが好ましい。そのため、 Q7、Q8に隣接するようにSTIを介して、アクティブ゛領域を設けることがこの好ましい。Q7、Q8に作用するSTI応力は、ドレイン電流を向上させるためには、図４から高い圧縮応力とすることが有効である。そのため、STI幅S1はＬＳＩ形成過程で最小に加工ができる寸法で形成することが好ましい。S１はQ７やQ8を有するアクティブ領域とそれに対応するQ9及びQ10を有するアクティブ間の距離より小さい。例えば、0.25μm以下程度にすることができる。
【００３５】
図４に示したように、ｐチャネル型電界効果トランジスタにおいて、ドレイン電流を最大限に増加させるにはチャネルと平行、直角方向で残留する応力の方向を変えることが有効である。しかし、応力によるドレイン電流の変化は、チャネルと直角に応力を印加した場合（約2%／100MPa）より、平行に印加した場合（約4%／100MPa）の方が大きい。そのため、ｐチャネル型電界効果トランジスタ形成領域に圧縮応力（チャネル方向に関係なく）を加えることで、トータル的にはドレイン電流の増加（４−２＝２％）が図られることになる。そのため、図に示すように、ｎチャネル型電界効果トランジスタに隣接するSTIのみ、溝側壁にシリコン窒化膜をトランジスタを囲むように形成するようにしても、 nチャネル型、pチャネル型の両方のドレイン電流の向上が期待できる。回路全体としての特性を向上させることができる。
【００３６】
図１のインバータ回路、図１０の２入力ＮＡＮＤ回路、図１２のセンスアンプ回路に上記の方法を適用するとレイアウトは図１４、１５、１６のようになる。
【００３７】
【発明の効果】
本発明により、電流特性に優れたnチャネル電界効果型トランジスタとpチャネル電界効果型トランジスタを有する半導体装置を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第1実施例のインバータ回路を示したものである。
【図２】本発明の第1実施例のインバータ回路のレイアウトを示すものである。
【図３】本発明の第1実施例のインバータ回路レイアウトの断面を示すものである。
【図４】nチャネル型、およびpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す概要図である。
【図５】電界効果トランジスタの世代による、相互コンダクタンス（Gm）の応力に対する依存性の違いを示した実験結果を示す概要図である。
【図６】ＳＴＩ構造における応力発生を説明した概念図である。
【図７】STIの酸化起因応力のSTI幅依存性を解析した結果を示す概要図である。
【図８】STI溝内部にシリコン窒化膜を堆積する方法を説明した概念図である。
【図９】本発明の第1実施例のインバータ回路の別レイアウトを示すものである。
【図１０】２入力ＮＡＮＤ回路を示したものである。
【図１１】２入力ＮＡＮＤ回路に本発明を適用した場合のレイアウトである。
【図１２】センスアンプ回路を示したものである。
【図１３】センスアンプ回路に本発明を適用した場合のレイアウトである。
【図１４】本発明の第２実施例のインバータ回路のレイアウトを示すものである。
【図１５】本発明の第２実施例の２入力ＮＡＮＤ回路のレイアウトを示すものである。
【図１６】本発明の第２実施例のセンスアンプ回路のレイアウトを示すものである。
【符号の説明】
シリコン基板・・・１、浅溝素子分離・・・２、トランジスタ形成領域(active)・・・３、ｐ型well ・・・４、ｎ型well・・・５、ソース(soce，soce１)・・・６、ドレイン(drain，drain１)・・・７、ゲート酸化膜・・・８、ゲート電極・・・９、コンタクト・・・１０、 層間絶縁膜(TEOS)・・・１１、パッド酸化膜・・・１２、第１のシリコン窒化膜膜・・・１３、酸化膜・・１４、埋込み酸化膜・・・１５、第２のシリコン窒化膜・・・１６、レジスト・・・１７、配線・・・１８、Q1，Q3,Q4，Q7,Q8・・・ｐチャネル型電界効果トランジスタ、Q2，Q5,Q6，Q9,Q10・・・ｎチャネル型電界効果トランジスタ
【発明の属する技術分野】
本発明は、半導体装置に関し、特にnチャネル電界効果型トランジスタとpチャネル電界効果型トランジスタとを有している半導体装置に係る。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いLSI等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。特に、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられているが、その高速化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００３】
そこで、nチャネル型電界効果トランジスタの動作速度を早める手段として、電界効果トランジスタのチャネル部分のシリコンにひずみを誘起するという方法が提案されている。シリコン結晶をひずませると電子の移動度（有効質量）が変化することは従来から知られており、特開平11-340337では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて移動度を高め、トランジスタの高速化を図るという方法が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、前述のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きくなり、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、LSI等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加などにより、上述の方法は実用化までには至っていない。
【０００５】
また、相補型電界効果トランジスタは、電子をキャリアとするnチャネル型電界効果トランジスタと、正孔をキャリアとするpチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、nチャネル型、およびpチャネル型各々の高速化を図ることが好ましい。
【０００６】
本発明の目的は、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
題記課題を解決する本発明を以下に示す。
（１）半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接する複数のアクティブ領域を有し、前記アクティブ領域は、ｎ型電界効果型トランジスタが形成された第一のアクティブ領域と、p型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有し、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第二のアクティブ側の溝側面であって、前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記酸化防止膜を非設置とすることを特徴とする。
【０００８】
絶縁層とは、例えば、その周囲に位置するシリコン基板等よりも導電性が低いものを用い、一例として、シリコン酸化層等を用いることができる。また、前記酸化防止膜の上に前記絶縁を堆積する。ソースとドレインを結ぶ方向とは、例えば、いわゆるチャネル方向であることができる。この場合、ゲート電極の長手方向に加わる応力がゲート電極のソースドレイン方向に加わる圧縮応力より低い圧縮応力となるよう形成するか、ゲート電極の長手方向に加わる応力が引張応力でありゲート電極のソースドレイン方向に加わる応力が圧縮応力となるように形成することが好ましい。
前記の半導体装置において、前記酸化防止膜は窒化物膜であることを特徴とする。
【０００９】
ｐ型電界効果型トランジスタを備える第一のアクティブ領域に隣接するフィールド領域の溝側壁に、溝の基板の酸化防止のための酸化防止膜として、例えば、シリコン窒化膜を具備することができる。
（３）前記の半導体装置において、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインとの間に位置するゲート電極の長手方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有することを特徴とする。
【００１０】
前記ゲート電極の長手方向とは、チャネル方向と交わる（例えば直行）方向であることができる。
（４）前記の半導体装置において、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｐ型電界効果型トランジスタのソースとドレインとの間に位置するゲート電極の長手方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有することを特徴とする。
（５）半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接するｎ型電界効果型トランジスタが形成された第一のアクティブ領域及びp型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向及びソースドレインを結ぶ方向と交わる方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有し、前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第二のアクティブ側の溝側面であって、前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記酸化防止膜を非設置とし、ソースドレインを結ぶ方向と交わる方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を形成することを特徴とする。
（６）半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接する複数のアクティブ領域を有し、前記アクティブ領域は、ｎ型電界効果型トランジスタが形成された第一のアクティブ領域と、p型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記溝の半導体基板の酸化を抑制する酸化防止膜を有し、前記第二のアクティブ領域とフィールド領域を介して隣接する第三のアクティブ領域および第一の側の反対側から隣接する第四のアクティブ領域と、を有し、前記第三のアクティブ領域と前記第四のアクティブ領域は、前記第二のアクティブ領域に形成される前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置し、前記第二のアクティブ領域と前記第三のアクティブ領域との間に位置するフィールド領域と前記第二のアクティブ領域と前記第四のアクティブ領域との間に位置するフィールド領域とは、加工寸法誤差の範囲内で同じ幅の領域を有することを特徴とする。
【００１１】
また、加工寸法誤差の範囲内、言い換えればバラツキの範囲内とは、通常の加工バラツキの範囲内、好ましくは0.05μm以下、で同じとなれば良いということである。より好ましくは、本実施例の半導体装置が形成されている半導体基板において、他の回路、例えば、メモリセルや2NAND回路におけるゲート電極のゲート長Lgの加工バラツキの範囲内であることが望ましく、0.05μm以下、さらに好ましくは0.03μm以下であることが望ましい。
（７）前記半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタはセンスアンプ回路を構成することを特徴とする。
（８）前記半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタは差動増幅回路を構成することを特徴とする。
（９）前記半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタはＮＡＮＤ回路を構成することを特徴とする。
（１０）前記半導体装置において、前記酸化防止膜と溝を形成する半導体基板との間には酸化膜が形成されることを特徴とする。例えば、シリコン基板におけるシリコン酸化膜である。
（１１）ｎ型電界効果型トランジスタとｐ型電界効果型トランジスタを有する半導体装置の製造方法であって、半導体基板にパッド酸化膜を形成する工程、前記パッド酸化膜の上に窒化膜を形成する工程、アクティブ領域に隣接するフィールド領域を形成する領域における前記パッド酸化膜および前記窒化膜を除去して開口部を形成する工程、前記開口部の前記半導体基板に溝を形成する工程、前記溝により囲まれた第一のアクティブ領域に隣接するフィールド領域の溝側面に溝の半導体基板の酸化を防止する酸化防止膜を形成し、酸化防止膜の上に絶縁膜を堆積して溝を埋める工程、前記溝により囲まれた第二のアクティブ領域に隣接するフィールド領域の溝側面に前記酸化防止膜を非設置とし、前記絶縁膜を堆積して溝を埋める工程、前記第一および第二のアクティブ領域における前記パッド酸化膜および窒化膜を除去する工程、前記第一のアクティブ領域にｎ型電界効果型トランジスタを形成し、前記第二のアクティブ領域にｐ型電界効果型トランジスタを形成する工程、を有し前記酸化防止膜を非設置の溝側面は前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置するよう形成される、ことを特徴とする。
（１２）前記半導体製造方法において、前記第一のアクティブ領域に隣接するフィールド領域の溝側面および前記第二のアクティブ領域に隣接するフィールド領域の溝側面に酸化防止膜を形成する工程、前記代のアクティブ領域に隣接するフィールド領域の溝側面の前記酸化防止膜を除去する工程、とを含むことを特徴とする。
【００１２】
なお、本願発明者らは、電界効果トランジスタのドレイン電流の応力依存性を測定し、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタでは、その応力依存性が異なることを明らかにした。図４に、nチャネル型電界効果トランジスタ、及びpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す。これは、Ｓｉ（001）面上に、ドレイン電流が〈110〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。評価した電界効果トランジスタのゲート長は0.2μmである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力と以下記す）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力と以下記す）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。nチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約4%／100MPa、チャネルに直角な応力では約2%／100MPa）。一方、pチャネル型電界効果トランジスタの場合には、チャネルに直角な方向に対してはドレイン電流は増加（約4%／100MPa）するが、チャネルに平行な方向に対しては、ドレイン電流は減少（約7%／100MPa）することを明らかにした。
【００１３】
弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加するのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。つまり、本願発明者らは、nチャネル型、pチャネル型電界効果トランジスタのドレイン電流特性が、チャネルを構成するシリコンの結晶格子に生じるひずみの方向、及び絶対値に依存することを明らかにした。
【００１４】
電界効果トランジスタに発生する応力のトランジスタ特性への影響については例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Gm）の応力依存性について研究がなされている（Akemi Hamada, et al., IEEE Trans. Electron Devices, vol. 38, No. 4, pp.895-900, 1991）。しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは、問題にならなかった。これはトランジスタそのものの応力に対する感受性が低かったことが考えられる。図５に前述の文献（Akemi Hamada, et al., IEEE Trans. Electron Devices, vol. 38, No. 4, pp.895-900, 1991）のGmの応力依存性の実験結果（ゲート長：2μm）と、本願発明者らのGmの応力依存性の実験結果（ゲート長：0.2μm）を比較して示す。なお、比較はnチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が2μmの世代のトランジスタに対して、ゲート長0.2μm世代のトランジスタは、応力に対するGmの依存性が約4倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
【００１５】
本発明は、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタを有する半導体装置において、nチャネル型のチャネル部分に発生する圧縮応力を小さくするように、もしくは引張り応力となるように、pチャネル型ではチャネル方向と直角方向の応力状態を平行方向に比べ引張り方向の応力状態とするように、または全体を圧縮応力状態とするように、nチャネル型、pチャネル型電界効果トランジスタ構造を作り分けるようにするものである。
【００１６】
これにより、nチャネル型、pチャネル型、共にドレイン電流特性を向上できるので全体としての性能に優れた半導体装置を提供することができる。
また、本発明の半導体装置は、シリコンゲルマニウムを使わないので転位等を抑制した信頼性の高い半導体装置を提供することができる。
【００１７】
本発明により、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を提供することができる。また、nチャネル型、pチャネル型共にドレイン電流特性に優れた半導体装置を提供できる。
【００１８】
本発明は、特にnチャネル電界効果型トランジスタとpチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有している半導体装置に適応することが好ましい。
【００１９】
【発明の実施の形態】
以下、本発明の実施例を以下に説明する。尚、本発明は以下の実施例に限られるものではなく、他の形態に適応することもできる。
【００２０】
本発明の第１実施例を図1を用いて説明する。図1は本実施例となるインバータ回路図、図２はレイアウト図である。図３は図２のＡ−Ａ’の断面図を示す。
【００２１】
本実施例は、図２に示すように、ｐチャネル型電界効果トランジスタＱ１と、ｎチャネル型電界効果トランジスタＱ２と、それらトランジスタを電気的に接続する配線により構成されている。
【００２２】
基板(sub1)１に形成される、nチャネル型電界効果トランジスタQ2は、p型ウェル層(pwell)２に形成されたn型ソース(soce1)６、ドレイン(drain1)７と、ゲート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構成される。また、ｐチャネル型電界効果トランジスタQ1は、n型ウェル層(nwell)５に形成されたp型ソース(soce)６、ドレイン(drain)７と、ｎチャネルと同様に、ゲート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構成される。さらに、これらトランジスタを接続し、回路を構成するため、コンタクト(contact)１０や配線(ＡＬ)１８が設けられている。なお、ゲート電極の長手方向及びゲート電極と交わる方向(直交)する方向のソースドレイン方向(チャネル方向)を併せて記載する。
【００２３】
また、図３に示すように、厚い酸化膜(SiO2B)１５で溝を埋めた素子分離構造（ＳＴＩ：Shallow Trench Isolation）がフィールド領域として、Ｑ１、Ｑ２トランジスタを電気的に分離するために周りを囲んでいる（電界効果トランジスタが形成される領域は以下、アクティブ領域activeと記す）。ｎチャネル型電界効果トランジスタＱ２に隣接するそのSTI内の溝側壁には、チャネル方向(ソース６とドレイン７を結ぶ方向、ソース６とドレイン７間のゲート電極の長手方向と直交する方向)のみならず、チャネル方向と直交する方向（前記ソース６とドレイン７間に位置するゲート電極の長手方向）にシリコン窒化膜(SiNA)１６が堆積されている。一方、ｐチャネル型電界効果トランジスタＱ１の溝側壁にはチャネル方向と直角方向のみにシリコン窒化膜（SiNA）１６が形成されている。そして、その上に阻止分離のためのシリコン酸化膜(SiO2B)で溝が埋められる。なお、チャネル方向に位置する溝側壁にはシリコン窒化膜(SiN)を非設置とする。
【００２４】
以下、本実施例の半導体装置の作用効果を説明する。LSI等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上（ドレイン電流の増加）が年々進められている。本願発明者らは、ドレイン電流がトランジスタに与える応力によって変化することを明らかにし、pチャネル型電界効果トランジスタと、nチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、nチャネル型、pチャネル型双方のトランジスタのドレイン電流を向上させる方法を見出した。
【００２５】
図４は、電界効果トランジスタのドレイン電流の応力依存性である。図より、nチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し
、pチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加すること等を明らかにした。
【００２６】
STIは図６に示すように、シリコン基板に溝を掘り、その溝内部にシリコン酸化膜(SiO2B)１５を埋め込んだ構造となっており、図３に示すようにトランジスタに隣接するように形成される。また、通常、トランジスタはSTI形成後に形成される。トランジスタを形成する際にはゲート酸化膜やその他、多数の酸化工程が存在する。この酸化工程では、酸化種となる酸素がSTIの溝内部の酸化膜(SiO2B)１５を拡散するので、溝側壁にも酸化膜SiO2Cが成長する。シリコンからシリコン酸化膜に変化する際、約２倍の体積膨張が生じる。この体積膨張は埋め込まれた酸化膜によって拘束を受けるのでその反力として、トランジスタを形成する領域には図６のハッチングで示したように圧縮応力場が形成される。このよう圧縮応力場がnチャネル型電界効果トランジスタ形成領域に形成されると、図４に示したように、ドレイン電流の低下が発生する。また、酸化シミュレータによってこの圧縮応力の様子を解析した例を図７に示すが、ＳＴＩ幅を小さくすると圧縮応力値が大きくなる。これは、溝側壁（両側）で生じた圧縮応力がSTI幅が小さくなることで溝内で干渉し、大きくなるものである。すなわち、Ｑ１、Ｑ２周りのSTI幅によって、Ｑ１、Ｑ２の電気的な特性が変化してしまうことを意味する。この問題はＳＴＩ幅を一定にしてすべての回路をレイアウトするこで解決できると考えられるが、レイアウトの制約が多く現実的ではない。そこで、本発明では、STI領域に酸化種が拡散しても、溝側壁が酸化されないように、溝側面の基板の酸化防止のため、酸化のマスクとなるシリコン窒化膜を溝側壁に堆積させ、圧縮応力の発生を抑制できるようにした。
【００２７】
ｐチャネル型電界効果トランジスタのドレイン電流を増加させるには、図４より、チャネルと平行方向には圧縮方向の応力、チャネルと直角には引張り方向の応力を印加すればよい。そこで、このような応力場とするために、チャネルと平行方向のSTI溝側壁にのみ、シリコン窒化膜を堆積させるようにした。
【００２８】
また、ｎチャネル型電界効果トランジスタでは、チャネルに平行、直角に関係なく圧縮応力でドレイン電流が減少するので、ｎチャネル型電界効果トランジスタを囲むSTI溝側壁にシリコン窒化膜を堆積させるようにした。
【００２９】
したがって、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタを有する半導体装置においては、上記に示すSTI構造によって発生する応力（STI応力）をｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタで制御することで、nチャネル型、pチャネル型両方のドレイン電流の向上が期待できる。このため全体としての特性を向上させることができる。
【００３０】
図２のＡ−Ａ’断面を図示すると図３のようになる。シリコン基板(sub)１にwell領域（４(pwell)、５(pwell)）が形成されており、素子分離としてSTIがそのwell領域の境界に形成されている。さらにｎチャネル型の電界効果トランジスタQ2を囲むSTIの溝内部には酸化防止マスクとして、シリコン窒化膜(SiNA)１６が形成されている。そして、その上に阻止分離のSiO2B１５が堆積されるようにすることができる。ｎチャネル型の電界効果トランジスタQ2はソース(soce1)６、ドレイン(drain1)７、ゲート電極(gato-ox)９で構成されており、また、ｐチャネル型の電界効果トランジスタQ１はソース(soce)６、ドレイン(drain)７、ゲート電極(gato-ox)９で構成されている。これらはインバータ回路とするためにコンタクト(contact)１０を介して配線(ＡＬ)１８に接続されている。
【００３１】
STI構造内にシリコン窒化膜を堆積する方法は図８に示したような方法で実現できる。以下、形成方法について説明する
（１）シリコン基板(sub)１上にパッド酸化膜(SiO2)１２と前記パッド酸化膜１２の上に第一のシリコン窒化膜膜(SiN)１３を形成し、所望の位置の前記第一のシリコン窒化膜膜(SiN)１３、パッド酸化膜(SiO2)１２を除去させ、シリコン基板(sub)１表面を露出させる。その後、前記第一のシリコン窒化膜膜（SiN）１３をマスクとして、所定の溝を形成する（図８a）
（２）前記溝のシリコン基板(sub)１表面を酸化し、酸化膜(SiO2A)１４を形成する（図８ｂ）。
（３）第二のシリコン窒化膜膜(SiNA)１６を露出した表面に形成する（図８ｃ）。
（４）レジスト膜(resist)１７を基板全体に塗布し、所望の部分を感光し、除去する（図８ｄ）。
（５）前記レジスト膜（resist）１７をマスクに等方性のドライエッチグで前記、第二のシリコン窒化膜膜(SiNA)１６の一部を除去する（図８ｅ）（ｎ型電界効果型トランジスタの形成されたアクティブ領域の反対側のアクティブ側溝壁）。
（６）前記レジスト(resist)７を除去し、前記溝内部に酸化膜(SiO2B)１５を埋める（図８ｆ）。
（７）前記第一のシリコン窒化膜膜(SiN)１３の上に形成された前記酸化膜(SiO2B)１５を除去し、平坦化する（図８ｇ）。
（８）前記第一のシリコン窒化膜膜(SiN)１３、前記パット酸化膜(SiO2)１２を除去する（図８ｈ）。
【００３２】
上記方法とすることにより、ＳＴＩ溝内部の片側の溝側壁のみにシリコン窒化膜膜を堆積することができる。
（９）この後、露出させたシリコン基板１上にゲート酸化膜８、ゲート電極９等の図３にも示した素子や配線等を形成してゆく。
【００３３】
図２のインバータ回路のレイアウトを変更すると図９に示したようなものとなる。また、図１０に示す２入力NAND回路に本発明を適用すると、図１１に示したようなものとなる。
【００３４】
また、図１２に示すセンスアンプ回路のような、２つのトランジスタ（Q7やQ8）の特性が同一でなければならないような場合のレイアウトは、図１３に示したものとなる。この場合、Q7とQ8のトランジスタのチャネルと平行方向のSTI応力は２つのトランジスタ間で同一にすることが好ましい。そのため、 Q7、Q8に隣接するようにSTIを介して、アクティブ゛領域を設けることがこの好ましい。Q7、Q8に作用するSTI応力は、ドレイン電流を向上させるためには、図４から高い圧縮応力とすることが有効である。そのため、STI幅S1はＬＳＩ形成過程で最小に加工ができる寸法で形成することが好ましい。S１はQ７やQ8を有するアクティブ領域とそれに対応するQ9及びQ10を有するアクティブ間の距離より小さい。例えば、0.25μm以下程度にすることができる。
【００３５】
図４に示したように、ｐチャネル型電界効果トランジスタにおいて、ドレイン電流を最大限に増加させるにはチャネルと平行、直角方向で残留する応力の方向を変えることが有効である。しかし、応力によるドレイン電流の変化は、チャネルと直角に応力を印加した場合（約2%／100MPa）より、平行に印加した場合（約4%／100MPa）の方が大きい。そのため、ｐチャネル型電界効果トランジスタ形成領域に圧縮応力（チャネル方向に関係なく）を加えることで、トータル的にはドレイン電流の増加（４−２＝２％）が図られることになる。そのため、図に示すように、ｎチャネル型電界効果トランジスタに隣接するSTIのみ、溝側壁にシリコン窒化膜をトランジスタを囲むように形成するようにしても、 nチャネル型、pチャネル型の両方のドレイン電流の向上が期待できる。回路全体としての特性を向上させることができる。
【００３６】
図１のインバータ回路、図１０の２入力ＮＡＮＤ回路、図１２のセンスアンプ回路に上記の方法を適用するとレイアウトは図１４、１５、１６のようになる。
【００３７】
【発明の効果】
本発明により、電流特性に優れたnチャネル電界効果型トランジスタとpチャネル電界効果型トランジスタを有する半導体装置を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第1実施例のインバータ回路を示したものである。
【図２】本発明の第1実施例のインバータ回路のレイアウトを示すものである。
【図３】本発明の第1実施例のインバータ回路レイアウトの断面を示すものである。
【図４】nチャネル型、およびpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す概要図である。
【図５】電界効果トランジスタの世代による、相互コンダクタンス（Gm）の応力に対する依存性の違いを示した実験結果を示す概要図である。
【図６】ＳＴＩ構造における応力発生を説明した概念図である。
【図７】STIの酸化起因応力のSTI幅依存性を解析した結果を示す概要図である。
【図８】STI溝内部にシリコン窒化膜を堆積する方法を説明した概念図である。
【図９】本発明の第1実施例のインバータ回路の別レイアウトを示すものである。
【図１０】２入力ＮＡＮＤ回路を示したものである。
【図１１】２入力ＮＡＮＤ回路に本発明を適用した場合のレイアウトである。
【図１２】センスアンプ回路を示したものである。
【図１３】センスアンプ回路に本発明を適用した場合のレイアウトである。
【図１４】本発明の第２実施例のインバータ回路のレイアウトを示すものである。
【図１５】本発明の第２実施例の２入力ＮＡＮＤ回路のレイアウトを示すものである。
【図１６】本発明の第２実施例のセンスアンプ回路のレイアウトを示すものである。
【符号の説明】
シリコン基板・・・１、浅溝素子分離・・・２、トランジスタ形成領域(active)・・・３、ｐ型well ・・・４、ｎ型well・・・５、ソース(soce，soce１)・・・６、ドレイン(drain，drain１)・・・７、ゲート酸化膜・・・８、ゲート電極・・・９、コンタクト・・・１０、 層間絶縁膜(TEOS)・・・１１、パッド酸化膜・・・１２、第１のシリコン窒化膜膜・・・１３、酸化膜・・１４、埋込み酸化膜・・・１５、第２のシリコン窒化膜・・・１６、レジスト・・・１７、配線・・・１８、Q1，Q3,Q4，Q7,Q8・・・ｐチャネル型電界効果トランジスタ、Q2，Q5,Q6，Q9,Q10・・・ｎチャネル型電界効果トランジスタ
Claims (6)
- 半導体基板主表面に溝を形成して、その内部に絶縁膜を埋め込んだフィールド領域と、前記フィールド領域に隣接するｎ型電界効果型トランジスタが形成された第一のアクティブ領域及びｐ型電界効果型トランジスタが形成された第二のアクティブ領域と、を備え、
前記第一のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第一のアクティブ領域側の溝側面であって、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向及びソースとドレインを結ぶ方向と交わる方向に位置する前記溝側面に前記溝の前記半導体基板の酸化を抑制する酸化防止膜を有し、
前記第二のアクティブ領域に隣接する前記フィールド領域における前記溝の前記第二のアクティブ領域側の溝側面であって、前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置する前記溝側面に前記酸化防止膜を非設置とし、前記ソースとドレインを結ぶ方向と交わる方向に位置する前記溝側面に前記溝の前記半導体基板の酸化を抑制する前記酸化防止膜を形成することを特徴とする半導体装置。 - 請求項１の半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタはセンスアンプ回路を構成することを特徴とする半導体装置。
- 請求項１の半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタは差動増幅回路を構成することを特徴とする半導体装置。
- 請求項１の半導体装置において、前記ｎ型電界効果型トランジスタおよび前記ｐ型電界効果型トランジスタはＮＡＮＤ回路を構成することを特徴とする半導体装置。
- 請求項１の半導体装置において、前記酸化防止膜と前記溝を形成する前記半導体基板との間には酸化膜が形成されることを特徴とする半導体装置。
- ｎ型電界効果型トランジスタとｐ型電界効果型トランジスタを有する半導体装置の製造方法であって、
半導体基板にパッド酸化膜を形成する工程と、
前記パッド酸化膜の上に窒化膜を形成する工程と、
アクティブ領域に隣接するフィールド領域を形成する領域における前記パッド酸化膜および前記窒化膜を除去して開口部を形成する工程と、
前記開口部の前記半導体基板に溝を形成する工程と、
前記溝により囲まれた第一のアクティブ領域に隣接するフィールド領域の溝側面に前記半導体基板の酸化を防止する酸化防止膜を形成し、前記酸化防止膜の上に絶縁膜を堆積して前記溝を埋める工程と、
前記溝により囲まれた第二のアクティブ領域に隣接するフィールド領域の溝側面のうち一部に前記酸化防止膜を非設置とし、前記絶縁膜を堆積して前記溝を埋める工程と、
前記第一および第二のアクティブ領域における前記パッド酸化膜および前記窒化膜を除去する工程と、
前記第一のアクティブ領域に前記ｎ型電界効果型トランジスタを形成し、前記第二のアクティブ領域に前記ｐ型電界効果型トランジスタを形成する工程と、を有し、
前記酸化防止膜が形成される前記溝側面は、前記ｎ型電界効果型トランジスタのソースとドレインを結ぶ方向及び前記ソースとドレインを結ぶ方向と交わる方向並びに前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向と交わる方向に位置するよう夫々形成され、
前記酸化防止膜を非設置の前記溝側面は、前記ｐ型電界効果型トランジスタのソースとドレインを結ぶ方向に位置するよう形成される、ことを特徴とする半導体装置の製造方法。
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| DE102005005327A1 (de) | 2004-05-17 | 2005-12-15 | Infineon Technologies Ag | Feldefekttansistor, Transistoranordnung sowie Verfahren zur Herstellung eines halbleitenden einkristallinen Substrats und einer Transistoranordnung |
| JP4643223B2 (ja) * | 2004-10-29 | 2011-03-02 | 株式会社東芝 | 半導体装置 |
| JP2006165335A (ja) * | 2004-12-08 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| US7274084B2 (en) * | 2005-01-12 | 2007-09-25 | International Business Machines Corporation | Enhanced PFET using shear stress |
| JP4515951B2 (ja) | 2005-03-31 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP4859441B2 (ja) | 2005-06-10 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| US20070090484A1 (en) * | 2005-08-25 | 2007-04-26 | Chartered Semiconductor Manufacturing, Ltd. | Integrated circuit stress control system |
| US20070069307A1 (en) * | 2005-09-27 | 2007-03-29 | Kentaro Eda | Semiconductor device and method of manufacturing the same |
| JP2007103864A (ja) * | 2005-10-07 | 2007-04-19 | Sharp Corp | 半導体装置及びその製造方法 |
| US8407634B1 (en) * | 2005-12-01 | 2013-03-26 | Synopsys Inc. | Analysis of stress impact on transistor performance |
| JP2007157924A (ja) * | 2005-12-02 | 2007-06-21 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
| JP5092751B2 (ja) * | 2005-12-19 | 2012-12-05 | 富士通株式会社 | 半導体装置及びその半導体装置の製造方法 |
| JP2007184418A (ja) * | 2006-01-06 | 2007-07-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007189110A (ja) * | 2006-01-13 | 2007-07-26 | Sharp Corp | 半導体装置及びその製造方法 |
| JP4822857B2 (ja) * | 2006-02-01 | 2011-11-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US8017472B2 (en) * | 2006-02-17 | 2011-09-13 | Infineon Technologies Ag | CMOS devices having stress-altering material lining the isolation trenches and methods of manufacturing thereof |
| US7402885B2 (en) * | 2006-05-15 | 2008-07-22 | Toshiba America Electronic Components, Inc. | LOCOS on SOI and HOT semiconductor device and method for manufacturing |
| JP5103804B2 (ja) * | 2006-06-27 | 2012-12-19 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| WO2008117464A1 (ja) * | 2007-03-27 | 2008-10-02 | Fujitsu Microelectronics Limited | 半導体装置およびその製造方法 |
| JP5163311B2 (ja) * | 2008-06-26 | 2013-03-13 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR101413658B1 (ko) * | 2009-04-30 | 2014-07-07 | 성균관대학교산학협력단 | 반도체 소자 및 그 제조방법 |
| KR101413657B1 (ko) * | 2008-11-28 | 2014-07-02 | 성균관대학교산학협력단 | 반도체 소자 및 그 제조방법 |
| JP2010141102A (ja) * | 2008-12-11 | 2010-06-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| DE102010062239A1 (de) * | 2010-12-01 | 2012-03-01 | Robert Bosch Gmbh | Elektrisches Bauelement |
| US9209091B1 (en) | 2011-08-05 | 2015-12-08 | Maxim Integrated Products, Inc. | Integrated monolithic galvanic isolator |
| US9190346B2 (en) | 2012-08-31 | 2015-11-17 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
| US9817928B2 (en) | 2012-08-31 | 2017-11-14 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
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| US8847324B2 (en) | 2012-12-17 | 2014-09-30 | Synopsys, Inc. | Increasing ION /IOFF ratio in FinFETs and nano-wires |
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| JP4258034B2 (ja) | 1998-05-27 | 2009-04-30 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
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