JP2007184418A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】簡易なプロセスによってトランジスタのチャネルにストレスを印加することによりトランジスタの駆動力を向上する。
【解決手段】Ｐチャネル型ＭＩＳトランジスタＰＴｒの活性領域１１の側方を囲むトレンチ型素子分離１２と、Ｎチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１の側方を囲むトレンチ型素子分離２２との膜質を異なるものとする。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に半導体基板に設けられた分離領域の埋め込み物質を領域により異なるものとし、トランジスタ特性を向上させることができる半導体装置と、局部的に応力の異なる埋め込み領域を形成する方法に関する。
近年、半導体集積回路の高集積化、高機能化及び高速化に伴って、ストレッサ膜によってトランジスタのチャネルへストレスを印加することにより駆動力を向上させる技術が提案されている。例えば、ライナー膜として高ストレッサ膜を用いることにより、チャネルへのストレスを増大させることができる。
Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとでは、駆動力が向上するストレスの向きが逆である。そこで、それぞれの導電型のトランジスタの上に異なるストレスライナー膜を形成する方法が提案されている。
図１４は、従来における半導体装置の構造を示す断面図である。図１４に示す半導体装置では、Ｎチャネル型ＭＩＳトランジスタＮＴｒとＰチャネル型ＭＩＳトランジスタＰＴｒとが配置している。そして、Ｎチャネル型ＭＩＳトランジスタＮＴｒのゲート電極１０１および不純物拡散層１０２の上には引っ張り応力を有するライナー膜１０３が形成されている。一方、Ｐチャネル型ＭＩＳトランジスタＰＴｒのゲート電極１１１および不純物拡散層１１２の上には圧縮応力を有するライナー膜１１３が形成されている。
H.S.Yang. et. Al. IEDM 2004 p1075
しかしながら、トランジスタの導電型により異なるライナー膜を形成すると、工程数が増加してプロセスが複雑化するといった不具合が生じていた。さらに、半導体装置の微細化によってトランジスタ間の距離が近くなると、トランジスタごとに異なるライナー膜を形成するのが困難になるといった不具合も生じていた。
本発明は、かかる点に鑑みてなされたものであり、その目的は、簡易なプロセスによってトランジスタのチャネルにストレスを印加することによりトランジスタの駆動力を向上することにある。
本発明の第１態様の半導体装置は、第１のＭＩＳトランジスタが形成された第１の半導体領域と、第２のＭＩＳトランジスタが形成された第２の半導体領域と、前記第１の半導体領域の側方を囲む第１のトレンチ型素子分離領域と、前記第２の半導体領域の側方を囲む第２のトレンチ型素子分離領域とを備え、前記第１のトレンチ型素子分離領域と前記第２のトレンチ型素子分離領域とは、互いに少なくとも一部領域の膜質が異なっている。
本発明の第１態様の半導体装置では、ＭＩＳ型トランジスタの種類に対応してトレンチ型素子分離領域の膜質を変えることにより、トレンチ型素子分離領域がＭＩＳ型トランジスタのチャネルに及ぼす応力の向きや大きさを変えることができる。これにより、各トランジスタの駆動力の調整および向上が可能となる。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域が前記第１のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域が前記第２のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさとは異なっていてもよい。
本発明の第１態様の半導体装置において、前記第１のＭＩＳトランジスタはＮチャネル型ＭＩＳトランジスタであって、前記第２のＭＩＳトランジスタはＰチャネル型ＭＩＳトランジスタであってもよい。一般に、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとでは、駆動力を向上させるのに必要な応力の向きが異なるため、本発明を適用すると特に効果的である。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分が前記第１のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分が前記第２のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさとが異なっていてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分の方が、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分よりも、圧縮応力が大きくてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分と、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分とでは、密度が異なっていてもよい。
本発明の第１態様の半導体装置において、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分は、シリコン酸化膜とシリコン膜との積層膜を有し、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分は、シリコン酸化膜を有し、且つシリコン膜を有していなくてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分が前記第１のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分が前記第２のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさとが異なっていてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分よりも、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分の方が、圧縮応力が大きくてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分と、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分とでは、密度が異なっていてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分はシリコン酸化膜とシリコン膜との積層膜を有し、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分はシリコン酸化膜を有し、且つシリコン膜を有していなくてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域および前記第２のトレンチ型素子分離領域は、隣接して形成されていてもよい。
本発明の第１態様の半導体装置において、前記第１のトレンチ型素子分離領域および前記第２のトレンチ型素子分離領域のうち前記第１の半導体領域と前記第２の半導体領域との間に位置する部分は、１つのトレンチ内に形成されていてもよい。
本発明の第１態様の半導体装置の製造方法は、第１のＭＩＳトランジスタが形成される第１の半導体領域と、第２のＭＩＳトランジスタが形成される第２の半導体領域とを有する半導体装置の製造方法であって、半導体層のうち前記第１の半導体領域の側方を囲む部分に第１のトレンチを形成し、前記半導体層のうち前記第２の半導体領域の側方を囲む部分に第２のトレンチを形成する工程（ａ）と、前記第１のトレンチ内を埋め込むことにより第１のトレンチ型素子分離領域を形成すると共に、前記第２のトレンチ内を埋め込むことにより第２のトレンチ型素子分離領域を形成する工程（ｂ）とを備え、前記工程（ｂ）では、前記第１のトレンチ型素子分離領域と前記第２のトレンチ型素子分離領域は、互いに少なくとも一部領域の膜質が異なるように形成する。
本発明の第１態様の製造方法では、トレンチ型素子分離領域の膜質を変えることにより、周囲に及ぼす応力の向きや大きさが異なるトレンチ型素子分離領域を形成することができる。これにより、トレンチ型素子分離がトランジスタのチャネルに及ぼす応力の向きや大きさを異なるものとすることができるため、各トランジスタの駆動力の調整および向上が可能となる。
本発明の第１態様の製造方法において、前記工程（ｂ）において、前記第１のトレンチ型素子分離領域が前記第１のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域が前記第２のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさとは異なっていてもよい。
本発明の第１態様の製造方法において、前記工程（ｂ）では、前記第１のトレンチ内と前記第２のトレンチ内に、互いに密度の異なる絶縁膜を埋め込んでもよい。
本発明の第１態様の製造方法において、前記工程（ｂ）は、熱酸化を行うことにより前記第１のトレンチの表面及び第２のトレンチの表面を覆うシリコン酸化膜を形成する工程（ｂ１）と、前記シリコン酸化膜の上から前記第１のトレンチ及び前記第２のトレンチを埋めるシリコン膜を形成する工程（ｂ２）と、前記第１のトレンチ内の前記シリコン膜を酸化し、前記第２のトレンチ内の前記シリコン膜を酸化せずに残す工程（ｂ３）とを備えていてもよい。
本発明の第１態様の製造方法において、前記工程（ａ）では、前記第１の半導体領域と前記第２の半導体領域との間において、前記第１のトレンチおよび前記第２のトレンチを１つのトレンチとして形成してもよい。
本発明の半導体装置では、各トランジスタの駆動力の調整および向上が可能となる。
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の平面構造を示す図であり、図１（ｂ）は、図１（ａ）のA-A線に沿った断面を示す図である。図１（ａ）、（ｂ）に示すように、本実施形態の半導体装置では、半導体基板１０に、Ｐチャネル型ＭＩＳトランジスタＰＴｒと、Ｎチャネル型ＭＩＳトランジスタＮＴｒとが配置している。そして、半導体基板１０のうちＰチャネル型ＭＩＳトランジスタＰＴｒが形成される領域にはＮ型ウェル８５が、Ｎチャネル型ＭＩＳトランジスタＮＴｒが形成される領域にはＰ型ウェル８６が形成されている。なお、本実施形態では、ゲート長方向を半導体基板１０の＜１００＞方向に合わせる場合を例として説明する。
図１（ａ）、（ｂ）に示すように、Ｐチャネル型ＭＩＳトランジスタＰＴｒの活性領域１１の側方は、トレンチ型素子分離１２によって囲まれている。トレンチ型素子分離１２は、トレンチ内に、熱酸化法により形成されたシリコン酸化膜３４を介して、プラズマＣＶＤ法により形成したシリコン窒化膜（以下では、プラズマＳｉＮ膜と称す）１７が埋め込まれた構造を有する。このトレンチ型素子分離１２は、Ｐチャネル型ＭＩＳトランジスタＰＴｒのチャネル領域に圧縮応力を与える。
そして、活性領域１１の上から、その両側方に位置するトレンチ型素子分離１２の上までに亘る領域には、ゲート絶縁膜３７を挟んで、ポリシリコンからなるゲート電極１４が形成されている。活性領域１１のうちゲート電極１４の側方に位置する領域には、ソース領域１５ｓおよびドレイン領域１５ｄが形成されている。
そして、Ｐチャネル型ＭＩＳトランジスタＰＴｒの上は層間絶縁膜３８により覆われている。層間絶縁膜３８を貫通して、ソース領域１５ｓの上にはソースコンタクト１６ｓが、ドレイン領域１５ｄの上にはドレインコンタクト１６ｄが、ゲート電極１４のコンタクト形成領域上にはゲートコンタクト１６ｇが形成されている。
一方、Ｎチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１の側方は、トレンチ型素子分離２２によって囲まれている。トレンチ型素子分離２２は、トレンチ内に、熱酸化法により形成されたシリコン酸化膜３４を介して、プラズマＣＶＤ法により形成されたシリコン窒化膜（以下では、プラズマＳｉＮ膜と称す）２７が埋め込まれた構造を有する。トレンチ型素子分離２２は、Ｎチャネル型ＭＩＳトランジスタＮＴｒのチャネル領域に引っ張り応力を与える。
なお、プラズマＳｉＮ膜は、その製法により周囲に与えるストレスの方向（圧縮または引っ張り）が変わるため、Ｐチャネル型ＭＩＳトランジスタＰＴｒ用のトレンチ型素子分離１２におけるプラズマＳｉＮ膜１７とＮチャネル型ＭＩＳトランジスタＮＴｒ用のトレンチ型素子分離２２におけるプラズマＳｉＮ膜２７とで製法を変えることにより、膜質及び密度を変えることができる。これにより、トレンチ型素子分離が周囲に与えるストレスの方向も変えることが可能となる。
そして、活性領域２１の上から、その両側方に位置するトレンチ型素子分離２２の上までに亘る領域には、ゲート絶縁膜３７を挟んで、ポリシリコンからなるゲート電極２４が形成されている。活性領域２１のうちゲート電極２４の側方に位置する領域には、ソース領域２５ｓおよびドレイン領域２５ｄが形成されている。
そして、Ｎチャネル型ＭＩＳトランジスタＮＴｒの上は層間絶縁膜３８により覆われている。層間絶縁膜３８を貫通して、ソース領域２５ｓの上にはソースコンタクト２６ｓが、ドレイン領域２５ｄの上にはドレインコンタクト２６ｄが、ゲート電極２４のコンタクト形成領域上にはゲートコンタクト２６ｇが形成されている。
次に、本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図２（ａ）〜図３（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図２（ａ）〜図３（ｄ）においては、Ｐチャネル型ＭＩＳトランジスタＰＴｒを形成するための領域（Ｐチャネル型ＭＩＳトランジスタ形成領域）Ｒｐと、Ｎチャネル型ＭＩＳトランジスタＮＴｒを形成する領域（Ｎチャネル型ＭＩＳトランジスタ形成領域）Ｒｎとが配置している。
本実施形態の製造方法では、図２（ａ）に示す構造を得るために以下の工程を行う。まず、シリコンからなる半導体基板１０における、Ｐチャネル型ＭＩＳトランジスタ形成領域ＲｐにはＮ型ウェル８５を形成し、Ｎチャネル型ＭＩＳトランジスタ形成領域ＲｎにはＰ型ウェル８６を形成する。その後、シリコンからなる半導体基板１０の上に、ＣＶＤ法によりシリコン酸化膜３１およびシリコン窒化膜３２を順次堆積する。次に、シリコン窒化膜３２の上に、素子分離形成領域に開口を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクとしてエッチングを行うことにより、シリコン窒化膜３２およびシリコン酸化膜３１のうち不要な部分を除去し、さらに、半導体基板１０を所望の深さまで除去することにより、トレンチ３３を形成する。このトレンチ３３は、Ｐチャネル型ＭＩＳトランジスタ形成領域Ｒｐの周囲を囲むトレンチ３３ｐと、Ｎチャネル型ＭＩＳトランジスタ形成領域Ｒｎの周囲を囲むトレンチ３３ｎとを有する。
次に、図２（ｂ）に示す工程で、半導体基板１０を熱酸化することにより、トレンチ３３ｐ、３３ｎの表面にシリコン酸化膜３４を形成する。
次に、図２（ｃ）に示す工程で、半導体基板１０上の全面に、プラズマＣＶＤ法を用いて圧縮応力を生じるプラズマＳｉＮ膜１７を、トレンチ３３ｐ、３３ｎ内が完全に充填される厚さで形成する。ここで、圧縮応力を生じるプラズマＳｉＮ膜とは、周囲に及ぼす応力が圧縮応力であることを意味し、プラズマＳｉＮ膜１７は、チャネル領域に対して圧縮応力を印加する。なお、圧縮応力を生じるプラズマＳｉＮ膜１７は、プラズマＣＶＤ法において膜中の水素（Ｈ）含有量が多くなる条件で行うことにより形成することができる。
次に、図２（ｄ）に示す工程で、ＣＭＰ法を用いて、プラズマＳｉＮ膜１７をシリコン窒化膜３２の表面が露出するまで研磨して平坦化する。その後、シリコン窒化膜３２及びシリコン酸化膜３１をエッチングすることにより、半導体基板１０の表面を露出させる。このとき、半導体基板１０の表面が露出しない程度まで、シリコン窒化膜３２及びシリコン酸化膜３１をＣＭＰ法により研磨除去してもよい。
次に、図２（ｅ）に示す工程で、半導体基板１０の上にシリコン窒化膜３５を堆積した後に、シリコン窒化膜３５の上に、トレンチ３３ｐ上を覆い、トレンチ３３ｎ上に開口を有するレジストパターン３６を形成する。そして、レジストパターン３６をマスクとしてシリコン窒化膜３５のエッチングを行うことにより、シリコン窒化膜３５のうちトレンチ３３ｎの上に位置する部分を除去する。
次に、図３（ａ）に示す工程で、レジストパターン３６を除去した後、シリコン窒化膜３５をマスクとしてエッチングを行うことにより、トレンチ３３ｎ内に埋め込まれたプラズマＳｉＮ膜１７を除去する。
次に、図３（ｂ）に示す工程で、半導体基板１０上の全面に、プラズマＣＶＤ法を用いて引っ張り応力を生じるプラズマＳｉＮ膜２７を、トレンチ３３ｎ内が完全に充填される厚さで形成する。ここで、引っ張り応力を生じるプラズマＳｉＮ膜とは、周囲に及ぼす応力が引っ張り応力であることを意味し、プラズマＳｉＮ膜２７は、チャネル領域に対して引っ張り応力を印加する。なお、引っ張り応力を生じるプラズマＳｉＮ膜２７は、プラズマＣＶＤ法において膜中の水素（Ｈ）含有量が多くなる条件で膜形成を行った後、例えばＵＶ照射することにより膜中の水素（Ｈ）を離脱させＳｉ−Ｎ結合を増やすことにより形成することができる。
次に、図３（ｃ）に示す工程で、プラズマＳｉＮ膜２７をシリコン窒化膜３５の表面が露出するまで研磨して平坦化する。その後、シリコン窒化膜３５をエッチングすることにより、半導体基板１０の表面を露出させる。このとき、半導体基板１０の表面が露出しない程度まで、シリコン窒化膜３５をＣＭＰ法により研磨除去してもよい。
次に、図３（ｄ）に示す工程で、ソース・ドレイン領域２５ｓ、２５ｄ（図１（ａ）に示す）、ゲート電極１４、２４、層間絶縁膜３８および各コンタクト１６ｇ、１６ｓ、１６ｄ、２６ｇ、２６ｓ、２６ｄ（図１（ａ）に示す）を形成する。以上の工程により、本実施形態の半導体装置を得ることができる。
本実施形態では、プラズマＳｉＮ膜１７とプラズマＳｉＮ膜２７とを異なる製造条件で形成し、それぞれの膜の膜質及び密度を変えることにより、トレンチ型素子分離１２、２２がＭＩＳ型トランジスタのチャネルに加える応力の大きさおよび方向を変えることができる。このように、ＭＩＳ型トランジスタの種類に対応して応力の向きや大きさを変えることにより、各トランジスタの駆動力の調整および向上が可能となる。
なお、本実施形態では、トレンチ型素子分離１２の全体とトレンチ型素子分離２２の全体との膜の膜質及び密度を変える場合について説明した。しかしながら、トレンチ型素子分離１２、２２のうち活性領域のゲート長方向の両端のみの膜の膜質及び密度を異なるものとしてもよい。この場合には、Ｐチャネル型ＭＩＳトランジスタのゲート長方向におけるチャネルに及ぼされる圧縮応力を、Ｎチャネル型ＭＩＳトランジスタのゲート長方向におけるチャネルに及ぼされる圧縮応力の値よりも大きくすればよい。または、トレンチ型素子分離１２、２２のうち活性領域のゲート幅方向の両端のみの膜の膜質及び密度を異なるものとしてもよい。この場合には、Ｎチャネル型ＭＩＳトランジスタのゲート幅方向におけるチャネルに及ぼされる圧縮応力を、Ｐチャネル型ＭＩＳトランジスタのゲート幅方向におけるチャネルに及ぼされる圧縮応力の値よりも大きくすればよい。
（第２の実施形態）
図４（ａ）は、本発明の第２の実施形態に係る半導体装置の平面構造を示す図であり、図４（ｂ）は、図４（ａ）のB-B線に沿った断面を示す図である。図４（ａ）、（ｂ）に示すように、本実施形態の半導体装置では、半導体基板１０に、Ｐチャネル型ＭＩＳトランジスタＰＴｒと、Ｎチャネル型ＭＩＳトランジスタＮＴｒとが配置している。そして、半導体基板１０のうちＰチャネル型ＭＩＳトランジスタＰＴｒが形成される領域にはＮ型ウェル８５が、Ｎチャネル型ＭＩＳトランジスタＮＴｒが形成される領域にはＰ型ウェル８６が形成されている。なお、本実施形態では、ゲート長方向を半導体基板１０の＜１００＞方向に合わせる場合を例として説明する。
Ｐチャネル型ＭＩＳトランジスタＰＴｒの活性領域１１の側方は、トレンチ型素子分離１２によって囲まれている。ゲート幅方向の側方に位置するトレンチ型素子分離１２は、トレンチ内の表面に形成された熱酸化法によるシリコン酸化膜３４と、トレンチ内におけるシリコン酸化膜３４の上に形成され、断面が凹部形状を有するＣＶＤ法によるシリコン酸化膜（以下ではＣＶＤ酸化膜と称す）４１と、トレンチ内におけるＣＶＤ酸化膜４１の上に、凹部を充填するように形成されたポリシリコン膜４２とから構成されている。そして、ゲート長方向の側方に位置するトレンチ型素子分離１２は、トレンチ内の表面に形成された熱酸化法によるシリコン酸化膜３４と、トレンチ内におけるシリコン酸化膜３４の上に、トレンチ内を充填するように形成されたＣＶＤ酸化膜４１とから構成されている。
一方、Ｎチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１の側方は、トレンチ型素子分離２２によって囲まれている。ゲート幅方向の側方に位置するトレンチ型素子分離２２は、トレンチの表面に形成された熱酸化法によるシリコン酸化膜３４と、トレンチ内におけるシリコン酸化膜３４の上に形成され、断面が凹部形状を有するＣＶＤ酸化膜４１と、トレンチ内におけるＣＶＤ酸化膜４１の上に凹部を充填するように形成され、ポリシリコンを熱酸化することにより得られたシリコン酸化膜（以下ではポリシリコン酸化膜と称す）４２ａとで構成されている。そして、ゲート長方向の側方に位置するトレンチ型素子分離２２は、トレンチ内の表面に形成された熱酸化法によるシリコン酸化膜３４と、トレンチ内におけるシリコン酸化膜３４の上に、トレンチ内を充填するように形成されたＣＶＤ酸化膜４１とから構成されている。なお、トレンチに埋め込まれる膜種以外の構成は第１の実施形態と同様であるため、その詳細な説明は省略する。
次に、本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図５（ａ）〜図７（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図５（ａ）〜図７（ｂ）においては、Ｐチャネル型ＭＩＳトランジスタＰＴｒを形成するための領域Ｒｐと、Ｎチャネル型ＭＩＳトランジスタＮＴｒを形成する領域Ｒｎとが配置している。
本実施形態の製造方法では、図５（ａ）に示す構造を得るために以下の工程を行う。まず、シリコンからなる半導体基板１０における、Ｐチャネル型ＭＩＳトランジスタ形成領域ＲｐにはＮ型ウェル８５を形成し、Ｎチャネル型ＭＩＳトランジスタ形成領域ＲｎにはＰ型ウェル８６を形成する。その後、シリコンからなる半導体基板１０の上に、ＣＶＤ法によりシリコン酸化膜３１およびシリコン窒化膜３２を順次堆積する。次に、シリコン窒化膜３２の上に、素子分離形成領域に開口を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクとしてエッチングを行うことにより、シリコン窒化膜３２およびシリコン酸化膜３１のうち不要な部分を除去し、さらに、半導体基板１０を所望の深さまで除去することにより、トレンチ３３を形成する。
次に、図５（ｂ）に示す工程で、半導体基板１０を熱酸化することにより、トレンチ３３の表面にシリコン酸化膜３４を形成する。
次に、図５（ｃ）に示す工程で、半導体基板１０上の全面に、トレンチ３３の底面および側面を覆うようにＣＶＤ酸化膜４１を形成する。このとき、Ｐチャネル型ＭＩＳトランジスタＰＴｒの活性領域１１のゲート幅方向の側方及びＮチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１のゲート幅方向の側方では、ＣＶＤ酸化膜４１によってトレンチ３３を完全に埋めずに、トレンチ３３の中央部に凹部を形成する。この凹部の形成法としては、例えば、ＣＶＤ酸化膜４１によってトレンチ３３を完全に埋めた後、活性領域１１及び活性領域２１の両側（ゲート幅方向における両側）に位置する部分だけエッチングして凹部を形成する方法がある。
次に、図５（ｄ）に示す工程で、ＣＶＤ酸化膜４１の上にポリシリコン膜４２を形成する。このとき、ポリシリコン膜４２は、トレンチ３３内が完全に埋まる厚さで形成する。
次に、図６（ａ）に示す工程で、ＣＭＰ法を用いて、ＣＶＤ酸化膜４１およびポリシリコン膜４２をシリコン窒化膜３２の表面が露出するまで研磨して平坦化する。その後、シリコン窒化膜３２及びシリコン酸化膜３１をエッチングすることにより、半導体基板１０の表面を露出させる。このとき、半導体基板１０の表面が露出しない程度まで、シリコン窒化膜３２及びシリコン酸化膜３１をＣＭＰ法により研磨除去してもよい。
次に、図６（ｂ）に示す工程で、半導体基板１０の上に、シリコン窒化膜４３を堆積する。
次に、図６（ｃ）に示す工程で、シリコン窒化膜４３の上に、トレンチ３３ｐ上を覆い、トレンチ３３ｎ上に開口を有するレジストパターン４４を形成する。その後、レジストパターン４４をマスクとしてシリコン窒化膜４３のエッチングを行うことにより、シリコン窒化膜４３のうちトレンチ３３ｎの上に位置する部分を除去する。
次に、図６（ｄ）に示す工程で、レジストパターン４４を除去した後、シリコン窒化膜４３をマスクとしてポリシリコン膜４２の熱酸化を行うことにより、トレンチ３３ｎ内におけるポリシリコン膜４２が酸化されてポリシリコン酸化膜４２ａとなる。これにより、Ｐチャネル型ＭＩＳトランジスタＰＴｒの活性領域１１のゲート幅方向の側方には、トレンチ３３ｐの表面に形成されたシリコン酸化膜３４と、シリコン酸化膜３４の上に形成された断面が凹部形状を有するＣＶＤ酸化膜４１と、トレンチ３３ｐ内におけるＣＶＤ酸化膜４１の上に凹部を充填するように形成されたポリシリコン膜４２とからなるトレンチ型素子分離１２が形成される。また、Ｐチャネル型ＭＩＳトランジスタＰＴｒの活性領域１１のゲート長方向の側方には、トレンチ３３ｐの表面に形成されたシリコン酸化膜３４と、トレンチ３３ｐ内におけるシリコン酸化膜３４の上に、トレンチ３３ｐ内を充填するように形成されたＣＶＤ酸化膜４１とからなるトレンチ型素子分離１２が形成される。
一方、Ｎチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１のゲート幅方向の側方には、トレンチ３３ｎの表面に形成されたシリコン酸化膜３４と、シリコン酸化膜３４の上に形成された断面が凹部形状を有するＣＶＤ酸化膜４１と、トレンチ３３ｎ内におけるＣＶＤ酸化膜４１の上に、凹部を充填するように形成されたポリシリコン酸化膜４２ａとからなるトレンチ型素子分離２２が設けられる。また、Ｎチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１のゲート長方向の側方には、トレンチ３３ｎの表面に形成されたシリコン酸化膜３４と、トレンチ３３ｎ内におけるシリコン酸化膜３４の上に、トレンチ３３ｎ内を充填するように形成されたＣＶＤ酸化膜４１とからなるトレンチ型素子分離１２が設けられる。
次に、図７（ａ）に示す工程で、シリコン窒化膜４３を選択的に除去した後、活性領域１１、２１の表面を熱酸化することにより、ゲート絶縁膜３７を形成する。その後、図７（ｂ）に示す工程で、ゲート電極１４、２４、層間絶縁膜３８および各コンタクト１６ｇ、１６ｓ、１６ｄ、２６ｇ、２６ｓ、２６ｄ（図４（ａ）、（ｂ）に示す）を形成する。以上の工程により、本実施形態の半導体装置が形成される。
本実施形態では、図６（ｄ）に示す工程で、トレンチ３３ｎ内に埋め込まれているポリシリコン膜４２を酸化してポリシリコン酸化膜４２ａを形成する。熱酸化を行うと体積が膨張するため、ポリシリコン酸化膜４２ａが周囲に及ぼす圧縮応力の強さは、ポリシリコン膜４２よりも強くなる。これにより、Ｎチャネル型ＭＩＳトランジスタＮＴｒのゲート幅方向におけるチャネルに、Ｐチャネル型ＭＩＳトランジスタＰＴｒのゲート幅方向におけるチャネルよりも強い圧縮応力を加えることができる。このように、本実施形態では、ＭＩＳ型トランジスタの種類に対応して応力の向きや大きさを変えることにより、各トランジスタの駆動力の調整および向上が可能となる。
なお、本実施形態では、図４（ａ）に示すように、活性領域１１、２１のゲート長方向における両側に位置するトレンチ型素子分離１２、２２は、シリコン酸化膜３４とＣＶＤ酸化膜４１とで構成されているが、シリコン酸化膜３４とＣＶＤ酸化膜４１とポリシリコン膜４２とで構成されていてもよい。この場合、図５（ｃ）に示す工程で、トレンチ３３内が完全に埋まらない膜厚でＣＶＤ酸化膜４１を形成した後、ポリシリコン膜４２を形成し、その後、ポリシリコン膜４２のうち活性領域２１のゲート幅方向に位置する部分のみを熱酸化してポリシリコン酸化膜を形成すればよい。
図８（ａ）は、第２の実施形態の変形例に係る半導体装置の平面構造を示す図であり、図８（ｂ）は、図８（ａ）のC-C線に沿った断面を示す図である。図８（ａ）、（ｂ）に示す変形例の半導体装置では、半導体基板１０に、Ｎチャネル型ＭＩＳトランジスタＮＴｒと、Ｐチャネル型ＭＩＳトランジスタＰＴｒとが配置している。そして、半導体基板１０のうちＰチャネル型ＭＩＳトランジスタＰＴｒが形成される領域にはＮ型ウェル８５が、Ｎチャネル型ＭＩＳトランジスタＮＴｒが形成される領域にはＰ型ウェル（図示せず）が形成されている。
本変形例では、ゲート電極５４、６４の配置する方向が上記実施形態における方向と異なっている。また、トレンチ型素子分離内においてポリシリコン膜７２およびポリシリコン酸化膜７２ａの配置する領域も異なっている。つまり、ゲート長方向からチャネルに応力を加えることができるように、トレンチ型素子分離内の膜の配置を変えているのである。
本変形例の構造を詳細に説明すると、Ｎチャネル型ＭＩＳトランジスタＮＴｒのゲート電極５４とＰチャネル型ＭＩＳトランジスタＰＴｒのゲート電極６４とが、１つのゲート配線で構成されている。そして、Ｎチャネル型ＭＩＳトランジスタＮＴｒのトレンチ型素子分離のうち活性領域５１の両側（ゲート長方向における両側）に配置する部分には、中央部に、ポリシリコン膜７２が埋め込まれている。一方、Ｐチャネル型ＭＩＳトランジスタＰＴｒのトレンチ型素子分離のうち活性領域６１の両側（ゲート長方向における両側）に配置する部分には、中央部に、ポリシリコン酸化膜７２ａが埋め込まれている。それ以外の構成や製造方法は上記実施形態で述べたのと同様であるので、その説明を省略する。
なお、本実施形態では、図５（ｃ）に示す工程でＣＶＤ酸化膜４１を形成した後に図５（ｄ）に示す工程でポリシリコン膜４２を形成した。しかしながら、必ずしもＣＶＤ酸化膜４１を形成する必要はない。この場合には、図５（ｂ）に示す工程で熱酸化を行うことによりシリコン酸化膜３４を形成した後に、シリコン酸化膜３４の上にポリシリコン膜を形成してトレンチ３３を埋めればよい。その後に、図６（ｂ）〜（ｄ）のような方法によりＮチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１の両側（ゲート幅方向における両側）に位置する部分のポリシリコン膜を熱酸化してポリシリコン酸化膜を形成するか、または図８のような方法によりＰチャネル型ＭＩＳトランジスタＰＴｒの活性領域６１の両側（ゲート長方向における両側）に位置する部分のポリシリコン膜を熱酸化してポリシリコン酸化膜を形成すればよい。この場合にも、シリコン酸化膜３４によりトレンチ型素子分離の絶縁性は保たれる。
なお、本実施形態では、ポリシリコン膜４２によってトレンチ３３を埋める場合について説明したが、ポリシリコン膜４２のかわりにアモルファスシリコンを用いてもよい。
（第３の実施形態）
図９（ａ）は、本発明の第３の実施形態に係る半導体装置の平面構造を示す図であり、図９（ｂ）は、図９（ａ）のD-D線に沿った断面を示す図である。図９（ａ）、（ｂ）に示すように、本実施形態の半導体装置では、半導体基板１０に、Ｎチャネル型ＭＩＳトランジスタＮＴｒと、Ｐチャネル型ＭＩＳトランジスタＰＴｒとが配置している。なお、本実施形態では、ゲート長方向を半導体基板１０の＜１００＞方向に合わせる場合を例として説明する。
半導体基板１０のうちＰチャネル型ＭＩＳトランジスタＰＴｒが形成される領域にはＮ型ウェル８５が、Ｎチャネル型ＭＩＳトランジスタＮＴｒが形成される領域にはＰ型ウェル８６が形成されている。
Ｐチャネル型ＭＩＳトランジスタＰＴｒの活性領域１１およびＮチャネル型ＭＩＳトランジスタＮＴｒの活性領域２１の側方は、トレンチ３３によって囲まれている。トレンチ３３のうち活性領域１１と活性領域２１との間に位置する部分３３ａは、他の部分３３ｂよりも広い幅で形成されている。
トレンチ３３のうち活性領域１１と活性領域２１との間に位置する部分３３ａでは、トレンチ３３の表面が熱酸化法によるシリコン酸化膜３４により覆われ、シリコン酸化膜３４の上には凹部形状を有するＣＶＤ酸化膜８１が形成されている。そして、ＣＶＤ酸化膜８１の上において、活性領域１１に近い側の凹部内にはポリシリコン膜８２が形成され、活性領域２１に近い側の凹部内には、ポリシリコン酸化膜８２ａが形成されている。
活性領域１１の上から、その両側方に位置するトレンチ３３の上までに亘る領域には、ゲート絶縁膜３７を挟んで、ポリシリコンからなるゲート電極８７が形成されている。活性領域１１のうちゲート電極８７の側方に位置する領域には、ソース領域１５ｓおよびドレイン領域１５ｄが形成されている。
一方、活性領域２１の上から、その両側方に位置するトレンチ３３の上までに亘る領域には、ゲート絶縁膜３７を挟んで、ポリシリコンからなるゲート電極８７が形成されている。活性領域２１のうちゲート電極８７の側方に位置する領域には、ソース領域２５ｓおよびドレイン領域２５ｄが形成されている。
Ｐチャネル型ＭＩＳトランジスタＰＴｒおよびＮチャネル型ＭＩＳトランジスタＮＴｒの上は層間絶縁膜３８により覆われている。そして、ソース領域１５ｓ及びドレイン領域１５ｄの上には層間絶縁膜３８を貫通して設けられたソースコンタクト１６ｓ及びドレインコンタクト１６ｄが形成されており、ソース領域２５ｓ及びドレイン領域２５ｄの上には層間絶縁膜３８を貫通して設けられたソースコンタクト２６ｓ及びドレインコンタクト２６ｄが形成されている、ゲート電極８７の上には、層間絶縁膜３８を貫通して設けられた共通のゲートコンタクト３９が形成されている。
次に、本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図１０（ａ）〜図１２（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。図１０（ａ）〜図１２（ｄ）においては、Ｐチャネル型ＭＩＳトランジスタＰＴｒを形成するための領域（Ｐチャネル型ＭＩＳトランジスタ形成領域）Ｒｐと、Ｎチャネル型ＭＩＳトランジスタＮＴｒを形成する領域（Ｎチャネル型ＭＩＳトランジスタ形成領域）Ｒｎとが配置している。
本実施形態の製造方法では、まず図１０（ａ）に示す構造を得るために以下の工程を行う。まず、シリコンからなる半導体基板１０における、Ｐチャネル型ＭＩＳトランジスタ形成領域ＲｐにはＮ型ウェル８５を形成し、Ｎチャネル型ＭＩＳトランジスタ形成領域ＲｎにはＰ型ウェル８６を形成する。その後、半導体基板１０の上に、ＣＶＤ法によりシリコン酸化膜３１およびシリコン窒化膜３２を順次堆積する。次に、シリコン窒化膜３２の上に、素子分離形成領域に開口を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクとしてエッチングを行うことにより、シリコン窒化膜３２およびシリコン酸化膜３１のうち不要な部分を除去し、さらに、半導体基板１０を所望の深さまで除去することにより、トレンチ３３を形成する。このトレンチ３３は、半導体基板１０のうち活性領域１１、２１を囲む領域に形成する。トレンチ３３は、活性領域１１と活性領域２１との間に位置する部分３３ａの幅を、他の部分３３ｂの幅よりも広く形成する。
次に、図１０（ｂ）に示す工程で、半導体基板１０を熱酸化することにより、トレンチ３３内の表面にシリコン酸化膜３４を形成する。
次に、図１０（ｃ）に示す工程で、半導体基板１０上の全面に、トレンチ３３の底面および側面を覆うようにＣＶＤ酸化膜８１を形成する。このとき、ＣＶＤ酸化膜８１は、トレンチ３３を完全に埋めずに、トレンチ３３の中央部に凹部が残る厚さで形成する。
次に、図１０（ｄ）に示す工程で、ＣＶＤ酸化膜８１の上にポリシリコン膜８２を形成する。このとき、ポリシリコン膜８２は、トレンチ３３ｂ内が完全に埋まる厚さで、且つ、トレンチ３３ａ内には凹部が残る厚さで形成する。
次に、図１１（ａ）に示す工程で、ＣＭＰ法を用いてＣＶＤ酸化膜８１およびポリシリコン膜８２を研磨除去し、さらにシリコン窒化膜３２及びシリコン酸化膜３１をエッチングすることにより、半導体基板１０の表面を露出させる。
次に、図１１（ｂ）に示す工程で、半導体基板１０上の全面に、シリコン窒化膜８３を堆積する。
次に、図１１（ｃ）に示す工程で、シリコン窒化膜８３の上に、Ｐチャネル型ＭＩＳトランジスタ形成領域Ｒｐのトレンチを覆い、Ｎチャネル型ＭＩＳトランジスタ形成領域Ｒｎのトレンチ上に開口を有するレジストパターン８４を形成する。その後、レジストパターン８４をマスクとしてエッチングを行うことにより、シリコン窒化膜８３のうちＮチャネル型ＭＩＳトランジスタ形成領域Ｒｎのトレンチ３３の上に位置する部分を除去する。ここで、トレンチ３３のうち活性領域１１と活性領域２１との間に位置する部分３３ａでは、活性領域２１に近い側の領域のシリコン窒化膜８３が除去され、活性領域１１に近い側の領域のシリコン窒化膜８３が残存する。
次に、図１１（ｄ）に示す工程で、シリコン窒化膜８３をマスクとしてポリシリコン膜８２を熱酸化することより、Ｎチャネル型ＭＩＳトランジスタ形成領域Ｒｎのトレンチ内におけるポリシリコン膜８２をポリシリコン酸化膜８２ａにする。このとき、Ｐチャネル型ＭＩＳトランジスタ形成領域Ｒｐのトレンチ３３内におけるポリシリコン膜８２はそのままの状態で残存する。つまり、トレンチ３３のうち活性領域１１と活性領域２１との間に位置する部分３３ａでは、活性領域２１に近い側の部分がポリシリコン酸化膜８２ａとなり、活性領域１１に近い側の部分がポリシリコン膜８２のままとなる。
次に、図１２（ａ）に示す工程で、半導体基板１０の上にゲート絶縁膜３７を形成した後、図１２（ｂ）に示す工程で、ポリシリコン膜８７ａを形成する。次に、図１２（ｃ）に示す工程で、ポリシリコン膜８７ａをパターンニングすることにより、ゲート電極８７を形成する。その後、図１２（ｄ）に示す工程で、層間絶縁膜３８および各コンタクト１６ｓ、１６ｄ、２６ｓ、２６ｄ、３９を形成する。以上の工程により、本実施形態の半導体装置を得ることができる。
本実施形態では、第２の実施形態と同様の効果を得ることができる。
なお、本実施形態では、トレンチ型素子分離のうち活性領域のゲート幅方向の両側に位置する部分の膜種を変える場合について説明した。しかしながら、ゲート長方向の膜種を変えてもよい。
なお、本実施形態では、図１０（ｃ）に示す工程でＣＶＤ酸化膜８１を形成した後に図１０（ｄ）に示す工程でポリシリコン膜８２を形成した。しかしながら、必ずしもＣＶＤ酸化膜８１を形成する必要はない。この場合には、図１０（ｂ）に示す工程で熱酸化を行うことによりシリコン酸化膜３４を形成した後に、シリコン酸化膜３４の上からポリシリコン膜でトレンチ３３を埋めればよい。そして、その後に、ポリシリコン膜の熱酸化を行えばよい。この場合にも、シリコン酸化膜３４によりトレンチ型素子分離の絶縁性は保たれる。
なお、本実施形態では、ポリシリコン膜８２によってトレンチ３３を埋める場合について説明したが、ポリシリコン膜８２のかわりにアモルファスシリコンを用いてもよい。
（その他の実施形態）
なお、上記実施形態では、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを有する半導体装置について説明した。しかしながら、本発明は、必要な駆動力の異なるＮチャネル型トランジスタ同士またはＰチャネル型トランジスタ同士にも適用することができる。
また、上記実施形態では、半導体基板を、ゲート長方向が＜１００＞方向となるように配置した。しかしながら、本発明は、ゲート長方向が＜１１０＞方向となるように配置する場合にも適用することができる。その場合にも、トレンチ型素子分離がチャネルに及ぼす応力の方向および大きさを調整することにより、ＭＩＳトランジスタの駆動力を調整することができる。図１３（ａ）、（ｂ）は、ＭＩＳ型トランジスタの駆動力が向上する応力の向きおよび大きさを示す図である。図１３（ａ）は、＜１１０＞方向がゲート長方向となる半導体基板を用いた場合、図１３（ｂ）は、＜１００＞方向がゲート長方向となる半導体基板を用いた場合を示している。この図に示すように、応力の方向および強さを各トランジスタごとに調整することにより、各トランジスタで駆動力を向上させることができる。
以上説明したように、本発明は、トランジスタの高性能化等に有用である。
（ａ）は、本発明の第１の実施形態に係る半導体装置の平面構造を示す図であり、（ｂ）は、図１（ａ）のA-A線に沿った断面を示す図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の平面構造を示す図であり、（ｂ）は、図４（ａ）のB-B線に沿った断面を示す図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）は、第２の実施形態の変形例に係る半導体装置の平面構造を示す図であり、（ｂ）は、図８（ａ）のC-C線に沿った断面を示す図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の平面構造を示す図であり、（ｂ）は、図９（ａ）のD-D線に沿った断面を示す図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、ＭＩＳ型トランジスタの駆動力が向上する応力の向きおよび大きさを示す図である。 従来における半導体装置の構造を示す断面図である。
符号の説明
１０ 半導体基板
１１、２１ 活性領域
１２、２２ トレンチ型素子分離
１４、２４ ゲート電極
１５ｄ、２５ｄ ドレイン領域
１５ｓ、２５ｓ ソース領域
１６ｇ、２６ｇ ゲートコンタクト
１６ｄ、２６ｄ ドレインコンタクト
１６ｓ、２６ｓ ソースコンタクト
１７、２７ プラズマＳｉＮ膜
３１ シリコン酸化膜
３２ シリコン窒化膜
３３ トレンチ
３４ シリコン酸化膜
３５ シリコン窒化膜
３６ レジストパターン
３７ ゲート絶縁膜
３８ 層間絶縁膜
３９ ゲートコンタクト
４１ ＣＶＤ酸化膜
４２ ポリシリコン膜
４２ａ ポリシリコン酸化膜
４３ シリコン窒化膜
４４ レジストパターン
５１、６１ 活性領域
５４、６４ ゲート電極
７２ ポリシリコン膜
７２ａ ポリシリコン酸化膜
８１ ＣＶＤ酸化膜
８２ ポリシリコン膜
８２ａ ポリシリコン酸化膜
８３ シリコン窒化膜
８４ レジストパターン
８５ Ｎ型ウェル
８６ Ｐ型ウェル
８７ ゲート電極
８７ａ ポリシリコン膜

Claims (18)

  1. 第１のＭＩＳトランジスタが形成された第１の半導体領域と、
    第２のＭＩＳトランジスタが形成された第２の半導体領域と、
    前記第１の半導体領域の側方を囲む第１のトレンチ型素子分離領域と、
    前記第２の半導体領域の側方を囲む第２のトレンチ型素子分離領域とを備え、
    前記第１のトレンチ型素子分離領域と前記第２のトレンチ型素子分離領域とは、互いに少なくとも一部領域の膜質が異なっている、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域が前記第１のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域が前記第２のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさとは異なる、半導体装置。
  3. 請求項１又は２に記載の半導体装置であって、
    前記第１のＭＩＳトランジスタはＮチャネル型ＭＩＳトランジスタであって、
    前記第２のＭＩＳトランジスタはＰチャネル型ＭＩＳトランジスタである、半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分が前記第１のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分が前記第２のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさとが異なる、半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分の方が、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分よりも、圧縮応力が大きい、半導体装置。
  6. 請求項１〜５のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分と、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分とでは、密度が異なる、半導体装置。
  7. 請求項１〜６のうちいずれか１項に記載の半導体装置であって、
    前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート幅方向の両側方に位置する部分は、シリコン酸化膜とシリコン膜との積層膜を有し、前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート幅方向の両側方に位置する部分は、シリコン酸化膜を有し、且つシリコン膜を有していない、半導体装置。
  8. 請求項１〜３のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分が前記第１のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分が前記第２のＭＩＳ型トランジスタのチャネルに及ぼす応力の向き又は大きさとが異なる、半導体装置。
  9. 請求項１〜３、８のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分よりも、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分の方が、圧縮応力が大きい、半導体装置。
  10. 請求項１〜３、８、９のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分と、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分とでは、密度が異なる、半導体装置。
  11. 請求項１〜３、８〜１０のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域のうち前記第１の半導体領域のゲート長方向の両側方に位置する部分はシリコン酸化膜とシリコン膜との積層膜を有し、前記第２のトレンチ型素子分離領域のうち前記第２の半導体領域のゲート長方向の両側方に位置する部分はシリコン酸化膜を有し、且つシリコン膜を有していない、半導体装置。
  12. 請求項１〜１１のうちいずれか１項に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域および前記第２のトレンチ型素子分離領域は、隣接して形成されている、半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記第１のトレンチ型素子分離領域および前記第２のトレンチ型素子分離領域のうち前記第１の半導体領域と前記第２の半導体領域との間に位置する部分は、１つのトレンチ内に形成されている、半導体装置。
  14. 第１のＭＩＳトランジスタが形成される第１の半導体領域と、第２のＭＩＳトランジスタが形成される第２の半導体領域とを有する半導体装置の製造方法であって、
    半導体層のうち前記第１の半導体領域の側方を囲む部分に第１のトレンチを形成し、前記半導体層のうち前記第２の半導体領域の側方を囲む部分に第２のトレンチを形成する工程（ａ）と、
    前記第１のトレンチ内を埋め込むことにより第１のトレンチ型素子分離領域を形成すると共に、前記第２のトレンチ内を埋め込むことにより第２のトレンチ型素子分離領域を形成する工程（ｂ）とを備え、
    前記工程（ｂ）では、前記第１のトレンチ型素子分離領域と前記第２のトレンチ型素子分離領域は、互いに少なくとも一部領域の膜質が異なるように形成する、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法であって、
    前記工程（ｂ）において、前記第１のトレンチ型素子分離領域が前記第１のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさと、前記第２のトレンチ型素子分離領域が前記第２のＭＩＳトランジスタのチャネルに及ぼす応力の向き又は大きさとは異なる、半導体装置の製造方法。
  16. 請求項１４又は１５に記載の半導体装置の製造方法であって、
    前記工程（ｂ）では、前記第１のトレンチ内と前記第２のトレンチ内に、互いに密度の異なる絶縁膜を埋め込む、半導体装置の製造方法。
  17. 請求項１４〜１６のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記工程（ｂ）は、熱酸化を行うことにより前記第１のトレンチの表面及び第２のトレンチの表面を覆うシリコン酸化膜を形成する工程（ｂ１）と、前記シリコン酸化膜の上から前記第１のトレンチ及び前記第２のトレンチを埋めるシリコン膜を形成する工程（ｂ２）と、前記第１のトレンチ内の前記シリコン膜を酸化し、前記第２のトレンチ内の前記シリコン膜を酸化せずに残す工程（ｂ３）とを備える、半導体装置の製造方法。
  18. 請求項１４〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記工程（ａ）では、前記第１の半導体領域と前記第２の半導体領域との間において、前記第１のトレンチおよび前記第２のトレンチを１つのトレンチとして形成する、半導体装置の製造方法。
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