JP2007329295A - 半導体及びその製造方法 - Google Patents

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Abstract

【課題】 既存のシリコン・プロセスを用いて容易に形成可能な方法によって、ｐＭＯＳＦＥＴの駆動電流を増大させた半導体装置及びその製造方法を提供する。
【解決手段】 （１００）シリコン基板１１上の＜100＞方向にチャネルを有するｐＭＯＳＦＥＴを作製し、ＳＴＩ１６によりチャネルと垂直方向から圧縮応力を印加する。
【選択図】 図５

Description

本発明は、半導体装置及びその製造方法に関し、特に、電界効果トランジスタの移動度を向上させた半導体装置及びその製造方法に関する。
シリコンを用いた大規模集積回路（Large Scale Integration）技術は、現代社会に欠かす事ができない技術である。たとえば、パーソナル・コンピュータや携帯電話にはLSIが搭載されている。LSIには、CPU(Central Proceccing Unit)などのように情報を処理するプロセッサーと呼ばれるものが存在する。より多くの情報を処理するためには、より高速で情報処理を進める必要がある。これまで素子の高性能化は、主に素子を微細化することで進められてきた。すなわち、情報を処理するひとつひとつのトランジスタを微細化する事によって、トランジスタの性能を高め、より高速で動作することを可能にしてきた。このように素子の微細化による性能向上は、スケーリングと呼ばれ、半導体産業を支える指導原理となった。
ところが、製品レベルの最小加工寸法が100nmを切るにつれて、素子の更なる微細化に大きな困難が生じている。たとえば、CPUを支える個々のトランジスタは、電界効果型トランジスタ(Metal Oxide Semiconductor Field Effect Transistor)を主体としているが、そのMISFETのゲート絶縁膜の膜厚は、2.0nmを切っている。これは、実に、原子層10層分程度の薄さである。更なる薄膜化を行うと、ゲート絶縁膜を直接トンネル電流が流れるため、消費電力の増大を招く。
この問題を解消するため、ゲート絶縁膜として、従来のSiO2より誘電率の大きい高誘電率ゲート絶縁膜（比誘電率はkで表される事が多いため、high-k膜とよばれる）の研究開発が世界中で活発に行われるようになっている。High-k膜をトランジスタのゲート絶縁膜に適用すると、確かに直接トンネル電流を抑制する事が可能である事が実証されている。ところが、High-k膜を用いると、トランジスタのチャネル部分（ＯＮ状態で電流が流れる領域）における移動度が低下する事が明らかになった。移動度とは、単位電界を印加した際にキャリアが動くスピードを表すものであり、単位は、cm2/Vsで与えられる。移動度の定義から明らかなように、移動度が低下するとトランジスタの動作速度が低減する。これは、トランジスタの高性能化を実現する上で致命的な欠点である。
上述のように、トランジスタをスケーリングする目的は、より早くより多くの情報を処理することにある。にもかかわらず、high-k膜という新しい材料を導入するリスクをふんだところ事で移動度が低下してしまい、処理速度が低減してしまったら本末転倒である。従って、消費電力の観点からhigh-k膜を導入したいという産業界のニーズはあるものの、high-k膜のゲート絶縁膜への適用は、未だ実用化されていない。従って、high-k膜の材料開発が終了していない現状では、ゲート絶縁膜として、従来のSiO2、または、そこに窒素を添加した酸窒化膜（SiON）を使い続けるしかないのが現状である。つまり、ゲート絶縁膜の薄膜化は事実上、凍結あるいは、数年に1Å程度以下とかなり緩いペースでしか薄膜化できそうもない。ゲート絶縁膜の薄膜化は、スケーリングを進める上で、大変重要な役割を演じていたため、今後のシリコン半導体技術をスケーリングする事は危機的な状況に陥っている。
そこで、ゲート絶縁膜の薄膜化に頼らない新たなデバイス技術開発が進められている。そのような技術は、単なる微細化の延長上にはないため、technology boosterと呼ばれている。Technology boosterのなかでも注目すべきは、シリコン・トランジスタの移動度を直接向上させてしまうという取り組みである。上述のように、移動度が大きくなれば、キャリアが早く動くため、当然、その分だけ、電界効果型トランジスタの処理速度が速くなる。
移動度を向上させる方法としては、歪みシリコントランジスタをあげる事ができる。歪みシリコントランジスタとは、シリコンに歪みを印加してキャリアの移動度を向上させる技術である。
歪みを印加する方法としては、いくつかの方法がしられている。たとえば、非特許文献１や非特許文献２にみられるように、シリコン基板上にエピタキシャル成長したシリコンゲルマ上にシリコンをエピタキシャル成長させる事で、シリコンに引張り歪みを印加する方法がしられている。また、別の方法としては、非特許文献３で示されているようにシリコン窒化膜をライナー膜として電界効果トランジスタの上に堆積させることによって、チャネル部に圧縮または引っ張りの歪みを与える方法が知られている。さらに別の方法としては、非特許文献３にも記載されているように素子分離に用いるShallow Trench Isolationに起因した歪みによってチャネル部に圧縮歪みを印加することでホール移動度を上昇させる方法が知られている。また、更に別の方法としては、非特許文献４に示されているようにソース・ドレイン拡散層の近傍にシリコン・ゲルマをエピタキシャル成長させる事によって、p型電界効果トランジスタのチャネル部に選択的にチャネル方向に平行に圧縮歪みを印加する方法が知られている。
以上のように、様々な製造工程を経て、歪みを印加する方法がしられている。何れの方法によっても移動度を上昇させることによって、駆動電流を増大させ、より短い時間で電荷のやりとりをする事を可能とし、結果として処理速度の向上につなげることに成功している。
また、特別な製造方法の工夫なしに、p型電界効果トランジスタの駆動電流を大きくする方法としては、非特許文献５で示されているように、(100)基板上の<100>方向をチャネル方向とする技術が知られている。
また、駆動電流を増大させる以外のtechnology boosterとしては、非特許文献６で示されているように立体構造を用いたFinFETと呼ばれるトランジスタを用いる方法が知られている。FinFETでは、Finと呼ばれる細く切られたSilion On Insulatorをチャネル部とし、Finをゲート絶縁膜とゲート電極で立体的に挟むことによって、Finの両側面にチャネルを形成し、短チャネル効果を抑制している。FinFETを用いれば、スケーリングをより進める事ができると期待されている。
J. Welser、国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、1994年、pp.373−376 N. Sugii、国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、2002年、pp.737−740 F. Ootsuka、国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、2000年、pp.575−578 P. Bai、国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、2004年、pp.657−660 H. Sayama、国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、1999年、pp.657−660 D. Hisamoto、国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、1998年、pp.1032−1034 H. Irie and A. Toriumi、国際会議ソリッド・ステート・デバイスィーズ・アンド・マテリアルズ(Solid State Devices and Materials)、2004年、pp.724−725
上述のように、シリコン半導体技術を更に微細化、高性能化するための技術としては数多くの提案が存在する。しかしながら、これらの技術を導入するためには、エピタキシャル成長装置などの非常に高価な装置を導入する必要があるため、大量生産するためには莫大な設備投資が必要となるという問題がある。従って、低コストで高性能化が実現可能な技術が求められる。
上述の技術のうち、最も低コストで実現可能な技術は、(100)基板上の<100>方向をチャネルとする技術である。これは、単に通常使われている<110>方向から45°傾けた方向にMOSFETを作製すれば良い事を示している。そのためには、(100)基板上のノッチが<100>方向に向いているウェハを用いるだけで良い。このようなウェハを用いる事は容易であるため、すでに量産の現場で使われている。
しかしながら、<100>方向を用いると何故、駆動電流が増大するかについては、実は学術的に十分解明されていない。通常、駆動電流が増大するという事は、移動度が上昇するという事を意味する。しかしながら、非特許文献７には、チャネル長の大きいMOSFETで測定された<100>方向の移動度の測定結果は、<110>方向と同じだという事が報告されている。従って、少なくともチャネル長の大きいMOSFETでは、<100>方向の移動度は、<110>方向の移動度とほぼ同じであるという事が明らかになっている。
pMOSFETの駆動電流を最適にデバイス設計するためには、この問題を解明する必要がある。また、この問題を解明した暁には、pMOSFETの駆動電流が上昇を低コストで上昇させるために、より最適なデバイス設計があるのではないかと考えた。
加えて、LSIの性能を向上させるためには、pMOSFETの性能向上だけでは不十分である。現代のLSIでは、CMOS(Complementary MOS)で回路を構成する事が多いため、nMOSFETの性能向上も同時に図る必要がある。
本発明の目的は、既存のシリコン・プロセスを用いて容易に形成可能な方法によって、pMOSFETの駆動電流を増大させた半導体装置及びその製造方法を提供する事である。
まず、我々は、pMOSFETの駆動電流がチャネル長の小さいデバイスのみで増大し、チャネル長の大きいデバイスでは増大しないという謎を解明することにした。
そのために図１に示すような、通常の(100)面を表面の面方位とするシリコン基板1上にMOSFETを作成した。使用したシリコン基板1は、チップをダイシングしやすいようにノッチ2が＜110＞方向となっている通常の仕様である。ここで、結晶面や方位について補足しておくが、本特許において（100）面と記した場合、通常の結晶学的分類に基づき、（010）や(001)といった等価な面と区別しない。同じように、<100>方向と<010>や<001>も全く等価である。また、<110>とは、<011>や<101>と等価であることも言うまでもない。
この＜110＞ノッチ2の(100)基板1を用いた場合、通常作成されるデバイスは、ソース拡散層3からドレイン拡散層4へと流れる電流の向きが<110>方向と平行になるMOSFETである。これを<110>チャネル素子と呼ぶ事にする。<110>チャネル素子は、ゲート電極5でチャネル長Lが規定されている。またチャネルの幅は、ソース拡散層3からドレイン拡散層4の幅Wで規定されている。素子が存在しない基板1の表面部分には、Shallow Trench Isolationによって形成された絶縁体が埋め込まれている通常の構造をとっている。
我々は、この<110>チャネル素子に加えて、<110>チャネル素子を45°回転させた方向にもMOSFETを作成することにした。すなわち、ソース拡散層６からドレイン拡散層７へと流れる電流の向きが<100>方向と平行になるMOSFETである。この<100>チャネル素子は、ゲート電極8も45°回転した方向を向いている。
このように<110>チャネル素子と<100>チャネル素子を同一基板1上に作成する事で、全く同じ製造工程によって、両者の素子を比べる事が可能になった。また、図1には簡略化しているため示されていないが、我々は、LやWの長さが異なる素子を複数作成する事によって、長チャネル素子と短チャネル素子の違いを明らかにする事にした。
その結果、図2に示されているような電気特性が得られた。図２の左側には、L=0.12μmの短チャネルデバイスのドレイン電流-ゲート電圧特性が示されている。そしてその挿入図としてはログスケールで示された結果がある。この事から、<100>チャネル素子の方が<110>チャネル素子より19%大きな電流が流れる事が確認された。これは、非特許文献５に示された従来の知見、すなわち、短チャネル素子では<100>チャネル素子の方が<110>チャネル素子より大きな駆動電流が得られるという事実を裏付けるものである。
一方、図2の右側に示されたL=20μmの長チャネルデバイスの移動度特性では、<100>チャネル素子と<110>チャネル素子の違いが若干5%しか存在しない事を示している。これは、非特許文献７に示されている従来の知見、すなわち、長チャネル素子では、<100>チャネル素子と<110>チャネル素子で移動度の差は小さいという事実を裏付けるものである。
通常、チャネル長を短くしてくると、外部抵抗の影響や速度飽和の影響が見えてくるため、移動度の差による駆動電流の違いはむしろなくなっていくのが普通である。従って、短チャネル素子と長チャネル素子のこのような差異は極めて異常な事である。
我々は、この現象の物理的な起源を考える上で次のような考察を行った。すなわち、長チャネル素子には差が見られないが、短チャネル素子にのみ<100>チャネル素子の優位性がみられるなら、次の２つのうちの何れかの現象がおこっているはずであると考えた。（１）チャネル長が短くなる事ではじめて顕著になるエキゾチックな新物理現象、（２）チャネル長が短くなると移動度が向上する原因が存在する。
（１）については、学術的に受け入れられている具体的な事例は存在しない。従って、（２）の可能性を否定できなければ、（１）を提唱したところで受け入れがたい。そこで、（２）の可能性について見当してみることにした。すなわち、短チャネル素子の移動度が長チャネル素子の移動度と異なっている可能性について見当した。
そこで、チャネル長が小さくなる事で移動度が変化する原因をさぐったところ、チャネル長を短くすると、ソース拡散層3または6の端部から、ドレイン拡散層4または7の端部までの距離が短くなる事に気づいた。この事を判りやすく示すために、図3に長チャネルの<100>チャネル素子を示す。図3の中でdで示した距離が、ソース拡散層6の端部に隣接するSTIからドレイン拡散層7の端部に隣接するSTI間の距離に相当する。図には示していないが、<110>チャネル素子でも同様であることは言うまでもない。STI間の距離dが小さくなると、ゲート電極8直下に存在するチャネル部分に印加される圧縮歪み応力が増大する可能性がある。圧縮歪みが増大すれば、移動度が上昇することは理解できる。
ところが、従来の歪み測定装置では、デバイスを非破壊の状態で歪みを調べる事が困難であった。素子を微細に切り出す破壊測定では、素子を取り出す際に歪みに変化を与えてしまうために、微妙な歪みの違いを検出することはできない。そこで、我々は非常に測定感度の高いラマン測定を行った。
その結果を図4に示す。チャネル長が短くなると、ラマンシフトが増大し、確かに圧縮歪みが増大していることがはじめて明らかになった。それとともに、<100>チャネル素子のドレイン電流が<110>チャネル素子の電流よりも大きくなることも合せて明らかになった。すなわち、短チャネルで<100>チャネル素子の方が<110>チャネル素子よりも駆動電流が大きかった理由は、STIによって印加される圧縮歪みの違いによって、移動度が向上しているためであることがはじめて明らかになった。
我々はこの新しい知見に基づき、圧縮歪みの重要性について再認識するに至った。そこで、圧縮歪みの印加方法について現在知られている方法よりも良い方法があるのではないか、という着想に至った。
pMOSFETの移動度向上方法としては、非特許文献４で示されているように、チャネルに平行な方向に一軸性圧縮歪みを印加させるという方法が知られている。
我々は、むしろこれとは逆の事を試してみた。すなわち、チャネルに垂直な方向に一軸性圧縮歪みを印加させるという方法を試してみた。そのためには、チャネル幅Ｗが狭い素子の移動度を調べれば良い。ところが、チャネル幅が狭いと通常は移動度の測定が困難である。なぜならば、チャネル幅が狭いとチャネル部の実効的な面積が減ってしまうため容量測定ができなくなるためである。
そこで、我々はこの問題を解消するため、図5に示すチャネル幅Ｗが狭い複数のチャネルを連結したMulti channel構造の素子を作成した。図5では、<100>方向にノッチ12を有する（100）基板11を用いて作成したMulti channel MOSFETの例を示した。図5では、ゲート電極15の下に存在する4つのSTI部16にはさまれた5つチャネルを有するMulti channel MOSFETが示されている。
図6には、作製したデバイスの移動度を示す。W=10μmについては、チャネル数1ヶの通常のpMOSFETで作製した結果である。これに対し、W=1μmについては、チャネル数10ヶ、W=0.25μmについては、チャネル数40ヶのMulti channel pMOSFETを作製する事で、それぞれのデバイスの実効的な幅が合計で10μm相当になるように調整した。このため、精密な移動度測定がはじめて可能になった。
その結果、図6の左側に示すように、<110>チャネル素子に対しては、チャネルに垂直な方向に一軸性圧縮歪みを印加させるたところで移動度がほとんど変わらないのに対し、図６の右側に示すように<100>チャネル素子では、移動度が向上する事がはじめて明らかになった。特に、印加されている圧縮歪みは300MPa程度と格別強くはなかった。にもかかわらず、30%程度の移動度上昇という絶大な効果を得られる事が明らかになった。
更に、図7に示すように、チャネル幅の異なる短チャネルのデバイスを作製して駆動電流を調べたところ、最大65％もの駆動電流の増大が得られる事が実証された。
従って、pMOSFETの移動度向上のためには、<100>チャネルを用いて、チャネルに垂直方向に圧縮歪みを印加することが極めて有効であることがあきらかになった。
このような我々の新しい知見に基づき、以下ではより具体的に、pMOSFETの駆動電流を増大させる新しい方法について開示する。Multi channel MOSFETに加えて、FinFETに歪みを加えて移動度を向上させる方法についても開示する。また、同時にnMOSFETの駆動電流を増大させる方法についても開示する。
本発明によれば、特別な設備投資を行うことなく既存の半導体製造装置によって、pMOSFETの駆動電流を増大させる事ができる。従って、低コストかつ高速処理の可能なＬＳＩを提供する事ができる。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
本実施例では、(100)基板上の<100>方向にチャネルを有しており、なおかつ、チャネルに垂直な方向からSTIによって圧縮歪みを印加することによって高移動度を達成する事のできるMulti channel pMOSFETの製造方法を開示する。図5には、このデバイスの上面から見た図を示した。
図8(a)-(d)は、図5において断面1７で切り出した場合の製造工程順を示したものである。また、図9(a)-(d)は、図5において断面19で切り出した場合のSTI部分の製造工程順を示したものである。以下順を追って説明する。
まず、<100>方向にノッチ12を有する（100）基板11を用意する。（100）基板11としては、単結晶シリコンのみから構成される基板を用いても良いし、ＳＯＩ基板を用いてもよい。ＳＯＩ基板を用いる場合には、ＳＯＩ層が<100>方向にノッチ12を有する（100）表面を有していれば良い。また、たとえ、ノッチ12が<100>方向に向いていない通常良く大量生産に使われている<110>方向のノッチを有する（100）基板を用いる場合には、デバイス自体を４５°回転させた方向に作れば、以下の効果と全く同じ効果が期待出来る事は言うまでもない。
次に、（100）基板11の表面を酸化処理することによって、表面に100nm程度の膜厚を有するシリコン酸化膜21を形成する。引き続き、シリコン窒化膜22を100nm程度堆積した図8（a)及び図9(a)の状態にする。
次に、STIを形成する所望の領域を加工するため、ホトリソグラフィーとドライエッチングを用いて、シリコン窒化膜22の一部を加工した図8（b）及び図9(b)の状態にする。
引き続き、シリコン酸化膜21の一部と、シリコン基板11の一部をドライエッチングによって除去した図8（c）及び図9(c)の状態にする。
次に、全面にシリコン酸化膜を堆積させた後に、化学的機械的研磨(Chemical Mechanical Polishing)によって、表面を平坦化させた後、シリコン窒化膜22及びシリコン酸化膜21をウェットエッチングにより除去することで、埋め込み絶縁膜23を形成した図8（d)及び図9(d)の状態にすることでSTIを完成させた。
ここで示したように、埋め込み絶縁膜23としては、通常のシリコンプロセスで用いられる二酸化シリコンの堆積膜を用いることで差し支えない。チャネル部分に印加する圧縮応力を特に強くすることで移動度を更に向上させたい場合には、一旦シリコンを埋め込んだ後、酸化処理を行う事が有効である。後者の場合、シリコンが二酸化シリコンに酸化反応する場合に、体積が2倍程度に膨張するという事を利用しているため、より強い圧縮歪みを印加させることができる。また、埋め込み絶縁膜23としてシリコン酸化膜の代わりに、シリコン窒化膜を用いる事によって、シリコン窒化膜が有する内部歪みを利用して応力を制御する事もできる。
さらに、別の素子分離の方法としては、図8(c）及び図9(c)の状態から、シリコン窒化膜を堆積させた後に、シリコンを堆積させ、その後、NMOS形成領域（図示せず）のシリコンは、ホトリソグラフィーとドライエッチングによって除去した後、酸化処理を行うことでPMOS形成領域に堆積した該シリコンを二酸化シリコンに反応させたのちに、更に全面にシリコン酸化膜を堆積させた後、化学的機械的な研磨とウェットエッチングによって、シリコン窒化膜22及びシリコン酸化膜21を除去してもよい。この場合には、埋め込み絶縁膜23は、シリコン窒化膜とシリコン酸化膜の積層構造になっている。その結果、PMOS形成領域には、非常に強い圧縮応力を印加する事ができる一方、NMOS形成領域には、圧縮応力を印加せずにすむ。また、シリコン窒化膜の応力を制御すれば、NMOS形成領域には、引っ張り応力を印加することすら可能である。
このように、埋め込み絶縁膜23を工夫する事で、種々の圧力を所望の領域に印加する事が可能である。
次に、形成されたＳＴＩによって素子分離された活性領域にMulti channel pMOSFETを作製する方法について開示する。
図10(a)-(d)及び図11(a)-(b)は、図5において断面17で切り出した場合の製造工程順を示したものである。また、図12(a)-(b)は、図5において断面18で切り出した場合の製造工程順を示したものである。また、図13(a)-(d)は、図5において断面19で切り出した場合の製造工程順を示したものである。以下順を追って説明する。
まず、基板11の表面を清浄に洗浄処理する。引き続き、ゲート絶縁膜24を形成する。ゲート絶縁膜24としては、シリコン基板表面を酸化処理する事によって形成される二酸化シリコンを用いても構わないし、窒素処理が施されたシリコン酸窒化膜を用いても構わないし、より比誘電率の大きい高誘電率ゲート絶縁膜を用いても差し支えない。本実施例では、ゲート絶縁膜として、2.5nmの膜厚の二酸化シリコン膜を用いる。引き続き、多結晶シリコンゲート電極15を全面に堆積した図10(a)、図12(a)及び図13(a)の状態にする。
引き続き、ホトリソグラフィーとドライエッチングを用いて、多結晶シリコンゲート電極15を所望の形状じ加工した図10(b)の状態にする。
次に、PMOS形成領域に浅くイオン注入を行い、然るべき後に活性化アニールを1000℃で行い、ソース拡散層13及びドレイン拡散層14を形成した図10(c)及び図13(b)の状態にする。
次に、全面にシリコン酸化膜を堆積させた後、異方性ドライエッチングを行うことによって、多結晶シリコンゲート電極15の側壁にのみシリコン酸化膜を選択的に残す事によってサイドウォール25を形成した図10(d)及び図13(c)の状態にする。
次に、SALICIDE(Self-Alined-siLICIDE)工程を施すため、Ni膜をスパッタリング法により全面に薄く堆積し、アニールによるシリサイド化を施したのち、未反応Ni膜をウェット工程で除去し、シリコン露出部に選択的にNiシリサイド膜を残置させた。引き続き、短時間熱処理によりNiシリサイド膜26の低抵抗化を施して、図11(a)及び図12(b)の状態状態に加工してp型Multi channel MOSFETを形成した。SALICIDE工程では、Niの他にもCoなどの金属材料を用いても差し支えない。引き続き、層間膜27を全面に堆積させた後、化学的機械的研磨によって、表面を平坦化させた後、所望の開口を施し、配線金属28を形成する事で、図11(b)の状態に加工できる。より複雑な配線が必要であれば、この後、配線工程を複数行えば良い。
このようにして作製されたデバイスの素子特性はすでに図7で示したように駆動電流が従来の最大65%上昇と非常に向上しているものであった。このように非常に大きな駆動電流の増大は、チャネル幅の細いトランジスタを連結して使うというレイアウト上の制約を凌駕するものである。実際、トランジスタのスィッチングスピードは、容量をＣ、電圧をＶ、駆動電流をＩと表した場合、CV/Iで評価される事が多いがこれは、チャネル幅Wに依存しない。従って、移動度の向上によって増大した、65%の駆動電流増大分がそのままスィッチングスピードの改善に繋がると思って差し支えない。
現在のＵＬＳＩは、CMOSインバータを基本ゲートとして構成されている。これは、CMOSインバータでは、NMOSとPMOSが相補的に動作するため、極低電力で動作させることができることが理由である。この基本となるCMOSインバータは、NMOSとPMOSを１個ずつにより構成される。しかし、NMOSとPMOSでは電流駆動力が異なるため、均等な電流駆動力を得るため、NMOSに比べPMOSのゲート幅を長く、すなわち２倍に設定することが行われている。本発明によれば、PMOSをｍｕｌｔｉ ｃｈａｎｎｅｌによって形成することで大きな電流駆動力を得ることができる。そこで、図29に示すようにゲート幅を広げるため、PMOSを複数に分割してレイアウトすることが有効である。また、図30に示すようにPMOSのゲートを分割することで、ｍｕｌｔｉ ｃｈａｎｎｅｌとすることで、トータルのゲート幅を増やすことができる。この場合、分割したゲートに挟まれた拡散層をドレイン側とすることで、ドレインの拡散層を実効的に小さくし寄生容量を下げることができる。ＣＭＯＳインバータ２つを組み合わせたNANDゲートに応用した例を図31に示した。図中正方形にレイアウトされているものがコンタクトである。正方形中にクロスの線を入れて示したコンタクトが、電源およびグランド配線へのコンタクトを示したもの、右上から左下に斜線つきで示したコンタクトが出力端子となるコンタクトを示したものである。また左上から右下への斜線つきはゲート電極へのコンタクトである。
本実施例では、<100>チャネルに関しては、チャネルに垂直方向に圧縮歪みを印加する事でpMOSFET移動度を向上させることができるという本発明につながる知見にもとづき、Multi channel Fin型FETにおける移動度向上の方法について開示する。FinFETでは、サメの背びれのようなFin形状に加工されたSOIの側壁部分をチャネルとする自己整合型ダブルゲート構造になっている。このため、pMOSFETについては、Finを上から押し付けるような応力が有効である事が判る。本実施例では、シリコン窒化膜の膜応力によってこれを達成する方法を開示する。また、CMOS動作のためには、NMOSの駆動電流向上も不可欠である。NMOSについては、Finの側面を2次元的に引っ張る事が移動度向上に最も有効であるため、PMOSで印加した圧縮歪みを上回る強い引っ張り歪みを印加する必要がある。本実施例では、Multi Fin構造において、複数のFinの間にシリコンを詰めた後、酸化処理を行うことで、Finの側壁を非常に強く押す事によって、Fin平面内で引っ張り応力を印加する方法を開示する。
図14(a)-(c)、図15(a)-(b)及び図16(a)-(b)には、本実施例に基づくMulti channel FinFETのチャネル部分の断面からみた製造工程順模式図を示す。また、図17(a)-(c)、図18(a)-(c)及び図19(a)-(b)には、ゲート上の断面からみた製造工程順模式図を示す。また、図20(a)-(b)、図21(a)-(b)、図22(a)-(b)及び図23(a)-(b)には、基板上部からみた製造工程順模式図を示す。以下順を追って説明する。
まず、<100>方向にノッチ12を有する（100）SOI基板を用意する。このSOI基板は、支持基板として単結晶シリコン基板30の上にBOX層（Burried Oxide、 埋め込み酸化膜層）31が形成されており、さらにBOX層31の上に<100>方向にノッチ12を有する（100）SOI層が形成されている図14(a)、図17(a)及び図20(a)のような基板である。このSOI基板の作製方法は、貼り合せ法でもSIMOX(Separation by IMplanted OXygen)法でも差し支えない。このような基板を用いれば、Finの側壁及び上面をすべて(100)面とする事ができる。(100)面は電子移動度が最も高くなる面である上、<100>方向と圧縮歪みを制御する事でホール移動度も上昇させる事ができる。
次に、ホトリソグラフィーとドライエッチングによって、SOI層32をFin形状に加工した図14(b)、図17(b)及び図20(b)の状態に加工する。ここで、図17(b)、及び、図20(b)に示されているPMOS、 NMOSそれぞれの両端のFinは、歪みを印加した際にも構造が安定である事を保証するようにダミーとして入れられている。従って、本実施例の図では、3つのチャネルを有するMulti Fin FETを示しているが、Finの数がこれよりも多くとも少なくとも全く問題ない。
次に、表面を清浄に洗浄処理した後、ゲート絶縁膜33を形成する。ゲート絶縁膜33としては、シリコン基板表面を酸化処理する事によって形成される二酸化シリコンを用いても構わないし、窒素処理が施されたシリコン酸窒化膜を用いても構わないし、より比誘電率の大きい高誘電率ゲート絶縁膜を用いても差し支えない。本実施例では、ゲート絶縁膜として、2.0nmの膜厚の二酸化シリコン膜を用いる。引き続き、多結晶シリコンゲート電極及び30nmと二酸化シリコンハードマスク100nmを全面に堆積した後、ホトリソグラフィーとドライエッチングによってPMOS用多結晶シリコンゲート電極34とNMOS用多結晶シリコンゲート電極35と二酸化シリコンハードマスク36に加工した図14(c)、図17(c)及び図21(a)の状態にする。
次に、レジストマスクを用いて、PMOS領域にはBをイオン注入し、NMOS領域にPをイオン注入し、然るべき後に活性化アニールを1000℃で行い、PMOS領域にはソース拡散層37及びドレイン拡散層38を形成し、NMOS領域にはソース拡散層３９及びドレイン拡散層４０を形成した図15(a)の状態にする。
なお、ダミーとなる端部のFinは、電気的には、ソース拡散層37，39及びドレイン拡散層38，40には直接接続されていない。従って、直接電流は流れないが、容量的な連結は存在する。イオン注入の際にはダミーとなる端部のFinにもイオン注入を行っても良いが寄生容量はなるべく小さい方が望ましい。
次に、二酸化シリコンハードマスク36をドライエッチングによって除去した後、全面に二酸化シリコンを堆積させて異方性ドライエッチングによってPMOS用多結晶シリコンゲート電極34とNMOS用多結晶シリコンゲート電極35の側壁にサイドウォール41を堆積させた図15(b)、図18(a)及び図21(b)の状態にする。
次に、Ni膜をスパッタリング法により全面に薄く堆積し、アニールによるシリサイド化を施したのち、未反応Ni膜をウェット工程で除去し、シリコン露出部に選択的にNiシリサイド膜を残置させた。引き続き、短時間熱処理によりNiシリサイド膜の低抵抗化を施して、PMOS用完全シリサイドゲート電極43、NMOS用完全シリサイドゲート電極44及び拡散層シリサイド42を形成した図16(a)、図18(b)及び図22(a)の状態にする。
次に、引っ張り歪みを有するシリコン窒化膜45を全面に堆積させる事で、FinFETを基板側に押し付けるような圧縮応力を印加した図16(b)、図18(c)及び図22(b)の状態にする。このような応力はＰＭＯＳ領域のトランジスタのホール移動度を上昇させる。すなわち、従来知られていた応力の加え方では、ＮＭＯＳの移動度を向上させるため、引っ張り応力を与える膜を堆積することが知られていた。しかし、これはＰＭＯＳでは移動度が低下する方向となるため、ＰＭＯＳでは引っ張り応力のない、もしくは逆に圧縮応力を与える膜を形成することが考えられていた。しかし、本発明方式によるＦｉｎ Ｃｈａｎｎｅｌ ＭＯＳでは、ＮＭＯＳ，ＰＭＯＳともに引っ張り応力を持った膜を堆積することが有効になる。
次にNMOSの移動度を上昇させるための工程を行う。全面にシリコンを堆積させた後、レジストマスクを使った所望の形状へのパターニングによって、PMOS領域のシリコンをドライエッチングによって除去する。然るべき後に、化学的機械的研磨することによって、歪み印加用シリコン46をNMOS用完全シリサイドゲート電極44上部のシリコン窒化膜45の隙間部分に選択的に埋め込んだ図19(a)及び図23(a)の状態にする。なお、図23(a)及び図23(b)では、理解を容易にするためシリコン窒化膜45を図示していない。また、歪み印加用シリコン46の結晶状態はアモルファスでも多結晶でも構わない。
引き続き、酸化処理を行う事で、歪み印加用シリコン46を歪み印加用二酸化シリコン47へと変化させた図19(b)及び図23(b)の状態にする。上述のように、酸化によって、シリコンの体積は2倍へと変化するため、Fin側壁に強烈な応力が印加される。これは、シリコン窒化膜45が作る応力よりも大きいため、NMOS形成領域のFin側壁には、実効的な引っ張り応力が印加される。この後、所望の配線工程を行う事で、Multi channel FinFETを作製することができる。
このようにして作製されるMulti channel FinFETは、PMOS及びNMOSとも、（100）面に形成された歪み印加のない通常のMOSFETよりも50%以上高い移動度を示す。従って、Multi channel FinFETに有効に歪みを印加する方法が明らかになった。
本実施例では、完全シリサイド・ゲート電極を形成する際に、ゲート電極の体積が膨張する事を利用して圧力を印加するMulti channel Fin型FETの製造方法について開示する。本実施例においても、PMOS及びNMOSの移動度を同時に向上させることができる。
図24(a)-(b)には、本実施例に基づくMulti channel FinFETのチャネル部分の断面からみた製造工程順模式図を示す。また、図25(a)-(c)には、ゲート上の断面からみた製造工程順模式図を示す。また、図26(a)-(b)は基板上部からみた製造工程順模式図を示す。以下順を追って説明する。
まず、実施例２記載の方法によって、サイドウォール41まで形成した図15(b)、図18(a)及び図21(b)の状態にする。
次に、全面にシリコン窒化膜を堆積させた後、レジストマスクを使った所望の形状へのパターニングによって、PMOS領域のシリコン窒化膜をドライエッチングによって除去する。然るべき後に、化学的機械的研磨することによって、歪み印加用シリコン窒化膜50をNMOSのサイドウォール41の隙間部分に選択的に埋め込んだ図25(a)及び図26(a)の状態にする。
次に、Ni膜51をスパッタリング法により全面に薄く堆積し、然るべき後に、シリコン窒化膜52を全面に体積した後、ホトリソグラフィーを用いたパターニングによって、PMOS形成領域にのみにシリコン窒化膜52を残した図24(a)及び図25(b)の状態にする。
引き続き、アニールによるシリサイド化を施しシリコン露出部に選択的にNiシリサイド膜を残置させる。Niシリサイドが形成されるとPMOS用多結晶シリコンゲート電極34の体積膨張が生じるが、その際、上部をシリコン窒化膜52によって押さえられているため、圧縮歪みが基板の上から下に向かって、Finを基板に押し付ける方向に印加される。従って、PMOSの移動度が向上する。一方、NMOS形成領域においては、シリコン窒化膜52が存在しないため、このような圧縮応力は印加されない。そのかわり、歪み印加用シリコン窒化膜50が埋め込まれているため、Niシリサイドが形成されて、NMOS用多結晶シリコンゲート電極35の体積膨張に伴い、隣接するFin側壁同士が反発しあうため、これは、実施例2に示したのと同様に、Fin側壁を引っ張る方向に働き、NMOSの移動度増大につながる。Niシリサイドを完全に形成したあと、シリコン窒化膜52を除去し、その後、未反応Ni膜をウェット工程で除去した図24(b)、図25(c)及び図26(b)の状態にする。
この後、所望の配線工程を行う事で、Multi channel FinFETを作製することができる。
このようにして作製されるMulti channel FinFETは、PMOS及びNMOSとも、実施例２記載の方法と同等の移動度向上を示す。本実施例３記載の方法の方が若干工程数を削減できる。また、実施例２記載の方法と実施例３記載の方法を組み合わせてより大きな歪みを印加する事も容易にできる。従って、Multi channel FinFETに有効に歪みを印加する方法が明らかになった。
実施例２及び実施例３に記載した製造方法は、Multi channel FinFETという次世代のMOSFETへの適用を目指したものであった。現状では、SOI基板を用いると、ウェハの値段が高いため、コストが上昇するという問題がある。一方、このような研究の過程の中で、現在のプレーナー型のMOSFETへすぐにでも適用可能な方法を発案した。
本実施例では、通常のプレーナー型のMOSFETへの新しい歪みの印加方法について述べる。
図27(a)-(d)には、STI部分の製造工程順を示したものである。
まず、通常の(100)シリコン基板61を用意する。本実施例では、ノッチの方向を<100>方向に限定しなくても差し支えないため、通常使われている<110>方向にノッチが向いている基板を用いる。
なお本実施例で用いる基板の他に、SOI基板や歪みの入ったStrained Silicon On Insulator(SSOI)基板を用いても差し支えない。製造コストに問題がない場合はSSOIを用いる場合には、NMOSの移動度が上昇するため、また、本実施例の方法を用いればPMOSの移動度も十分に上昇可能なため、最も性能を向上させる事ができる。
次に、（100）基板61の表面を酸化処理することによって、表面に100nm程度の膜厚を有するシリコン酸化膜62を形成する。引き続き、シリコン窒化膜63を100nm程度堆積した図27(a)の状態にする。
次に、STIを形成する所望の領域を加工するため、ホトリソグラフィーとドライエッチングを用いて、シリコン窒化膜63の一部を加工した図27(b)の状態にする。
引き続き、シリコン酸化膜62の一部と、シリコン基板61の一部をドライエッチングによって除去した図27(c)の状態にする。
次に、全面にシリコン酸化膜64を薄く堆積させた後に、シリコン65を薄く堆積させる。シリコンの結晶状態はアモルファスでも多結晶シリコンでも差し支えない。本実施例ではアモルファス・シリコンを用いる。引き続き、ホトリソグラフィーによるパターニングを用いて、NMOS形成領域に堆積したシリコン65を除去する。引き続き、シリコン酸化膜66を全面に堆積させた後に、化学的機械的研磨によって、表面を平坦化させることで、図27(d)の状態にする。ここで、NMOS形成領域には、シリコン酸化膜64とシリコン酸化膜66の積層膜として構成されるシリコン酸化膜67が埋め込まれている。
次に、熱酸化処理を行う事で、シリコン65を酸化する事で、PMOS形成領域に埋め込み絶縁膜68を形成する。ここで、この酸化処理ではシリコン65に非常に強い歪み応力がかかるため、酸化レートが遅くなる。従って、埋め込み絶縁膜68の中には、完全に酸化していないシリコンが残っている場合もある。引き続き、シリコン窒化膜63及びシリコン酸化膜62をウェットエッチングにより除去することで、図27(e)の状態にする。
このようにSTIを形成する事で、PMOS形成領域の活性領域に選択的に圧縮歪みを印加する事ができる。圧縮歪みの方向はチャネルに平行でも垂直でも差し支えない。
この後、実施例1でも開示した通常のCMOSプロセスによってトランジスタを作製すればよい。
一方、NMOSに対しては応力印加が十分されていないため、本実施例では次のような方法を開示する。
図28(a)-(c)が製造工程順を示したものである。
まず、実施例1に記載の方法と同様の工程で、NMOSトランジスタを形成し、図28(a)に示すように、シリコン酸化膜67で規定される活性領域にゲート絶縁膜70、多結晶シリコンゲート電極71、 ソース拡散層72、ドレイン拡散層73及びサイドウォール74が形成された構造を作製する。
次に、全面にNi膜75をスパッタリング法により全面に薄く堆積し、然るべき後に、シリコン窒化膜76を全面に体積した後、ホトリソグラフィーを用いたパターニングによって、NMOS形成領域にのみにシリコン窒化膜76を残した図27(b)の状態にする。
引き続き、アニールによるシリサイド化を施しシリコン露出部に選択的にNiシリサイド膜を残置させる。Niシリサイドが形成されると多結晶シリコンゲート電極71の体積膨張が生じるが、その際、上部をシリコン窒化膜76によって押さえられているため、圧縮歪みが基板の上から下に向かって、多結晶シリコンゲート電極71を基板に押し付ける方向に印加される。従って、チャネル部には引っ張りの応力が印加されるため、NMOSの移動度が向上する。一方、PMOS形成領域においては、シリコン窒化膜76が存在しないため、このような応力は印加されない。
Niシリサイドを完全に形成したあと、シリコン窒化膜76を除去し、その後、未反応Ni膜をウェット工程で除去した図27(c)の状態にする。
この後、所望の配線工程を行う事で、NMOS及びPMOSともに移動度が高いデバイスを安価に作製することができる。
本発明の元になった実験の説明をする短チャネルデバイスの模式図。 本発明の元になった実験データ。 本発明の元になった実験の説明をする長チャネルデバイスの模式図。 本発明の元になった実験データ。 本発明の第１の実施例によるトランジスタの模式図。 本発明の元になった実験データ。 本発明の第１の実施例によるトランジスタの特性向上結果。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す平面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す平面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す平面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す平面図。 本発明の第３の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第３の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第３の実施例によるトランジスタの製造工程順を示す平面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるインバータの配置を示すマスクレイアウト図。 本発明の第１の実施例によるインバータの配置を示すマスクレイアウト図。 本発明の第１の実施例によるNANDゲートの配置を示すマスクレイアウト図。
符号の説明
1…＜110＞ノッチを有するシリコン基板
2…＜110＞ノッチ
3…ソース拡散層
4…ドレイン拡散層
5…ゲート電極
6…ソース拡散層
7…ドレイン拡散層
8…ゲート電極
11…<100>ノッチを有する（100）基板
12…<100>ノッチ
13…ソース拡散層
14…ドレイン拡散層
15…多結晶シリコンゲート電極
16…STI部
17…断面
18…断面
19…断面
21…シリコン酸化膜
22…シリコン窒化膜
23…埋め込み絶縁膜
24…ゲート絶縁膜
25…サイドウォール
26…Niシリサイド膜
27…層間膜
28…配線金属
30…単結晶シリコン支持基板
31…BOX層
32…<100>方向にノッチを有する（100）SOI層
33…ゲート絶縁膜
34…PMOS用多結晶シリコンゲート電極
35…NMOS用多結晶シリコンゲート電極
36…二酸化シリコンハードマスク
37…PMOSソース拡散層
38…PMOSドレイン拡散層
39…NMOSソース拡散層
40…NMOSドレイン拡散層
41…サイドウォール
42…拡散層シリサイド
43…PMOS用完全シリサイドゲート電極
44…NMOS用完全シリサイドゲート電極
45…シリコン窒化膜
46…歪み印加用シリコン
47…歪み印加用二酸化シリコン
50…歪み印加用シリコン窒化膜
51…Ni膜
52…シリコン窒化膜
61…<110>方向にノッチが向いている(100)シリコン基板
62…シリコン酸化膜
63…シリコン窒化膜
64…シリコン酸化膜
65…シリコン
66…シリコン酸化膜
67…シリコン酸化膜
68…PMOS形成領域に埋め込み絶縁膜
70…ゲート絶縁膜
71…多結晶シリコンゲート電極
72…ソース拡散層
73…ドレイン拡散層
74…サイドウォール
75…Ni膜
76…シリコン窒化膜。

Claims (7)

  1. ｐ型電界効果トランジスタを有する半導体装置であって、
    周囲を第１のＳＴＩで囲まれ、表面の面方位が（１００）面である半導体基板からなる前記ｐ型電界効果トランジスタの形成領域と、
    周囲を前記ｐ型電界効果トランジスタの形成領域で囲まれ、前記第１のＳＴＩと分離された第２のＳＴＩと、
    前記第２のＳＴＩ上を通り、前記ｐ型電界効果トランジスタの形成領域を＜０１０＞方向に横断する如く設けられたゲート電極とを有し、
    前記ゲート電極下の前記ｐ型電界効果トランジスタの形成領域の表面に形成されるチャネルの方向を＜１００＞方向としたことを特徴とする半導体装置。
  2. ＭＯＳインバータを有する半導体装置であって、
    ＣＭＯＳインバータを構成するｐ型電界効果トランジスタが、
    周囲を第１のＳＴＩで囲まれ、表面の面方位が（１００）面である半導体基板からなる前記ｐ型電界効果トランジスタの形成領域と、
    周囲を前記ｐ型電界効果トランジスタの形成領域で囲まれ、前記第１のＳＴＩと分離された第２のＳＴＩと、
    前記第２のＳＴＩ上を通り、前記ｐ型電界効果トランジスタの形成領域を＜０１０＞方向に横断する如く設けられたゲート電極とを有し、
    前記ゲート電極下の前記ｐ型電界効果トランジスタの形成領域の表面に形成されるチャネルの方向を＜１００＞方向としたことを特徴とする半導体装置。
  3. ｐ型電界効果トランジスタを有する半導体装置であって、
    半導体基板と、
    前記半導体基板上に形成されたＢＯＸ層と、
    前記ＢＯＸ層上に第１方向に延在する如く形成され、上面及び側面の面方位が（１００）面であるＳＯＩ層と、
    前記ＳＯＩ層の前記第１方向に平行な一対の側面上及び上面上にゲート絶縁膜を介して形成され、前記ＳＯＩ層の＜０１０＞方向に延在するゲート電極と、
    前記ゲート電極下の前記ＳＯＩ層中に形成され、電流の流れる方向が前記ＳＯＩ層の＜１１０＞方向であるチャネルと、
    前記ＢＯＸ層上、前記ＳＯＩ層の側面上、前記ＳＯＩ層の上面上及び前記ゲート電極の上面上に連続して形成された引張り歪を有する絶縁膜とを有することを特徴とする半導体装置。
  4. 前記絶縁膜が、シリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。
  5. ｐ型電界効果トランジスタを有する半導体装置の製造方法であって、
    半導体基板と、前記半導体基板上に形成されたＢＯＸ層と、前記ＢＯＸ層上に形成され表面の面方位が（１００）面であるＳＯＩ層とからなるＳＯＩ基板を準備する工程と、
    前記ＳＯＩ層を、各々が前記ＳＯＩ層の＜１００＞方向に互いに平行に延在する複数のシリコン膜に加工する工程と、
    前記複数のシリコン膜の各表面上に、ゲート絶縁膜を形成する工程と、
    前記ＢＯＸ層上及び前記ゲート絶縁膜上に、前記複数のシリコン膜に跨り前記ＳＯＩ層の＜０１０＞方向に延在するゲート電極を形成する工程と、
    前記シリコン膜の前記ゲート電極で覆われていない部分にｐ型の不純物の拡散層を形成する工程と、
    全面に、引張り歪を有する絶縁膜を堆積する工程とを有することを特徴とする半導体装置の製造方法。
  6. ｐ型電界効果トランジスタとｎ型電解効果トランジスタを有する半導体装置の製造方法であって、
    半導体基板と、前記半導体基板上に形成されたＢＯＸ層と、前記ＢＯＸ層上に形成され表面の面方位が（１００）面であるＳＯＩ層とからなるＳＯＩ基板を準備する工程と、
    前記ＳＯＩ層を加工して、前記ｐ型電界効果トランジスタの形成領域に、各々が前記ＳＯＩ層の＜１００＞方向に互いに平行に延在する複数の第１シリコン膜を形成し、前記ｎ型電界効果トランジスタの形成領域に、各々が前記ＳＯＩ層の＜１００＞方向に互いに平行に延在する複数の第２シリコン膜を形成する工程と、
    前記複数の第１シリコン膜の各表面上に、第１ゲート絶縁膜を形成し、前記複数の第２シリコン膜の各表面上に、第２ゲート絶縁膜を形成する工程と、
    前記ＢＯＸ層上及び前記第１ゲート絶縁膜上に、前記複数の第１シリコン膜に跨り前記ＳＯＩ層の＜０１０＞方向に延在する第１ゲート電極を形成し、前記ＢＯＸ層上及び前記第２ゲート絶縁膜上に、前記複数の第２シリコン膜に跨り前記ＳＯＩ層の＜０１０＞方向に延在する第２ゲート電極を形成する工程と、
    前記第１シリコン膜の前記第１ゲート電極で覆われていない部分にｐ型の不純物の拡散層を形成し、前記第２シリコン膜の前記第２ゲート電極で覆われていない部分にｎ型の不純物の拡散層を形成する工程と、
    全面に、引張り歪を有する絶縁膜を堆積する工程と、
    前記複数の第２シリコン膜の間の前記絶縁膜上に、第３シリコン膜を埋め込む工程と、
    前記第３シリコン膜を酸化し、シリコン酸化膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
  7. ｐ型電界効果トランジスタとｎ型電解効果トランジスタを有する半導体装置の製造方法であって、
    前記ｐ型電界効果トランジスタの形成領域の半導体基板表面に、ＳＴＩ形成用の複数の第１の溝を形成し、前記ｎ型電界効果トランジスタの形成領域の半導体基板表面に、ＳＴＩ形成用の複数の第２の溝を形成する工程と、
    前記複数の第１の溝と前記複数の第２の溝の各内面上に、第１絶縁膜を形成する工程と、
    前記複数の第１の溝及び前記複数の第２の溝の各内部に形成された前記第１絶縁膜上にシリコン膜を形成する工程と、
    前記複数の第２の溝の内部に形成された前記シリコン膜を除去する工程と、
    前記複数の第１の溝の内部に残された前記シリコン膜上及び前記複数の第２の溝の内部に形成された前記第１絶縁膜上に第２絶縁膜を形成して、前記複数の第１の溝及び前記複数の第２の溝を埋め込む工程と、
    前記複数の第１の溝の内部に残された前記シリコン膜を酸化して、シリコン酸化膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
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