JP2018148123A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】寄生容量を低減しつつ、高い信頼性を確保し、且つ、製造コストの増加を抑えることができる半導体装置を提供する。
【解決手段】埋込絶縁膜と、前記埋込絶縁膜上に設けられ、半導体素子が形成される半導体層とを有する基板と、前記半導体層上に設けられたゲート電極と、を備え、前記ゲート電極は、前記基板を上方から見た場合に、第１の方向に沿って前記半導体層の中央部から前記半導体層の端部を超えて延伸した帯状の第１の電極部を有し、前記第１の方向に沿って、前記第１の電極部及び前記基板を切断した場合の断面において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、半導体装置を提供する。
【選択図】図１Ｃ

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
無線通信等に用いられる通信装置においては、高周波通信信号を切り替える高周波アンテナスイッチが設けられている。このような高周波アンテナスイッチにおいては、取り扱う信号が高周波であってもデバイス特性が劣化しない、寄生容量の小さなデバイスであることが求められる。
そこで、従来、アンテナスイッチ用デバイスとしては、高周波特性が良いＧａＡｓのような化合物半導体が用いられていた。しかしながら、このような化合物半導体デバイスは高価であり、化合物半導体デバイスを動作させるための周辺回路用デバイスが化合物半導体デバイスとは異なる別のチップ上に作成されることから、モジュール等に組み込む際の製造コストを抑えることが難しい。
そこで、近年、アンテナスイッチ用デバイスと、周辺回路用デバイスとを混載して同一のチップ上に作成可能なＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたアンテナスイッチＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の開発が盛んになっている。ＳＯＩ基板は、高抵抗支持基板の上に設けられた埋込絶縁膜（ＢＯＸ層）と、当該埋込絶縁膜上にシリコンからなる半導体層（ＳＯＩ層）とを有する基板のことをいう。このようなＳＯＩ基板を用いることにより、ＰＮ接合領域に生じる空乏層による寄生容量を低減することができることから、高周波特性の劣化が生じにくく、上述した化合物半導体と同等のデバイス特性を持つアンテナスイッチ用デバイスを作成することができる。さらには、このようなＳＯＩ基板を用いてアンテナスイッチ用デバイスを作成した場合には、同一基板上に周辺回路用デバイスを混載して形成することができる。なお、このようなＳＯＩ基板に作成されたデバイスの例としては、下記の特許文献１等に開示の半導体装置を挙げることができる。
特開２０００−２１６３９１号公報 特開昭５７−１０２６６号公報
しかしながら、半導体装置の製造工程において実施される熱酸化処理により、ＳＯＩ層が部分的に薄くなることがある。このように薄くなったＳＯＩ層の部分には、トランジスタの動作中に電界集中が生じ、当該トラジスタの信頼性を低下させる一因となる。また、このようなトランジスタの信頼性の低下を防ぐためにこれまで様々な対策が講じられてきたが、これら対策により、寄生容量が増加してトランジスタの高周波特性が低下したり、製造コストが大幅に増加したりしてしまうことがあった。
そこで、本開示では、寄生容量を低減しつつ、高い信頼性を確保し、且つ、製造コストの増加を抑えることができる半導体装置を提案する。
本開示によれば、埋込絶縁膜と、前記埋込絶縁膜上に設けられ、半導体素子が形成される半導体層とを有する基板と、前記半導体層上に設けられたゲート電極と、を備え、前記ゲート電極は、前記基板を上方から見た場合に、第１の方向に沿って前記半導体層の中央部から前記半導体層の端部を超えて延伸した帯状の第１の電極部を有し、前記第１の方向に沿って、前記第１の電極部及び前記基板を切断した場合の断面において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、半導体装置が提供される。
また、本開示によれば、埋込絶縁膜を有する基板上に、膜厚が均一な半導体層を形成し、前記半導体層の中央部を選択的に酸化して、前記半導体層の端部の膜厚を前記中央部の膜厚に比べて厚くすることを含む、半導体装置の製造方法が提供される。
以上説明したように本開示によれば、寄生容量を低減しつつ、高い信頼性を確保し、且つ、製造コストの増加を抑えることができる半導体装置を提供することができる。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係る半導体装置１０の平面図である。 図１Ａに示した半導体装置１０のＡ−Ａ´における断面図である。 図１Ａに示した半導体装置１０のＢ−Ｂ´における断面図である。 図１Ａに示した半導体装置１０のＣ−Ｃ´における断面図である。 本開示の一実施形態に係る変形例に係る半導体装置１０ａの断面図である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その１）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その２）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その３）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その４）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その５）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その６）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その７）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その８）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その９）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その１０）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その１１）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その１２）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その１３）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その１４）である。 本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図（その１５）である。 本開示の一実施形態に係る変形例１に係る半導体装置１０ｂの断面図である。 本開示の一実施形態に係る変形例２に係る半導体装置１０ｃの断面図である。 本開示の一実施形態に係る変形例３に係る半導体装置１０ｄの断面図である。 本開示の一実施形態に係る変形例４に係る半導体装置１０ｅの断面図である。 本開示の一実施形態に係る変形例５に係る半導体装置２０ａの平面図である。 図２２Ａに示した半導体装置２０ａのＡ−Ａ´における断面図である。 本開示の一実施形態に係る変形例６に係る半導体装置２０ｂの平面図である。 図２３Ａに示した半導体装置２０ｂのＣ−Ｃ´における断面図である。 本開示の一実施形態に係る変形例７に係る半導体装置２０ｃの平面図である。 図２４Ａに示した半導体装置２０ｃのＣ−Ｃ´における断面図である。 ＳＯＩ基板におけるＳＯＩ層の膜厚に対する寄生容量の関係を示した図である。 比較例に係る半導体装置９０のＡ−Ａ´断面の模式図である。 比較例に係る半導体装置９０のＢ−Ｂ´断面の模式図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
また、本明細書および図面において、実質的に同一または類似の機能構成を有する複数の構成要素を、同一の符号の後に異なる数字を付して区別する場合がある。ただし、実質的に同一または類似の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。また、異なる実施形態の類似する構成要素については、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、類似する構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される半導体装置等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、半導体装置等の積層構造の上下方向は、半導体素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
なお、説明は以下の順序で行うものとする。
１．本開示に係る実施形態を創作するにあたっての背景
２．第１の実施形態
２．１．半導体装置１０の構成
２．２．半導体装置１０の製造方法
２．３．変形例
３．まとめ
４．補足
＜＜１．本開示に係る実施形態を創作するにあたっての背景＞＞
以下に説明する本開示に係る実施形態は、アンテナスイッチ用デバイスと、周辺回路用デバイスとを混載して同一のチップ上に作成可能なＳＯＩ基板を用いて作成されたアンテナスイッチ用ＩＣに関するものである。しかしながら、本開示に係る実施形態は、このような半導体装置に適用されることに限定されるものではなく、ＳＯＩ基板を用いて作成された他の半導体装置に適用されてもよい。まずは、本開示に係る実施形態を説明する前に、本発明者らが本実施形態を創作するにあたっての背景を説明する。
ＳＯＩ基板は、先に説明した容易に、高抵抗支持基板の上に設けられた埋込絶縁膜と、当該埋込絶縁膜上にシリコンからなる半導体層（以下、ＳＯＩ層と呼ぶ）とを有する基板のことをいう。このようなＳＯＩ基板は、寄生容量を低減できることができることから、高周波信号のためのアンテナスイッチ用デバイスを作成する基板としては好適である。さらに、ＳＯＩ基板におけるＳＯＩ層の膜厚に対する寄生容量の関係を示した図２５からも明らかなように、ＳＯＩ層が薄いほど、寄生容量を小さくすることができる。なお、図２５においては、横軸がＳＯＩ層の膜厚を示し、図中右側に行くほど膜厚が厚くなる。また、縦軸が寄生容量を示し、図中上側に行くほど寄生容量が大きくなる。このようにＳＯＩ層を薄くして寄生容量を小さくすることは、トランジスタのオフ容量を低減することになり、ひいては、高周波アンテナスイッチ用デバイスにおいて重要な指標の１つである挿入損失を低減することになる。
しかしながら、ＳＯＩ層の膜厚が１００ｎｍ以下であるといった、ＳＯＩ層が薄いＳＯＩ基板においては、製造工程において実施される熱酸化処理により、ＳＯＩ層が部分的に薄くなる場合がある。以下に、比較例に係る半導体装置９０のＡ−Ａ´断面の模式図である図２６Ａ及び比較例に係る半導体装置９０のＢ−Ｂ´断面の模式図である図２６Ｂを参照して、部分的に薄くなったＳＯＩ層（拡散層）３００について説明する。なお、以下に説明する比較例においては、半導体装置９０に設けられたトランジスタ９２は、本開示の実施形態に係るトランジスタ１２と同様に、ｎ型のＭＯＳ-ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）であるとし、その平面構造においてＨ字型のゲート電極構造を持つ場合とする。従って、比較例の半導体装置９０の平面図が横に倒したＨ字型のゲート電極６００を持つものとして示されるとした場合、図２６Ａに示される断面は、横に倒したＨ字型のゲート電極６００の中央を上記平面図中左右方向に沿って切断した断面に対応する。さらに、また、図２６Ｂに示される断面は、上記平面図中左右方向の延びるゲート電極６００に沿って切断した場合の断面に対応する。
比較例においては、図２６Ａ及び図２６Ｂに示すように、ＳＯＩ層３００の端部が薄くなっている。詳細には、図２６Ａにおいては円Ｄで囲まれたＳＯＩ層３００の端部、及び、図２６Ｂにおいては円Ｅで囲まれたＳＯＩ層３００の端部が、ＳＯＩ層３００の他の部分に比べて薄くなり、これら端部は尖がった形状を持っている。これは、半導体装置の製造の際、ＳＯＩ層３００が設けられた支持基板１００に対して、ＳＯＩ層３００を分離するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）（図示省略）が作成されるが、この際に行われる熱酸化処理により、ＳＯＩ層３００の端部が薄くなったものと考えられる。さらに、ゲート絶縁膜５００の作成においても熱酸化処理が行われることから、この熱酸化処理によっても、ＳＯＩ層３００の端部が薄くなったものと考えられる。上述の熱酸化処理においては、ＳＯＩ層３００の上層部が酸化されるだけでなく、ＳＯＩ層３００の下方に酸素が回り込み、ＳＯＩ層３００の下層部も酸化されるため、ＳＯＩ層３００の端部が薄くなり尖った形状を持つこととなる。
このように、ＳＯＩ層３００が部分的に薄くなり尖った形状を持つ端部には、トランジスタの動作中に電界集中が生じやすい。詳細には、図２６Ｂの円Ｅに囲まれた領域に示すように、ゲート電極６００とＳＯＩ層３００の端部とが重なる部分において、電界集中が起きやすくなる。その結果、電界集中した箇所におけるゲート絶縁膜５００の絶縁破壊が生じやすくなり、ゲート絶縁膜５００の信頼性、すなわち、半導体装置９０の信頼性が低下することとなる。
そこで、このような信頼性の低下を防ぐために、ゲート絶縁膜５００の作成時等の熱酸化処理において酸化量を小さくするように制御することが考えられる。しかしながら、このようにすることで、ＳＯＩ層３００の端部が薄くなることは避けることができるが、ゲート絶縁膜５００の膜厚等のようなデバイス設計の自由度に制約がかかることとなる。
そこで、上記特許文献２のように、ゲートを挟んでＳＯＩ層３００の端部に位置するソース領域／ドレイン領域の膜厚を十分に厚く作成することが考えられる（Ｒａｉｓｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ構造）。しかしながら、この方法によれば、ＳＯＩ層３００の端部が薄くなることがないことから、信頼性が低下することはないものの、ソースとゲートとの間、及び、ドレインとゲートとの間の寄生容量が大きくなり、高周波特性が低下する。加えて、この方法においては、ＳＯＩ層３００の厚膜部分を作成するにあたっては、選択エピタキシャル成長を用いることから、製造コストが高くなり、さらには、製造にかかる時間も長くなる。
また、上述の特許文献１においては、ゲートを挟んでＳＯＩ層の端部に位置する厚膜部分にソース領域／ドレイン領域を形成し、さらにＳＯＩ層を分離するＳＴＩを厚膜化することにより、ＳＯＩ層の端部における絶縁破壊を防いでいる。当該特許文献１においては、ドレインコンタクト及びソースコンタクトをＳＯＩ層の厚膜部分上に設けているため、厚膜部分にコンタクトを高精度でパターニングしなくてはならない。従って、高精度のパターニングは求められるため、製造歩留まりを低下させることなる。また、トランジスタのレイアウトサイズを大きくすることにより、高精度のパターニングの必要はなくなるが、レイアウトサイズが大きくなることから、半導体装置の製造コストを増加させることにつながる。特に、複数のゲートをもつトランジスタにおいては、レイアウトサイズが大きくなりやすいことから、製造コストが大幅に増加することとなる。
このような状況において、本発明者らは、寄生容量を低減しつつ、高い信頼性を確保し、且つ、製造コストの増加を抑えることができる半導体装置を得ようと、鋭意検討を進めてきた。そして、本発明者らは、以下に説明する本開示の一実施形態を創作するに至った。詳細には、本開示の実施形態によれば、寄生容量を低減しつつ、高い信頼性を確保し、且つ、製造コストの増加を抑えることができる半導体装置を提供することができる。以下に、本発明者らが創作した本開示の一実施形態の詳細を説明する。
＜＜２．第１の実施形態＞＞
＜２．１．半導体装置１０の構成＞
（平面構成）
まずは、本開示の実施形態に係る半導体装置１０の平面構成について、図１Ａを参照して説明する。図１Ａは、本開示の一実施形態に係る半導体装置１０の平面図である。なお、図１Ａにおいては、絶縁膜２０２、絶縁膜４００、絶縁膜８０２及びＳＴＩ２０４については、理解のために図示を省略している。また、以下に説明する本実施形態においては、トランジスタ１２はｎ型のＭＯＳ-ＦＥＴであるとし、その平面構造においてＨ字型のゲート電極構造をものとして説明する。しかしながら、本実施形態におけるトランジスタ１２は、このような例に限定されるものではなく、他の構成を持つトランジスタであってもよい。
本実施形態に係る半導体装置１０においては、図１Ａの平面図に示すように、抵抗率が５００Ωｃｍ以上の高抵抗シリコンであるシリコン支持基板１００上に、埋込絶縁膜２００（図１Ｂ〜図１Ｄ参照）が設けられており、さらに、埋込絶縁膜２００上に拡散層（半導体層）３００が設けられている。
拡散層３００には、トランジスタ１２が設けられる。詳細には、図１Ａに示すように、拡散層３００上には、ゲート電極６００と、ソース電極８００ａと、ドレイン電極８００ｂと、ボディコンタクト電極８００ｃとが設けられている。拡散層３００上に設けられたゲート電極６００は、ポリシリコンからなり、支持基板１００の上方から見ると横に倒したＨ字の形状を持つ。詳細には、Ｈ字型のゲート電極６００は、図１Ａ中の中央に位置する、図中上下方向（第２の方向）に沿って延びる矩形状の電極部（第２の電極部）６０２を有する。さらに、ゲート電極６００は、上記中央部の矩形状の電極部６０２を図中上下方向から挟み込むように、図１中左右方向（第１の方向）に延伸する、２つの帯状の配線部（第１の電極部）６０４を有している。また、上記２つの配線部６０４は、電極部６０２の中央で、上記電極部６０２と接続している。
さらに、図１Ａに示されるように、本実施形態においては、ゲート電極６００の上記配線部６０４は、拡散層３００上を、その中央部から図中左右方向に沿って延伸しており、さらに拡散層３００の端部を超えて図中左右方向に沿って延伸している。
また、拡散層３００の中央に位置するゲート電極６００の電極部６０２を左右から挟みこむように、金属膜からなるソース電極８００ａと、ドレイン電極８００ｂとが設けられている。ソース電極８００ａ及びドレイン電極８００ｂは、トランジスタ１２のソース領域及びドレイン領域と接続される配線として機能する。
そして、拡散層３００は、所望の不純物が注入されたシリコン層からなる。詳細には、拡散層３００のソース電極８００ａ及びドレイン電極８００ｂの下方及びその周辺には、リン、ヒ素等のｎ型の不純物が拡散しており、拡散層３００の他の領域には、ホウ素等のｐ型の不純物が拡散している。
また、図１Ａの右下に示されるように、拡散層３００の右下には、ボディコンタクト電極８００ｃが設けられている。当該ボディコンタクト電極８００ｃは、基板浮遊効果の抑制するために、拡散層３００の電位を固定、制御するための配線として用いられる。
また、拡散層３００の周囲を取り囲むように、シリコン酸化膜等の絶縁膜が埋め込まれたＳＴＩ２０４（図１Ｂ〜図１Ｄ参照）が設けられ、拡散層３００に設けられたトランジスタ１２を、支持基板１００上に設けられた他の素子から分離する。さらに、上記ＳＴＩ２０４に、引っ張り応力を持つ膜を埋め込むことにより、トランジスタ１２のチャネルに引っ張り応力が生じるようにしてもよい。
（断面構成）
次に、本実施形態における半導体装置１０の断面構成について、図１Ｂから図１Ｄを参照して説明する。図１Ｂは、図１Ａに示した半導体装置１０のＡ−Ａ´における断面図であり、図１Ｃは、図１Ａに示した半導体装置１０のＢ−Ｂ´における断面図であり、さらに、図１Ｄは、図１Ａに示した半導体装置１０のＣ−Ｃ´における断面図である。
図１ＡのＡ−Ａ´に沿って切断した際の半導体装置１０の断面である図１Ｂに示すように、本実施形態に係る半導体装置１０は、先に説明したように、高抵抗シリコンからなる支持基板１００の上に設けられたシリコン酸化膜よりなる埋込絶縁膜２００を有する。さらに、半導体装置１０は、埋込絶縁膜２００上に設けられたシリコン層からなる拡散層３００を有している。すなわち、本実施形態においては、基板として上述したＳＯＩ基板を用いており、拡散層３００が上述のＳＯＩ層に対応する。本実施形態においては、ＳＯＩ基板を用いていることにより、トランジスタ１２における寄生容量を低減することができる。なお、支持基板１００は、半導体装置１０の製造後に裏面を研削して薄膜化してもよく、支持基板１００の膜厚は特に限定されるものではない。また、埋込絶縁膜２００は、１００ｎｍ〜２０００ｎｍ程度の膜厚を持ち、好ましくは、トランジスタ１２の高周波特性を考慮して、４００ｎｍ程度の膜厚を持つことが好ましい。
拡散層３００は、図１Ｂに示すように、中央部に膜厚の薄い薄膜部３００ａと、端部に、薄膜部３００ａに比べて膜厚の厚い厚膜部３００ｂとを有する。ゲート電極６００の下に位置する当該薄膜部３００ａの中央部は、ｐ型の不純物が拡散したトランジスタ１２のゲート領域３０２にあたる。また、当該ゲート領域３０２を図中左右から挟み込む薄膜部３００ａの領域は、ｎ型の不純物が拡散した、ソース領域及びドレイン領域３０４にあたる。なお、ゲート領域３０２に隣接するソース領域及びドレイン領域３０４は、ゲート領域３０２から離れて位置するソース領域及びドレイン領域３０４における不純物濃度よりも、不純物濃度が薄いことが好ましい。
また、拡散層３００の端部に位置する厚膜部３００ｂは、拡散層３００の中央部に位置する薄膜部３００ａに対して、厚くなっており、詳細には、薄膜部３００ａの２倍から１０倍の膜厚を持つ。より具体的には、トランジスタ１２の高周波特性と信頼性との両立を考慮して、厚膜部３００ｂの膜厚は、１４０ｎｍ〜２００ｎｍであることが好ましく、薄膜部３００ａの膜厚は、２０ｎｍ〜７０ｎｍであることが好ましい。
なお、先に説明した図１Ａの平面図においては、拡散層３００の中央部に位置する薄膜部については３００ａとして、拡散層３００の端部に位置する厚膜部については３００ｂとして、示されている。
さらに、本実施形態に係る半導体装置１０においては、拡散層３００の中央部に設けられたゲート領域３０２上にゲート絶縁膜５００が設けられている。ゲート絶縁膜５００は、シリコン酸化膜から形成されており、その膜厚については任意に選択することができる。
また、ゲート領域３０２の両側に位置する拡散層３００の上面には、ゲート領域３０２と離隔して２つのシリサイド膜７０２が設けられている。さらに、シリサイド膜７０２上には、それぞれソースコンタクトビア７００ａ及びソース電極８００ａと、ドレインコンタクトビア７００ｂ及びドレイン電極８００ｂとが設けられている。すなわち、ソース及びドレインに対応するコンタクトビア７００ａ、７００ｂは、拡散層３００の薄膜部３００ａの上に、ゲート電極６００の電極部６０２を挟み込むように設けられている。薄膜部３００ａ上にソース／ドレインコンタクトビア７００ａ、７００ｂを設けることにより、ソースとドレインとの間の寄生容量を低減することができる。なお、シリサイド膜７０２は、シリコンと他の元素との化合物膜であり、コンタクトビア７００ａ、７００ｂ、ソース電極８００ａ及びドレイン電極８００ｂは、金属膜等から形成される。なお、本実施形態においては、これらシリサイド膜７０２、コンタクトビア７００ａ、７００ｂ、ソース／ドレイン電極８００ａ、８００ｂの膜厚、大きさ、及び形状等については、特に限定されるものではない。また、本実施形態においては、半導体装置１０の製造歩留まりを高く維持するために、製造ばらつき等を考慮してトランジスタ１２のレイアウトすることが好ましい。
なお、上述の説明においては、ソースとドレインとの間の寄生容量を低減するために、ソース／ドレインコンタクトビア７００ａ、７００ｂは、拡散層３００の薄膜部３００ａの上に設けられている。しかしながら、本実施形態においては、これに限定されるものではなく、上記寄生容量を低減する必要がない場合には、ソース／ドレインコンタクトビア７００ａ、７００ｂは、拡散層３００の厚膜部３００ｂの上に設けられていてもよい。
また、拡散層３００の周囲には、トランジスタ１２を他の素子から分離するために、ＳＴＩ（分離絶縁膜）２０４が設けられている。詳細には、ＳＴＩ２０４は、拡散層３００の周囲を囲むように設けられたトレンチと、トレンチに埋め込まれたシリコン酸化膜とを有する。なお、本実施形態においては、ＳＴＩ２０４のトレンチの幅、深さ、形状等については、特に限定されるものではない。
また、ゲート電極６００、拡散層３００及びＳＴＩ２０４を覆うように、シリコン酸化膜からなる絶縁膜２０２が設けられている。さらに、上記絶縁膜２０２を覆うように更なる絶縁膜４００が設けられている。加えて、絶縁膜４００上であって、コンタクトビア７００の間、及び、ソース電極８００ａとドレイン電極８００ｂとの間には、シリコン酸化膜からなる絶縁膜８０２が設けられている。なお、本実施形態においては、絶縁膜２０２、絶縁膜４００、８０２については、その材質、膜厚等は特に限定されるものではない。
次に、図１Ａ中において左右に延びるゲート電極６００に沿って切断した、言い換えると図１ＡのＢ−Ｂ´に沿って切断した断面図である、図１Ｃを参照して、本実施形態に係る半導体装置１０を説明する。先に説明したように、当該断面図においても、半導体装置１０は、支持基板１００と、支持基板１００上に設けられた埋込絶縁膜２００と、埋込絶縁膜上に設けられた拡散層３００とを有している。
図１Ｃの断面においても、拡散層３００は、図１Ｂの断面と同様に、中央部に膜厚の薄い薄膜部３００ａと、端部に膜厚の厚い厚膜部３００ｂとを有する。詳細には、当該断面においても、厚膜部３００ｂは、薄膜部３００ａの２倍から１０倍の膜厚を持ち、より具体的には、厚膜部３００ｂの膜厚は、１４０ｎｍ〜２００ｎｍであることが好ましく、薄膜部３００ａの膜厚は、２０ｎｍ〜７０ｎｍであることが好ましい。
また、図１Ｃの断面においては、拡散層３００の薄膜部３００ａ及び厚膜部３００ｂの上には、ゲート絶縁膜５００を介してゲート電極６００が設けられている。図１Ｃに示すように、ゲート電極６００は、拡散層３００上を図中左右方向に延伸しており、さらに、拡散層３００の端部を超えて図中左右方向に延伸している。すなわち、ゲート電極６００は、拡散層３００の薄膜部３００ａ上だけでなく、厚膜部３００ｂ上も通過するように設けられている。
ところで、先に説明した比較例においては、ゲート電極６００と拡散層３００とが重なっている拡散層３００の端部において、拡散層３００の膜厚が薄いことから、トランジスタ９２の動作の際、膜厚の薄い拡散層３００の端部に電界集中が起きやすくなる。その結果、電界集中した箇所におけるゲート絶縁膜５００の絶縁破壊が生じやすくなり、ゲート絶縁膜５００の信頼性、すなわち、半導体装置９０の信頼性が低下していた。それに対して、図１Ｃに示されているように、本実施形態に係る半導体装置１０においては、ゲート電極６００と拡散層３００とが重なっている拡散層３００の端部（厚膜部３００ｂ）において、拡散層３００の膜厚が厚い。その結果、製造工程において熱酸化処理が施された場合であっても、拡散層３００の端部の膜厚が薄くなることはない。従って、本実施形態によれば、拡散層３００の端部の厚膜部３００ｂの膜厚が薄くなることはないことから、トランジスタ１２の動作の際に拡散層３００の端部に電界集中が起きにくくなり、ゲート絶縁膜５００の絶縁破壊も生じ難くなる。すなわち、本実施形態によれば、半導体装置１０は高い信頼性を維持することができる。
次に、図１Ａ中において上下方向に延びるＣ−Ｃ´に沿って切断した断面図である、図１Ｄを参照して、本実施形態に係る半導体装置１０を説明する。当該断面は、ボディコンタクト電極８００ｃを横切るように切断した場合に得られる断面である。先に説明したように、当該断面図においても、半導体装置１０は、支持基板１００と、支持基板１００上に設けられた埋込絶縁膜２００と、埋込絶縁膜上に設けられた拡散層３００とを有している。
図１Ｄの断面においても、拡散層３００は、図１Ｂの断面と同様に、中央部に膜厚の薄い薄膜部３００ａと、端部に膜厚の厚い厚膜部３００ｂとを有する。詳細には、当該断面においても、厚膜部３００ｂは、薄膜部３００ａの２倍から１０倍の膜厚を持ち、より具体的には、厚膜部３００ｂの膜厚は、１４０ｎｍ〜２００ｎｍであることが好ましく、薄膜部３００ａの膜厚は、２０ｎｍ〜７０ｎｍであることが好ましい。
また、図１Ｄの断面においても、拡散層３００の薄膜部３００ａの上には、ゲート絶縁膜５００を介してゲート電極６００が設けられている。
さらに、図１Ｄの左側に示すように、厚膜部３００ｂの上面には、シリサイド膜７０２を介して、ボディコンタクトビア７００ｃと、ボディコンタクト電極８００ｃとが設けられている。なお、先に説明したように、シリサイド膜７０２は、シリコンと他の元素との化合物膜であり、コンタクトビア７００ｃ及びボディコンタクト電極８００ｃは、金属膜等から形成される。また、本実施形態においては、これらシリサイド膜７０２、ボディコンタクトビア７００ｃ、ボディコンタクト電極８００ｃの膜厚、大きさ、及び形状等については、特に限定されるものではない。
先に説明したように、ソース／ドレインコンタクトビア７００ａ、７００ｂは、拡散層３００の薄膜部３００ａの上に設けられており、このようにして、ソースとドレインとの間の寄生容量を低減している。一方、ボディコンタクトビア７００ｃは、拡散層３００の厚膜部３００ｂの上に設けられている。ボディ（拡散層３００）とゲートとの間の寄生容量については、トランジスタ１２の高周波特性に対して与える影響は小さいことから、ボディコンタクトコンタクトビア７００ｃは、拡散層３００の厚膜部３００ｂの上に設けてもよい。
以上のように、本実施形態においては、拡散層３００の端部の厚膜部３００ｂにおいて膜厚が厚くなるように、拡散層３００を形成している。その結果、製造工程において熱酸化処理が施された場合であっても、拡散層３００の端部の膜厚が薄くなることはない。従って、本実施形態によれば、拡散層３００の端部の厚膜部３００ｂの膜厚が薄くなることはないことから、トランジスタ１２の動作の際に拡散層３００の端部に電界集中が起きにくくなり、ゲート絶縁膜５００の絶縁破壊も生じ難くなる。すなわち、本実施形態によれば、半導体装置１０は高い信頼性を維持することができる。
さらに、拡散層３００に厚膜部３００ｂを形成することにより、拡散層３００の表面積が増加し、拡散層３００から放熱されやすくなることから、トランジスタ１２のチャネル領域の温度が低下することとなる。すなわち、拡散層３００に厚膜部３００ｂを形成することにより、トランジスタ１２の熱抵抗を下げることができる。また、拡散層３００に厚膜部３００ｂを形成することにより、拡散層３００の熱容量が増加することから、トランジスタ１２は、瞬間的なサージに起因する静電破壊を生じにくくなる。
また、拡散層３００の厚膜部３００ｂは、膜厚が厚いことから抵抗が低くなり、高周波に対してはインダクタ成分として動作するようになる。さらに、当該インダクタ成分は、拡散層３００下に位置する埋込絶縁膜２００に起因する浮遊容量を持つことから、当該インダクタ成分と当該浮遊容量とで共振回路が形成される。当該共振回路は、所望の周波数を持つ高周波のフィルターとして機能することもできる。
さらには、拡散層３００に厚膜部３００ｂを形成することにより、拡散層３００の反りが緩和され、トランジスタ１２のチャネル領域に係る圧縮応力を緩和することもできる。その結果、チャネル領域の電子移動度低下を防ぐ事ができ、アンテナスイッチの挿入損失の劣化を防ぐ事ができる。
以上のように、本実施形態に係る半導体装置１０は、寄生容量を低減しつつ、高い信頼性を確保することができることから、例えば、高周波アンテナスイッチＩＣ（高周波アンテナ装置）、もしくは高周波アンテナスイッチデバイスを搭載するＩＣに適用することができる。
なお、本実施形態においては、少なくとも、図１Ｃに示されるＢ−Ｂ´断面における、ゲート電極６００と重なる拡散層３００の端部に、膜厚の厚い厚膜部３００ｂが設けられていればよい。特に、上記端部では、ゲート電極６００と拡散層３００とが広く重なっており、その膜厚が薄くなった場合には、電界集中によりゲート絶縁膜５００の絶縁破壊が起きやすくなることから、少なくとも当該端部に厚膜部３００ｂが設けられていることが好ましい。
また、本実施形態に係る半導体装置１０は、同一支持基板１００上に、トランジスタ１２と少なくともゲート領域３０２の膜厚の異なる他のトランジスタ１２ａを有していてもよい。このような他のトランジスタ１２ａを有する半導体装置１０ａについて、図２を参照して説明する。図２は、本実施形態に係る変形例に係る半導体装置１０ａの断面図であって、詳細には、図１Ｂに対応する断面における断面図である。
図２に示すように、変形例に係る半導体装置１０ａは、トランジスタ１２とゲート領域３０２（３１２）の膜厚の異なる他のトランジスタ１２ａを有する。トランジスタ１２ａは、基本的には、上述のトランジスタ１２と同様の構造を有しているが、トランジスタ１２ａの有するゲート領域３１２は、トランジスタ１２の有するゲート領域３０２に比べて膜厚が厚い。より具体的には、基板浮遊効果を抑えるために、トランジスタ１２ａの有するゲート領域３１２の膜厚は、厚いことが好ましく、具体的には１４０ｎｍ〜２００ｎｍであることが好ましい。さらに、当該トランジスタ１２ａが形成される拡散層３１０は、トランジスタ１２の拡散層３００と異なり、薄膜部３００ａ及び厚膜部３００ｂを持たず、均一な膜厚を持つような形態であってもよい。この場合、拡散層３１０は、拡散層３００の薄膜部３００ａに比べて厚いことから、上述した熱酸化処理等により薄くなることはない。従って、トランジスタ１２ａは、上述したような電界集中を避けることができることから、高い信頼性を有する。なお、当該トランジスタ１２ａは、例えば、高周波特性を考慮しなくてもよい周辺回路用デバイスとして用いることができる。すなわち、本実施形態においては、同一の支持基板１００上に周辺回路用デバイスを混載して形成することができることから、製造コストの増加を抑えることができる。
＜２．２．半導体装置１０の製造方法＞
次に、図１Ａから図１Ｄに示される本開示の実施形態に係る半導体装置１０の製造方法について、図３から図１７を参照して説明する。図３から図１７は、本開示の一実施形態に係る半導体装置の製造方法における各工程を説明する断面図であって、詳細には、図１Ｂに示される断面図に対応するものである。
まず、本実施形態に係る製造方法においては、図３に示すように、支持基板１００上に、シリコン酸化膜からなる、膜厚が１００ｎｍ〜２０００ｎｍ、好ましくは４００ｎｍである埋込絶縁膜２００を形成する。さらに、埋込絶縁膜２００上に、膜厚が３０ｎｍ〜４００ｎｍ、好ましくは１７５ｎｍのシリコン層３２０を形成する。このようにして、支持基板１００、埋込絶縁膜２００及びシリコン層３２０からなるＳＯＩ基板を得ることができる。なお、上述の埋込絶縁膜２００及びシリコン層３２０の形成方法は、特に限定されるものではなく、既知の各種の成膜方法を用いることができる。
次に、図４に示すように、シリコン層３２０の上面に対して酸化処理を行うことにより、膜厚が１０ｎｍ〜１００ｎｍ、好ましくは１０ｎｍであるシリコン酸化膜９００を形成する。なお、上述の酸化処理の方法は、特に限定されるものではなく、既知の各種の酸化処理の方法を用いることができる。さらに、シリコン酸化膜９００上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、膜厚が１０ｎｍ〜３００ｎｍ、好ましくは１００ｎｍであるシリコン窒化膜９０２を形成する。
そして、図５に示すように、シリコン窒化膜９０２の全面にレジストを塗布し、フォトリソグラフィーを用いて露光することにより、レジストパターン９０４を形成する。当該レジストパターン９０４は、シリコン層３２０の膜厚を薄くする箇所に開口部を持つパターンを有する。当該パターンは、シリコン層３２０の薄膜部（上述の薄膜部３００ａに対応する）と厚膜部（上述の厚膜部３００ｂに対応する）との間に位置する膜厚が徐々に変化する領域の長さ、すなわち、薄膜部と厚膜部との間の距離が４００ｎｍ程度になるように考慮したレイアウトパターンとなっていることが好ましい。
その後、上記レジストパターン９０４をマスクとして用いて、シリコン窒化膜９０２及びシリコン酸化膜９００に対してドライエッチング処理を行う。このようにして、図６に示すように、シリコン層３２０の上面の一部が露出した開口部９０６を得た後に、レジストパターン９０４を除去する。なお、シリコン酸化膜９００に対してドライエッチング処理を施した際に、上記開口部９０６から露出するシリコン層３２０の上面の一部をエッチングしてもよい。
次に、図７に示すように、上記開口部９０６から露出するシリコン層３２０の一部に対して選択的な酸化処理（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ；ＬＯＣＯＳ酸化処理）を行う。この際、開口部９０６に位置するシリコン層３２０の膜厚が、所望の膜厚になるように、酸化処理によりシリコン層３２０が酸化される酸化量を制御する。より具体的には、最終的に、シリコン層３２０の中央部３２０ａの膜厚（すなわち、拡散層３００の薄膜部３００ａの膜厚）を６０ｎｍとする場合には、図７の工程においては、開口部９０６に位置するシリコン層３２０の膜厚が８０ｎｍ程度になるように制御することが好ましい。このようにして、シリコン層３２０については部分的に薄くなる。
すなわち、本実施形態においては、膜厚が均一なシリコン層３２０を形成し、シリコン層３２０の中央部３２０ａを選択的に酸化することにより、シリコン層３２０の端部３２０ｂの膜厚を、中央部３２０ａの膜厚に比べて厚くなるようにしている。ところで、先に説明したように、上記特許文献２では、選択エピタキシャル成長を用いて、上述のような構造を持つシリコン層を形成していたが、この場合、製造コスト及び製造時間が増加してしまっていた。しかしながら、本実施形態においては、選択的な酸化処理を行うことにより上述のような構造を持つシリコン層３２０を形成している。本実施形態によれば、当該酸化処理は選択エピタキシャル成長に比べて安価で、短時間で行うことができることから、半導体装置１０の製造における製造コスト及び製造時間の増加を抑えることができる。
続いて、シリコン窒化膜９０２をリン酸により除去し、さらに、シリコン酸化膜９００をフッ酸等により除去すると、図８に示すようなシリコン層３２０、すなわち、中央部３２０ａが薄くなっているシリコン層３２０を得ることができる。
さらに、図９に示すように、シリコン層３２０の上面を酸化処理することにより、シリコン層３２０上に、膜厚が１０ｎｍ〜１００ｎｍ、好ましくは１０ｎｍであるシリコン酸化膜９１０を形成する。さらに、シリコン酸化膜９１０上に、ＣＶＤを用いて、膜厚が１０ｎｍ〜４００ｎｍ、好ましくは２１０ｎｍであるシリコン窒化膜９１２を形成する。次いで、シリコン窒化膜９１２の全面にレジストを塗布し、フォトリソグラフィーを用いて露光することにより、レジストパターン９１４を形成する。当該レジストパターン９１４は、トランジスタ１２を他の素子から分離するためのＳＴＩ２０４を形成する箇所に開口部を持つパターンを有する。
その後、レジストパターン９１４をマスクとして、シリコン窒化膜９１２及びシリコン酸化膜９１０に対してドライエッチング処理を行う。さらに、レジストパターン９１４に覆われていない箇所のシリコン層３２０の上面を露出させた後に、レジストパターン９１４の除去を行う。なお、本実施形態においては、レジストパターン９１４の除去の方法は、特に限定されるものではなく、アッシング等の既知の各種の除去方法を用いることができる。そして、上述とは異なる条件のドライエッチング処理により、シリコン窒化膜９１２をマスクとしてシリコン層３２０をエッチングすることによって、図１０に示される構造を得ることができる。
続いて、図１１に示すように、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）等を用いて、シリコン層３２０の両側に設けられたトレンチ内がシリコン酸化膜９２０によって埋め込まれるように、支持基板１００の上方全体にシリコン酸化膜９２０を形成する。この際、シリコン酸化膜９２０は、シリコン窒化膜９１２の上面を覆うように形成されてもよく、シリコン酸化膜９２０の膜厚は、５０ｎｍ〜１０００ｎｍ、好ましくは４００ｎｍとなるように形成される。
次に、シリコン酸化膜９２０の全面にレジストを塗布し、フォトリソグラフィーを用いて露光することにより、レジストパターン９２４を形成する。当該レジストパターン９２４は、シリコン層３２０の中央部３２０ａ上に位置する除去されるシリコン酸化膜９１０及びシリコン窒化膜９１２に対応する箇所に開口部９１６を持つパターンを有する。この際、上記開口部９１６は、シリコン層３２０の中央部３２０ａの上方に広がり、さらに、シリコン層３２０の端部３２０ｂのシリコン層３２０の膜厚の厚い厚膜部にまで広がっていることが好ましい。
そして、レジストパターン９２４をマスクとして、シリコン酸化膜９２０に対しドライエッチング処理を施すことにより、シリコン酸化膜９２０を除去する。このようにすることで、図１２に示される構造を得ることができる。なお、後に実施することとなるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）の条件によっては、中央部３２０ａ、及び、中央部３２０ａと端部３２０ｂとの間のシリコン層３２０の膜厚が徐々に変化する領域の上方にシリコン酸化膜９２０が残存してしまう可能性がある。そこで、このようなシリコン酸化膜９２０の残存を避けるために、上述のドライエッチング処理は、シリコン窒化膜９１２もエッチングされる程度のオーバーエッチング条件で実施することが好ましい。
次に、図１３に示すように、レジストパターン９２４を除去する。
さらに、支持基板１００の上面にＣＭＰを用いて平坦化処理を施し、図１４に示される構造を得ることができる。なお、平坦化されたシリコン酸化膜９２０は、素子分離のためのＳＴＩ２０４を形成することとなる。
続いて、シリコン窒化膜９１２をリン酸により除去し、さらに、シリコン酸化膜９１０をフッ酸等により除去すると、図１５に示すような構造を得ることができる。図１５においては、シリコン層３２０は、ＳＴＩ２０４のシリコン酸化膜９２０により周囲が囲まれており、さらに、その中央部３２０ａの膜厚は、その端部３２０ｂに比べて薄くなっている。ここで、必要に応じて、例えばイオンインプランテーションによって不純物をシリコン層３２０に注入してもよい。この際、シリコン層３２０の上面をパターニングされたレジストで覆うことにより、シリコン層３２０の所望の部分に不純物を注入してもよい。
さらに、シリコン層３２０及びＳＴＩ２０４上に、シリコン酸化膜からなるゲート絶縁膜５００を形成する。また、図１６に示すように、ゲート絶縁膜５００上の全面にポリシリコン膜を成膜し、さらに、エッチング等を用いて当該ポリシリコン膜を任意の形状にパターニングすることにより、ゲート電極６００を形成する。
続いて、ゲート電極６００をマスクとして、シリコン層３２０にイオンインプランテーションによって不純物を注入することにより、拡散層３００を形成する。さらに、拡散層３００のゲート領域３０２の周囲に、上述のイオンインプランテーションよりは不純物濃度が薄くなるように所望の不純物を注入し、拡散層３００中にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域３４０を形成する。このようにして、図１７に示される構造を得ることができる。なお、ＬＤＤ領域３４０を形成した後に、上述のイオンインプランテーションを行ってもよい。
さらに、ゲート電極６００をマスクとして、エッチングを行うことにより、ゲート絶縁膜５００に対してパターニングを行う。その後、露出した拡散層３００の３００ａの上面であって、ゲート電極６００の両側のゲート電極６００から離隔した位置にシリサイド膜７０２を形成してもよい。なお、本実施形態においては、上述のシリサイド膜７０２の形成方法は、特に限定されるものではなく、既知の各種の形成方法を用いることができる。
続いて、拡散層３００、ＳＴＩ２０４、及びゲート電極６００上に、順次、絶縁膜２０２、絶縁膜４００及び絶縁膜８０２を形成する。そして、絶縁膜８０２から、絶縁膜４００及び絶縁膜２０２を貫きシリサイド膜７０２まで到達するコンタクトビア７００を形成する。この際、本実施形態においては、広い薄膜部３００ａ上に、ソースコンタクトビア７００とドレインコンタクトビア７００とを所定の距離だけ離隔して設けることができる。従って、ソースコンタクトビア７００とドレインコンタクトビア７００とを高精度でパターニングすることを避けることができることから、製造歩留まりの低下を避けることができる。また、ソース／ドレインコンタクトビア７００を互いに所定の距離だけ離隔して設けることができることから、特に、複数のゲートを持つトランジスタにおいて、トランジスタのレイアウトサイズの増加を抑え、ひいては製造コストの増加を抑えることができる。
さらに、コンタクトビア７００上に、ソース電極８００ａ及びドレイン電極８００ｂをそれぞれ形成する。この際、上述の絶縁膜２０２、絶縁膜４００、絶縁膜８０２、コンタクトビア７００及びソース／ドレイン電極８００ａ、８００ｂの形成方法は、特に限定されるものではなく、半導体装置の製造方法において一般的に用いられている形成方法を用いることができる。さらに、これらソース電極８００ａ及びドレイン電極８００ｂの上に、更なる金属膜を形成してもよい。このようにして、図１Ａから図１Ｄに示される本開示の実施形態に係る半導体装置１０を得ることができる。
以上のように、本実施形態に係る半導体装置１０は、半導体装置の製造方法において一般的に用いられている既知の各種方法を組み合わせて製造することができる。さらには、これら方法は、安価で、且つ、短時間に実施することができることから、本実施形態に係る半導体装置１０の製造方法によれば、製造コストの増加を抑えることができる。
＜２．３．変形例＞
なお、上述した本開示の実施形態に係る半導体装置１０は、以下のように変形することもできる。以下に、本実施形態の変形例１〜７を、図１８から図２４Ｂを参照して説明する。なお、変形例１から４に係るトランジスタ１２は、上述の実施形態と同様に、Ｈ字型のゲート電極６００を持つ。
（変形例１）
まずは、変形例１を、図１８を参照して説明する。図１８は、本実施形態に係る変形例１に係る半導体装置１０ｂの断面図であり、図１Ｂに示される断面に対応する断面図である。図１８に示されるように、変形例１に係る半導体装置１０ｂは、支持基板１００上にポリシリコンからなるシリコン層（他の半導体層）７２０をさらに有する。そして、本変形例１においては、当該シリコン層７２０上に、上述した埋込絶縁膜２００が設けられ、さらに、当該埋込絶縁膜上に拡散層３００が設けられている。さらに、当該拡散層３００は、上述の実施形態と同様に、中央部に位置する薄膜部３００ａと、端部に位置する厚膜部３００ｂとを有する。すなわち、本変形例においては、支持基板１００上にトラップリッチ層としてシリコン層７２０を有するトラップリッチ型ＳＯＩ基板を用いた場合であっても、薄膜部３００ａと厚膜部３００ｂとを有する拡散層３００を適用することができる。
ところで、高周波用デバイスを作成するために用いられる支持基板１００の比抵抗は、高周波の歪みや回り込みを低減するために、高いことが望ましいと言われている。しかしながら、ＳＯＩ基板においては、先に説明したように、支持基板１００上にシリコン酸化膜からなる埋込絶縁膜２００が設けられている。そして、埋込絶縁膜２００からの電荷等により、当該埋込絶縁膜２００と支持基板１００との間の界面に反転層が形成されやすく、支持基板１００（詳細には、支持基板１００の表面近傍領域）の比抵抗が低下することがある。そこで、このような反転層の形成を避けるために、電荷をトラップするシリコン層７２０が設けられている基板は、トラップリッチ型ＳＯＩ基板と呼ばれている。このようなトラップリッチ型ＳＯＩ基板を用いることにより、より高周波特性を向上させることができる。
（変形例２）
次に、変形例２を、図１９を参照して説明する。図１９は、本実施形態に係る変形例２に係る半導体装置１０ｃの断面図であり、図１Ｂに示される断面に対応する断面図である。図１９に示されるように、変形例２に係る半導体装置１０ｃは、支持基板１００上に、シリコン酸化膜からなる埋込絶縁膜２１０と、ポリシリコンからなるシリコン層７２０とさらに有する。そして、本変形例１においては、上述の変形例１と同様に、当該シリコン層７２０上に、上述した埋込絶縁膜２００が設けられ、さらに、当該埋込絶縁膜２００上に拡散層３００が設けられている。本変形例においては、上述の変形例１のシリコン層７２０を支持基板１００から分離するために、上記埋込絶縁膜２１０を設けている。そして、当該拡散層３００は、上述の実施形態と同様に、中央部に位置する薄膜部３００ａと、端部に位置する厚膜部３００ｂとを有する。すなわち、本変形例においては、支持基板１００上にＢＯＸ層として２つの埋込絶縁膜２００、２１０を有する２段ＢＯＸ層型のＳＯＩ基板を用いた場合であっても、薄膜部３００ａと厚膜部３００ｂとを有する拡散層３００を適用することができる。
なお、図１９に示すような２段ＢＯＸ層型のＳＯＩ基板は、支持基板１００とシリコン層７２０との間に埋込絶縁膜２１０を有するため、高い温度での加熱処理を行っても、図１８に示すトラップリッチ型ＳＯＩ基板に比べて、シリコン層７２０が再結晶し難い。例えば、シリコン層７２０が再結晶することにより単結晶化した場合には、シリコン層７２０からの不純物が支持基板１００に到達して、支持基板１００の比抵抗が低下することがある。しかしながら、２段ＢＯＸ層型のＳＯＩ基板であれば、シリコン層７２０が再結晶し難いことから、上述のようなメカニズムに起因して支持基板１００の比抵抗が低下することを避けることができる。その結果、２段ＢＯＸ層型のＳＯＩ基板上にトランジスタを設けた場合には、高温加熱処理を行っても、支持基板１００の比抵抗を高く維持することができることから、当該トランジスタの高周波特性を良好に維持することができる。
このように、本変形例１及び２によれば、本実施形態は、様々なタイプのＳＯＩ基板に適用することが可能である。
（変形例３）
次に、変形例３を、図２０を参照して説明する。図２０は、本実施形態に係る変形例３に係る半導体装置１０ｄの断面図であり、図１Ｂに示される断面に対応する断面図である。図２０に示されるように、変形例３に係る半導体装置１０ｄにおいては、シリサイド膜７０２は、拡散層３００の薄膜部３００ａの上面だけでなく、厚膜部３００ｂの上面も覆うように設けられていてもよい。このようにシリサイド膜７０２を広く設けることで、ソース領域／ドレイン領域３０４とコンタクトビア７００との間の抵抗値を小さくすることができることから、トランジスタ１２がより高速に動作することが可能となる。
（変形例４）
次に、変形例４を、図２１を参照して説明する。図２１は、本実施形態に係る変形例４に係る半導体装置１０ｅの断面図であり、図１Ｄに示される断面に対応する断面図である。図２１に示されるように、変形例４に係る半導体装置１０ｅにおいては、ボディコンタクト電極８００ｃに係るコンタクトビア７００は、拡散層３００の厚膜部３００ｂの上面上ではなく、薄膜部３００ａの上面上に設けられてもよい。
ところで、以上の変形例１〜４においては、トランジスタ１２はＨ字型のゲート電極６００を持つものとして説明した。しかしながら、本実施形態においては、ゲート電極６００はこのような形状の限定されるものではなく、他の形状であってもよい。すなわち、本実施形態においては、トランジスタのゲート構造を自由に設計することができる。そこで、以下に様々な形状のゲート電極６００の変形例について説明する。
（変形例５）
まずは、図２２Ａ及び図２２Ｂを参照して、本開示の一実施形態の変形例５に係る半導体装置２０ａを説明する。図２２Ａは、本実施形態に係る変形例５に係る半導体装置２０ａの平面図である。なお、図２２Ａにおいては、絶縁膜２０２、絶縁膜４００、絶縁膜８０２及びＳＴＩ２０４については、理解のために図示を省略している。図２２Ｂは、図２２Ａに示した半導体装置２０ａのＡ−Ａ´における断面図である。
図２２Ａに示されるように、変形例５に係る半導体装置２０ａは、支持基板１００の上方から見て、はしご形状のゲート電極６００ａを有している。詳細には、ゲート電極６００ａは、図２２Ａ中を左右方向に沿って並ぶ複数の矩形型の電極部６０２と、これら電極部６０２を図２２Ａ中の上下方向に沿って挟み込み、複数の電極部６０２を互いに接続する２つの配線部６０４とを有する。すなわち、複数の電極部６０２と複数の配線部６０４とにより、はしご状のゲート電極６００ａは形成される。さらに、各電極部６０２を図２２Ａ中の左右方向から挟み込むように、ソース電極／ドレイン電極８００が設けられている。
また、本変形例においても、図２２Ｂに示すように、拡散層３００は、上述の実施形態と同様に、中央部に位置する薄膜部３００ａと、端部に位置する厚膜部３００ｂとを有する。本変形例においても、ゲート領域３０２、及びソース領域／ドレイン領域３０４は、拡散層３００の薄膜部３００ａに設けられている。このように、複数のゲート領域３０２を持つ場合であっても、薄膜部３００ａと厚膜部３００ｂとを有する拡散層３００を適用することができる。
（変形例６）
次に、図２３Ａ及び図２３Ｂを参照して、本開示の一実施形態の変形例６に係る半導体装置２０ｂを説明する。図２３Ａは、本実施形態に係る変形例６に係る半導体装置２０ｂの平面図である。なお、図２３Ａにおいては、絶縁膜２０２、絶縁膜４００、絶縁膜８０２及びＳＴＩ２０４については、理解のために図示を省略している。図２３Ｂは、図２３Ａに示した半導体装置２０ｂのＣ−Ｃ´における断面図である。
図２３Ａに示されるように、変形例６に係る半導体装置２０ｂは、支持基板１００の上方から見て、Ｔ字型形状のゲート電極６００ｂを有している。詳細には、ゲート電極６００ｂは、図２３Ａ中の上下方向に沿って延びる矩形型の電極部６０２と、図２３Ａ中の左右方向に沿って延びる矩形状の配線部６０４とを有している。さらに、配線部６０４が、配線部６０４の中央部分で電極部６０２と接続することにより、Ｔ字型形状のゲート電極６００ｂをなしている。また、電極部６０２を図２３Ａ中の左右方向から挟み込むように、ソース電極／ドレイン電極８００ａ、８００ｂが設けられている。
また、本変形例においても、図２３Ｂに示すように、拡散層３００は、上述の実施形態と同様に、中央部に位置する薄膜部３００ａと、端部に位置する厚膜部３００ｂとを有する。本変形例においても、ゲート領域３０２、及びソース領域／ドレイン領域３０４は、拡散層３００の薄膜部３００ａに設けられている。このように、Ｔ字型のゲート電極６００ｂを持つ場合であっても、薄膜部３００ａと厚膜部３００ｂとを有する拡散層３００を適用することができる。
（変形例７）
次に、図２４Ａ及び図２４Ｂを参照して、本開示の一実施形態の変形例７に係る半導体装置２０ｃを説明する。図２４Ａは、本実施形態に係る変形例７に係る半導体装置２０ｃの平面図である。なお、図２４Ａにおいては、絶縁膜２０２、絶縁膜４００、絶縁膜８０２及びＳＴＩ２０４については、理解のために図示を省略している。図２４Ｂは、図２４Ａに示した半導体装置２０ｃのＣ−Ｃ´における断面図である。
図２４Ａに示されるように、変形例７に係る半導体装置２０ｃは、支持基板１００の上方から見て、Ｉ字型形状のゲート電極６００ｃを有している。詳細には、ゲート電極６００ｃは、図２４Ａ中の上下方向に沿って延びる矩形型の形状を持つ。さらに、ゲート電極６００ｃを図２４Ａ中の左右方向から挟み込むように、ソース電極／ドレイン電極８００ａ、８００ｂが設けられている。
また、本変形例においては、拡散層３００は、上述の実施形態と同様に、中央部に位置する薄膜部３００ａと、端部に位置する厚膜部３００ｂとを有する。本変形例においても、ゲート領域３０２、及びソース領域／ドレイン領域３０４は、拡散層３００の薄膜部３００ａに設けられている。このように、Ｉ字型のゲート電極６００ｃを持つ場合であっても、薄膜部３００ａと厚膜部３００ｂとを有する拡散層３００を適用することができる。
＜＜３．まとめ＞＞
以上のように、本実施形態においては、寄生容量を低減しつつ、高い信頼性を確保し、且つ、製造コストの増加を抑えることができる半導体装置を提供することができる。
詳細には、本実施形態においては、寄生容量を低減するために、拡散層３００の膜厚が薄い、ＳＯＩ基板を用いて半導体装置１０を形成している。さらに、本実施形態においては、ゲート電極６００と拡散層３００とが重なっている拡散層３００の端部の厚膜部３００ｂにおいて膜厚が厚くなるように、拡散層３００を形成している。このようにすることで、製造工程において熱酸化処理が施された場合であっても、拡散層３００の端部の膜厚が薄くなることはない。従って、本実施形態によれば、拡散層３００の端部の膜厚が薄くなることがないことから、半導体装置１０の動作の際、拡散層３００の端部に電界集中が起きにくくなり、ゲート絶縁膜５００の絶縁破壊も生じ難くなる。その結果、実施形態によれば、高い信頼性を確保した半導体装置を提供することができる。
さらに、本実施形態によれば、半導体装置の製造方法において一般的に用いられている既知の各種方法を組み合わせて用いることで容易に半導体装置１０を得ることができることから、製造コストの増加を抑えることができる。
＜＜４．補足＞＞
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
埋込絶縁膜と、前記埋込絶縁膜上に設けられ、半導体素子が形成される半導体層とを有する基板と、
前記半導体層上に設けられたゲート電極と、
を備え、
前記ゲート電極は、前記基板を上方から見た場合に、第１の方向に沿って前記半導体層の中央部から前記半導体層の端部を超えて延伸した帯状の第１の電極部を有し、
前記第１の方向に沿って、前記第１の電極部及び前記基板を切断した場合の断面において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、
半導体装置。
（２）
前記ゲート電極は、前記基板を上方から見た場合に、前記第１の電極部から、前記第１の方向とは垂直に交わる第２の方向に沿って延伸する第２の電極部をさらに有する、
上記（１）に記載の半導体装置。
（３）
前記第１の方向に沿って、前記第２の電極部及び前記基板を切断した場合において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、
上記（２）に記載の半導体装置。
（４）
前記半導体層の前記中央部の上方に、前記基板を上方から見た場合に、前記第２の電極部を挟み込むように設けられたソースコンタクトビア及びドレインコンタクトビアをさらに備える、上記（３）に記載の半導体装置。
（５）
前記半導体層の前記中央部と前記ソースコンタクトビアとの間、及び、前記半導体層と前記ドレインコンタクトビアとの間に設けられたシリサイド膜をさらに備える、上記（４）に記載の半導体装置。
（６）
前記シリサイド膜は、前記半導体層の前記端部も覆っている、上記（５）に記載の半導体装置。
（７）
前記第２の方向に沿って、前記第２の電極部及び前記基板を切断した場合において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、上記（２）に記載の半導体装置。
（８）
前記ゲート電極は複数の前記第２の電極部を有する、上記（２）に記載の半導体装置。
（９）
前記半導体層の前記中央部の上方に、前記基板を上方から見た場合に、前記第１の方向とは垂直に交わる第２の方向に沿って、前記第１の電極部を挟み込むように設けられたソースコンタクトビア及びドレインコンタクトビアをさらに備える、上記（１）に記載の半導体装置。
（１０）
前記ゲート電極は、前記基板の上方から見て、Ｈ字型、Ｔ字型、Ｉ字型、又は、はしご型のいずれかの形状を持つ、上記（１）に記載の半導体装置。
（１１）
前記半導体素子を分離する分離絶縁膜をさらに備え、
前記分離絶縁膜は、前記前記基板を上方から見て前記半導体層を囲むように設けられる、
上記（１）〜（１０）のいずれか１つに記載の半導体装置。
（１２）
前記基板は、前記埋込絶縁膜の下に設けられた、前記半導体層とは異なる他の半導体層をさらに有する、上記（１）〜（１１）に記載の半導体装置。
（１３）
前記基板は、前記他の半導体層の下に設けられた、前記埋込絶縁膜とは異なる他の埋込絶縁膜をさらに有する、上記（１２）に記載の半導体装置。
（１４）
前記半導体層の前記端部は、前記半導体層の前記中央部の膜厚に対して２倍から１０倍の膜厚を持つ、上記（１）に記載の半導体装置。
（１５）
前記半導体層の前記端部の膜厚は１４０ｎｍ〜２００ｎｍであり、
前記半導体層の前記中央部の膜厚は２０ｎｍ〜７０ｎｍである、
上記（１）に記載の半導体装置。
（１６）
前記半導体素子とは異なる他の半導体素子が形成される、前記半導体層とは異なる他の半導体層をさらに備え、
前記半導体層の前記中央部の膜厚と、前記他の半導体層の中央部の膜厚とは、互いに異なる、
上記（１）に記載の半導体装置。
（１７）
前記半導体層の前記中央部の膜厚は２０ｎｍ〜７０ｎｍであり、
前記他の半導体層の前記中央部の膜厚は１４０ｎｍ〜２００ｎｍである、
上記（１６）に記載の半導体装置。
（１８）
前記半導体装置は高周波アンテナスイッチ装置である、上記（１）〜（１７）のいずれか１つに記載の半導体装置。
（１９）
埋込絶縁膜を有する基板上に、膜厚が均一な半導体層を形成し、前記半導体層の中央部を選択的に酸化して、前記半導体層の端部の膜厚を前記中央部の膜厚に比べて厚くすることを含む、半導体装置の製造方法。
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、２０ａ、２０ｂ、２０ｃ、９０ 半導体装置
１２、１２ａ、９２ トランジスタ
１００ 支持基板
２００、２１０ 埋込絶縁膜
２０２、４００、８０２ 絶縁膜
２０４ ＳＴＩ
３００、３１０ 拡散層
３００ａ 薄膜部
３００ｂ 厚膜部
３０２、３１２ ゲート領域
３０４ ソース／ドレイン領域
３２０、７２０ シリコン層
３２０ａ 中央部
３２０ｂ 端部
３４０ ＬＤＤ領域
５００ ゲート絶縁膜
６００、６００ａ、６００ｂ、６００ｃ ゲート電極
６０２ 電極部
６０４ 配線部
７００ コンタクトビア
７０２ シリサイド膜
８００、８００ａ、８００ｂ、８００ｃ 電極
９００、９１０、９２０ シリコン酸化膜
９０２、９１２ シリコン窒化膜
９０４、９１４、９２４ レジストパターン
９０６、９１６ 開口部

Claims (19)

  1. 埋込絶縁膜と、前記埋込絶縁膜上に設けられ、半導体素子が形成される半導体層とを有する基板と、
    前記半導体層上に設けられたゲート電極と、
    を備え、
    前記ゲート電極は、前記基板を上方から見た場合に、第１の方向に沿って前記半導体層の中央部から前記半導体層の端部を超えて延伸した帯状の第１の電極部を有し、
    前記第１の方向に沿って、前記第１の電極部及び前記基板を切断した場合の断面において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、
    半導体装置。
  2. 前記ゲート電極は、前記基板を上方から見た場合に、前記第１の電極部から、前記第１の方向とは垂直に交わる第２の方向に沿って延伸する第２の電極部をさらに有する、
    請求項１に記載の半導体装置。
  3. 前記第１の方向に沿って、前記第２の電極部及び前記基板を切断した場合において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、
    請求項２に記載の半導体装置。
  4. 前記半導体層の前記中央部の上方に、前記基板を上方から見た場合に、前記第２の電極部を挟み込むように設けられたソースコンタクトビア及びドレインコンタクトビアをさらに備える、請求項３に記載の半導体装置。
  5. 前記半導体層の前記中央部と前記ソースコンタクトビアとの間、及び、前記半導体層と前記ドレインコンタクトビアとの間に設けられたシリサイド膜をさらに備える、請求項４に記載の半導体装置。
  6. 前記シリサイド膜は、前記半導体層の前記端部も覆っている、請求項５に記載の半導体装置。
  7. 前記第２の方向に沿って、前記第２の電極部及び前記基板を切断した場合において、前記半導体層の端部の膜厚が、前記半導体層の中央部の膜厚に比べて厚い、請求項２に記載の半導体装置。
  8. 前記ゲート電極は複数の前記第２の電極部を有する、請求項２に記載の半導体装置。
  9. 前記半導体層の前記中央部の上方に、前記基板を上方から見た場合に、前記第１の方向とは垂直に交わる第２の方向に沿って、前記第１の電極部を挟み込むように設けられたソースコンタクトビア及びドレインコンタクトビアをさらに備える、請求項１に記載の半導体装置。
  10. 前記ゲート電極は、前記基板の上方から見て、Ｈ字型、Ｔ字型、Ｉ字型、又は、はしご型のいずれかの形状を持つ、請求項１に記載の半導体装置。
  11. 前記半導体素子を分離する分離絶縁膜をさらに備え、
    前記分離絶縁膜は、前記前記基板を上方から見て前記半導体層を囲むように設けられる、
    請求項１に記載の半導体装置。
  12. 前記基板は、前記埋込絶縁膜の下に設けられた、前記半導体層とは異なる他の半導体層をさらに有する、請求項１に記載の半導体装置。
  13. 前記基板は、前記他の半導体層の下に設けられた、前記埋込絶縁膜とは異なる他の埋込絶縁膜をさらに有する、請求項１２に記載の半導体装置。
  14. 前記半導体層の前記端部は、前記半導体層の前記中央部の膜厚に対して２倍から１０倍の膜厚を持つ、請求項１に記載の半導体装置。
  15. 前記半導体層の前記端部の膜厚は１４０ｎｍ〜２００ｎｍであり、
    前記半導体層の前記中央部の膜厚は２０ｎｍ〜７０ｎｍである、
    請求項１に記載の半導体装置。
  16. 前記半導体素子とは異なる他の半導体素子が形成される、前記半導体層とは異なる他の半導体層をさらに備え、
    前記半導体層の前記中央部の膜厚と、前記他の半導体層の中央部の膜厚とは、互いに異なる、
    請求項１に記載の半導体装置。
  17. 前記半導体層の前記中央部の膜厚は２０ｎｍ〜７０ｎｍであり、
    前記他の半導体層の前記中央部の膜厚は１４０ｎｍ〜２００ｎｍである、
    請求項１６に記載の半導体装置。
  18. 前記半導体装置は高周波アンテナスイッチ装置である、請求項１に記載の半導体装置。
  19. 埋込絶縁膜を有する基板上に、膜厚が均一な半導体層を形成し、前記半導体層の中央部を選択的に酸化して、前記半導体層の端部の膜厚を前記中央部の膜厚に比べて厚くすることを含む、半導体装置の製造方法。
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