CN110383491A - 半导体装置及制造半导体装置的方法 - Google Patents

半导体装置及制造半导体装置的方法 Download PDF

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Abstract

【问题】提供一种半导体装置，其可以在降低寄生电容的同时最小化制造成本的增加并确保高可靠性。【解决办法】提供一种半导体装置，配置有：基板，具有嵌入式绝缘膜和设置在嵌入式绝缘膜上的半导体层，在半导体层中形成的半导体元件；以及设置在半导体层上的栅极电极。栅极电极具有带状的第一电极部，在从上方观察基板时该带状的第一电极部沿第一方向，从半导体层的中心部分延伸超过半导体层的端部。在沿第一方向剖切第一电极部和基板获得的横截面中，半导体层的端部的膜厚度比半导体层的中心部分的膜厚度厚。

Description

半导体装置及制造半导体装置的方法
技术领域
本公开内容涉及半导体装置和制造半导体装置的方法。
背景技术
在用于无线通信等的通信装置中，提供了用于切换高频通信信号的高频天线开关。这种高频天线开关必须是具有小寄生电容的装置，即使当要使用的信号具有高频波时，其装置特性也不会劣化。
因此，传统上，作为天线开关装置，已经使用诸如具有优异高频特性的GaAs的复合半导体。然而，这样的复合半导体装置是昂贵的，并且用于操作复合半导体装置的外围电路的装置在与复合半导体装置不同的芯片上形成。因此，难以减少将复合半导体装置并入模块等时所需的制造成本。
因此，近年来，使用绝缘体上硅(SOI)电路的天线开关集成电路(IC)已经有了显著发展，其中可以在单个芯片上混合地形成天线开关装置和用于外围电路的装置。SOI基板表示包括设置在高电阻支撑基板上的嵌入式绝缘膜(BOX层)和由硅在嵌入式绝缘膜上形成的半导体层(SOI层)的基板。通过使用这样的SOI基板，可以减小由PN结区域中产生的耗尽层引起的寄生电容。因此，可以形成具有与复合半导体等效的装置特性的天线开关装置，其中高频特性不太可能劣化。此外，在通过使用这样的SOI基板形成天线开关装置的情况下，可以在同一基板上混合地形成用于外围电路的装置。注意，作为在SOI基板上形成的装置的示例，可以例示在下面的专利文献1等中公开的半导体装置。
引用列表
专利文献
专利文献1：日本专利申请公开第2000-216391号
专利文献2：日本专利申请公开第57-10266号
发明内容
本发明要解决的问题
然而，存在由于在半导体装置的制造处理中执行的热氧化处理使SOI层部分变薄的情况。因此在SOI层的部分变薄的部分中，在晶体管的工作期间发生电场集中，并且这导致晶体管的可靠性劣化。此外，迄今已采取各种措施以防止晶体管可靠性的恶化。然而，存在这些措施增加了寄生电容并且降低晶体管的高频特性并且大幅增加制造成本的情况。
因此，本公开内容提出了一种能够减小寄生电容、确保高可靠性和减少制造成本增加的半导体装置。
问题的解决办法
根据本公开内容，提供一种半导体装置，该半导体装置包括：基板，其包括嵌入式绝缘膜和设置在嵌入式绝缘膜上的半导体层，以及在半导体层上形成的半导体元件；以及栅极电极，其设置在半导体层上，其中栅极电极包括带状的第一电极部，该带状的第一电极部在从上方观察该基板的情况下，沿第一方向从半导体层的中心部分延伸并且超过半导体层的端部，并且在沿第一方向剖切第一电极部和基板的情况下的截面中，半导体层的端部的膜厚度比半导体层的中心部分的膜厚度厚。
此外，根据本公开内容，一种用于制造半导体装置的方法包括在具有嵌入式绝缘膜的基板上形成具有均匀膜厚度的半导体层；选择性地氧化半导体层的中心部分；并且使半导体层的端部的膜厚度比中心部分的膜厚度厚。
本发明的效果
如上所述，根据本公开内容，可以提供能够减小寄生电容、确保高可靠性和减少制造成本增加的半导体装置。
注意，上述效果不一定受限制，并且本说明书中已经描述的任何效果或从本说明书中发现的其他效果可以与上述效果一起获得或代替上述效果。
附图说明
[图1A]是根据本公开内容的实施方式的半导体装置10的平面图。
[图1B]是沿着图1A所示的半导体装置10的线A-A'截取的截面图。
[图1C]是沿图1A所示的半导体装置10的线B-B′截取的截面图。
[图1D]是沿图1A所示的半导体装置10的线C-C'截取的截面图。
[图2]是根据本公开内容的实施方式修改的半导体装置10a的截面图。
[图3]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第1)。
[图4]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第2)。
[图5]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第3)。
[图6]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第4)。
[图7]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第5)。
[图8]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第6)。
[图9]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第7)。
[图10]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第8)。
[图11]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第9)。
[图12]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第10)。
[图13]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第11)。
[图14]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第12)。
[图15]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第13)。
[图16]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第14)。
[图17]是说明根据本公开内容的实施方式的制造半导体装置的方法中的每个处理的截面图(第15)。
[图18]是根据本公开内容的实施方式的第一修改的半导体装置10b的截面图。
[图19]是根据本公开内容的实施方式的第二修改的半导体装置10c的截面图。
[图20]是根据本公开内容的实施方式的第三修改的半导体装置10d的截面图。
[图21]是根据本公开内容的实施方式的第四修改的半导体装置10e的截面图。
[图22A]是根据本公开内容的实施方式的第五修改的半导体装置20a的平面图。
[图22B]是沿着图22A所示的半导体装置20a的线A-A'截取的截面图。
[图23A]是根据本公开内容的实施方式的第六修改的半导体装置20b的平面图。
[图23B]是沿图23A所示的半导体装置20b的线C-C'截取的截面图。
[图24A]是根据本公开内容的实施方式的第七修改的半导体装置20c的平面图。
[图24B]是沿图24A所示的半导体装置20c的线C-C'截取的截面图。
[图25]是示出寄生电容相对于SOI基板中SOI层的膜厚度的关系的图。
[图26A]是根据比较性示例的半导体装置90的A-A'截面的示意图。
[图26B]是根据比较性示例的半导体装置90的B-B′截面的示意图。
具体实施方式
以下，将参考附图详细描述本公开内容的优选实施方式。注意，在本说明书和附图中，具有基本相同功能配置的部件用相同的参考标记表示，以便省略冗余描述。
此外，在本说明书和附图中，存在通过在相同的参考标记之后附加不同的标号，来将具有基本相同或相似的功能配置的多个部件彼此区分开的情况。然而，在不需要特别彼此区分具有基本相同或相似功能配置的多个部件的情况下，仅应用相同的参考标记。此外，存在通过在相同的参考标记之后添加不同的字母，来彼此区分不同实施方式中彼此相似的部件的情况。然而，在不需要特别区分彼此的相似部件的情况下，仅应用相同的参考标记。
此外，以下描述中引用的附图促进了对本公开内容实施方式的描述和对描述的理解，并且存在附图中示出的形状、尺寸、比率等不同于实际情况以易于理解。此外，考虑以下描述和已知技术，可以适当地设计和改变附图中所示的半导体装置等。此外，在下面的描述中，半导体装置等的层叠结构中的垂直方向，对应于设置半导体元件的基板的表面为上侧、并且可以根据实际重力加速度与垂直方向不同的情况下的相对方向。
请注意，将按以下顺序进行描述。
1.创建根据本公开内容的实施方式时的背景
2.第一实施方式
2.1.半导体装置10的配置
2.2.制造半导体装置10的方法
2.3.变型例
3.总结
4.补充
<<1.创建根据本公开内容的实施方式时的背景>>
根据下面将描述的本公开内容的实施方式涉及通过使用SOI基板形成的天线开关IC，其中天线开关装置和用于外围电路的装置可以混合地安装在同一芯片上。然而，本公开内容的实施方式不限于应用于这样的半导体装置，并且可以应用于通过使用SOI基板形成的其它半导体装置。首先，在描述本公开内容的实施方式之前，将描述本发明人已经创建本实施方式时的背景。
如上所述，SOI基板表示包括设置在高电阻支撑基板上的嵌入式绝缘膜和由硅在嵌入式绝缘膜上形成的半导体层(以下称为SOI层)的基板。由于这样的SOI基板可以减小寄生电容，所以SOI基板优选作为用于形成高频信号的天线开关装置的基板。此外，从图25中可以明显看出，图25示出了寄生电容相对于SOI基板中SOI层的膜厚度的关系：SOI基板越薄，寄生电容可以越小。注意，在图25中，横轴表示SOI层的膜厚度，并且膜厚度随着朝向图25中右侧移动而增加。此外，垂直轴表示寄生电容，并且寄生电容随着朝向图25中向上移动而增加。以这种方式，减薄SOI层和减小寄生电容减小了晶体管的截止电容，并且此外，减小插入损耗，插入损耗是高频天线开关装置的重要指标之一。
然而，关于具有薄SOI层的SOI基板，例如，具有等于或小于100nm的SOI层的膜厚度，存在由于在制造处理中执行的热氧化处理而部分地减薄SOI层的情况。以下，参照图26A和图26B，图26A是根据比较示例半导体装置90的A-A'截面的示意图，图26B是根据比较示例的半导体装置90的B-B′截面的示意图，将描述部分变薄的SOI层(扩散层)300。注意，在下面将要描述的比较示例中，假设设置在半导体装置90上的晶体管92是类似于根据本公开内容的实施方式的晶体管12的n型金属氧化物半导体场效应晶体管(MOS-FET)，并且假设晶体管92具有平面结构中的H形栅极电极结构。因此，在根据比较示例的半导体装置90的平面图被示为半导体装置(具有位于半导体装置侧面上的H形栅极电极600)的情况下，图26A中示出的截面对应于通过在平面图中沿着水平方向剖切位于其侧面上的H形栅极电极600的中心而获得的截面。此外，图26B所示的截面对应于在平面图中沿着在水平方向上延伸的栅极电极600剖切半导体装置的情况下的截面。
在比较示例中，如图26A和图26B所示，SOI层300的端部较薄。更具体地，由图26A中的圆D圈住的SOI层300的端部和由图26B的圆E圈住的SOI层300的端部比SOI层300的其它部分薄，并且每个端部具有尖端形状。这被认为是在制造半导体装置时，形成用于将SOI层300相对于其上设置有SOI层300的支撑基板100分离的浅沟槽隔离(STI)(未示出)，并且由于此时执行的热氧化处理，SOI层300的端部变薄。此外，由于在形成栅绝缘膜500时执行热氧化处理，因此认为由于该热氧化处理，SOI层300的端部变薄。在热氧化处理中，SOI层300的上层部分被氧化，并且此外，由于氧气在SOI层300下方流动，所以SOI层300的下层部分被氧化。因此，SOI层300的端部变薄并且具有尖端形状。
以这种方式，在SOI层300部分变薄并且具有尖端形状的端部，可能在晶体管的工作期间发生电场集中。具体地，如图26B中由圆E围绕的区域所示，在栅极电极600与SOI层300的端部重叠的部分中，可能出现电场集中。结果，在发生电场集中的位置处栅绝缘膜500可能发生击穿，并且栅绝缘膜500的可靠性，换言之，半导体装置90的可靠性劣化。
因此，为了防止可靠性的劣化，例如在形成栅绝缘膜500时考虑在热氧化处理中将氧化量控制变小。然而，以这种方式，可以防止SOI层300的端部变薄。然而，诸如栅绝缘膜500的膜厚度的装置设计中的自由度受到限制。
因此，如专利文献2中那样，考虑形成源极区域/漏极区域的足够厚的膜厚度，其间具有栅极的源极区域/漏极区域位于SOI层300的端部(升高的源极漏极结构)。然而，根据该方法，由于SOI层300的端部没有变薄，所以可靠性不会降低。然而，源极和栅极之间以及漏极和栅极之间的寄生电容增加，并且高频特性恶化。此外，利用该方法，当SOI层300的厚膜度部分形成时，使用选择性外延生长。因此，制造成本增加，并且所需的制造时间增加。
此外，在专利文献1中，其间具有栅极的源极区域/漏极区域形成在位于SOI层的端部的厚膜部分中，并且用于分离SOI层的STI变厚，并且因此防止了SOI层的端部处的击穿。在专利文献1中，由于漏极接触和源极接触设置在SOI层的厚膜部分上，所以需要以高精度图案化厚膜部分上的接触。因此，由于需要高精度的图案化，制造成品率下降。此外，通过增加晶体管的布局尺寸，不需要高精度的图案化。然而，由于增加了布局尺寸，这增加了半导体装置的制造成本。特别地，由于具有多个栅极的晶体管的布局尺寸趋于更大，所以制造成本大幅增加。
在这种情况下，本发明人进行了深入研究，以获得能够减小寄生电容、确保高可靠性和减少制造成本增加的半导体装置。然后，本发明人已经创建了下面将要描述的本公开内容的实施方式。具体地，根据本公开内容，可以提供能够减小寄生电容、确保高可靠性和减少制造成本增加的半导体装置。在下文中，将详细描述由本发明人创建的本公开内容的实施方式。
<<2.第一实施方式>>
<2.1.半导体装置10的配置>
(平面配置)
首先，将参考图1A描述根据本公开内容的实施方式的半导体装置10的平面配置。图1A是根据本公开内容的实施方式的半导体装置10的平面图。注意，在图1A中，为了便于理解，省略了绝缘膜202、绝缘膜400、绝缘膜802和STI 204的图示。此外，在下面描述的本实施方式中，假设晶体管12是n型MOS-FET并且在平面结构中具有H形栅极电极结构。然而，根据本实施方式的晶体管12不限于这样的示例，并且可以是具有其它配置的晶体管。
在根据本实施方式的半导体装置10中，如图1A中的平面图所示，在作为高电阻硅的硅支撑基板100上设置有嵌入式绝缘膜200(参见图1B至图1D)，高电阻硅具有等于或高于500Ωcm的电阻率，并且此外，在嵌入式绝缘膜200上设置扩散层(半导体层)300。
在扩散层300上设置有晶体管12。具体地，如图1A所示，在扩散层300上设置有栅极电极600、源电极800a、漏电极800b和体接触电极800c。设置在扩散层300上的栅极电极600由多晶硅形成，并且从支撑基板100的上方观察，栅极电极600具有位于其侧面上的H形形状。具体地，H形栅极电极600具有矩形电极部分(第二电极部)602，矩形电极部分602位于图1A的中心并且沿着图1A中垂直方向(第二方向)延伸。此外，栅极电极600包括两个带状布线部分(第一电极部)604，其从图1A中的上侧和下侧将矩形电极部分602夹在中心部分中，并且在图1中水平方向(第一方向)上延伸。此外，两个布线部分604在电极部分602的中心处连接到电极部分602。
此外，如图1A所示，在本实施方式中，栅极电极600的布线部分604沿着图1A中的水平方向在扩散层300上并且从扩散层300的中心部分延伸，并且进一步沿着图1A中的水平方向延伸超出扩散层300的端部。
此外，由金属膜形成的源极电极800a和漏极电极800b被设置为从左侧和右侧夹持位于扩散层300的中心的栅极电极600的电极部分602。源极电极800a和漏极电极800b用作分别连接到晶体管12的源极区域和漏极区域的布线。
然后，扩散层300由注入所需杂质的硅层形成。具体地，在扩散层300的源极电极800a和漏极电极800b的下方和周围扩散诸如磷和砷的n型杂质，并且在扩散层300的其他区域扩散诸如硼的p型杂质。
此外，如图1A的右下部分所示，体接触电极800c设置在扩散层300的右下部分中。体接触电极800c用作固定和控制扩散层300的电位的布线，以减少基板浮动效应。
另外，设置嵌入诸如氧化硅膜的绝缘膜(参照图1B至图1D)的STI204，以围绕扩散层300并且将设置在扩散层300上的晶体管12与设置在支撑基板100上的其他元件隔开。此外，通过在STI 204中嵌入具有拉伸应力的膜，可以在晶体管12的沟道中产生拉伸应力。
(截面构造)
接下来，将参考图1B至图1D描述根据本实施方式的半导体装置10的截面构造。图1B是沿着图1A所示的半导体装置10的线A-A'截取的截面图，图1C是沿图1A所示的半导体装置10的线B-B′截取的截面图，以及另外，图1D是沿图1A所示的半导体装置10的线C-C'截取的截面图。
如图1B所示，图1B示出了沿图1A中线A-A'截取的半导体装置10的截面，根据本实施方式的半导体装置10包括嵌入式绝缘膜200，该嵌入式绝缘膜200由如上所述设置在由高电阻硅形成的支撑基板100上的氧化硅膜形成。此外，半导体装置10包括由设置在嵌入式绝缘膜200上的硅层形成的扩散层300。换言之，在本实施方式中，将SOI基板用作基板，并且扩散层300对应于SOI层。在本实施方式中，通过使用SOI基板，可以减小晶体管12的寄生电容。注意，在制造半导体装置10之后，可以通过研磨背面来减薄支撑基板100，并且支撑基板100的膜厚度没有特别限制。此外，考虑到晶体管12的高频特性，嵌入式绝缘膜200具有约100nm至2000nm的厚度，并且优选具有约400nm的膜厚度。
如图1B所示，扩散层300包括在中心部分具有薄膜厚度的薄膜部分300a，和在端部具有比薄膜部分300a厚的膜厚度的厚膜部分300b。位于栅极电极600下方的薄膜部分300a的中心部分，对应于晶体管12(p型杂质在其中扩散)的栅极区域302。此外，从图1B中的左侧和右侧夹持栅极区域302的薄膜部分300a的区域，对应于扩散n型杂质的源极区域和漏极区域304。注意，邻近栅极区域302的源极区域和漏极区域304的杂质浓度，优选低于远离栅极区域302定位的源极区域和漏极区域304的杂质浓度。
此外，位于扩散层300的端部的厚膜部分300b比位于扩散层300的中心部分的薄膜部分300a厚，并且具体而言，厚膜部分300b具有的膜厚度是薄膜部分300a的膜厚度的2倍至10倍。更具体地，考虑到实现晶体管12的高频特性和可靠性两者，厚膜部分300b的膜厚度优选为140nm至200nm，以及薄膜部分300a的膜厚度优选为20nm至70nm。
注意，在上述图1A的平面图中，位于扩散层300的中心部分的薄膜部分被表示为300a，并且位于扩散层300的端部的厚膜部分被表示为300b。
此外，在根据本实施方式的半导体装置10中，栅绝缘膜500设置在位于扩散层300的中心部分中的栅极区域302上。栅绝缘膜500由氧化硅膜形成，并且可以任意选择栅绝缘膜500的膜厚度。
此外，在位于栅极区域302两侧的扩散层300的上表面上，两个硅化物膜702与栅极区域302分开设置。此外，在各个硅化物膜702上，设置有源极接触通孔700a和源极电极800a以及漏极接触通孔700b和漏极电极800b。换言之，与源极和漏极相对应的接触通孔700a和700b设置在扩散层300的薄膜部分300a上，以便将栅极电极600的电极部分602夹持在中间。通过在薄膜部分300a上设置源极/漏极接触通孔700a和700b，可以减小源极和漏极之间的寄生电容。注意，硅化物膜702是硅和其它元素的复合膜，并且接触通孔700a和700b、源极电极800a和漏极电极800b中的每一个都由金属膜等形成。注意，在本实施方式中，硅化物膜702、接触通孔700a和700b以及源电极/漏电极800a和800b中的每一个的膜厚度、尺寸、形状等没有特别限制。此外，在本实施方式中，为了保持半导体装置10的高制造成品率，优选考虑制造变化等来布置晶体管12。
注意，在上述描述中，为了减小源极和漏极之间的寄生电容，在扩散层300的薄膜部分300a上设置源极/漏极接触通孔700a和700b。然而，本实施方式不限于此，并且在不需要减小寄生电容的情况下，源极/漏极接触通孔700a和700b可以设置在扩散层300的厚膜部分300b上。
此外，围绕扩散层300设置STI(隔离绝缘膜)204，以便将晶体管12与其它元件分离。具体地，STI 204包括设置成围绕扩散层300的沟槽和嵌入沟槽中的氧化硅膜。注意，在本实施方式中，STI 204的沟槽的宽度、深度、形状等没有特别限制。
此外，设置由氧化硅膜形成的绝缘膜202，以覆盖栅极电极600、扩散层300和STI204。此外，还设置绝缘膜400以覆盖绝缘膜202。另外，由氧化硅膜形成的绝缘膜802设置在绝缘膜400上、接触通孔700之间以及源极电极800a和漏极电极800b之间。注意，在本实施方式中，绝缘膜202以及绝缘膜400和绝缘膜802的材料、膜厚度等没有特别限制。
接下来，将参考图1C描述根据本实施方式的半导体装置10，图1C是沿图1A中水平方向延伸的栅极电极600剖切的截面图。换言之，截面图是沿图1A中的线B-B′剖切。如上所述，在截面图中，半导体装置10包括支撑基板100、设置在支撑基板100上的嵌入式绝缘膜200和设置在嵌入式绝缘膜上的扩散层300。
如图1B中的截面所示，在图1C中的截面中，扩散层300包括在中心部分具有薄膜厚度的薄膜部分300a和在两端具有厚膜厚度的厚膜部分300b。具体地，在该截面中，厚膜部分300b具有的膜厚度为薄膜部分300a的膜厚度的2倍至10倍，并且更具体地，厚膜部分300b的膜厚度优选为140nm至200nm，并且薄膜部分300a的膜厚度优选为20nm至70nm。
此外，在图1C的截面中，栅极电极600经由栅绝缘膜500设置在扩散层300的薄膜部分300a和厚膜部分300b上。如图1C所示，栅极电极600在扩散层300上在图1C中的水平方向上延伸，并且进一步在图1C中的水平方向上延伸超出扩散层300的端部。换言之，栅极电极600被设置为不仅延伸超过扩散层300的薄膜部分300a，而且还延伸超过厚膜部分300b。
顺便提及，在上述比较示例中，由于扩散层300的膜厚度在栅极电极600和扩散层300彼此重叠的扩散层300的端部处较薄，所以在晶体管92工作时，电场集中很可能发生在具有薄膜厚度的扩散层300的端部处。结果，栅绝缘膜500在发生电场集中的位置处可能发生击穿，并且栅绝缘膜500的可靠性，换言之，半导体装置90的可靠性已经降低。另一方面，如图1C所示，在根据本实施方式的半导体装置10中，栅极电极600和扩散层300彼此重叠的扩散层300的端部(厚膜部分300b)的膜厚度是厚的。结果，即使在制造处理中执行热氧化处理的情况下，扩散层300的端部的膜厚度也不变薄。因此，根据本实施方式，由于作为扩散层300的端部的厚膜部分300b的膜厚度不变薄，所以当晶体管12工作时，在扩散层300的端部不太可能出现电场集中，并且栅绝缘膜500不太可能发生击穿。换言之，根据本实施方式，半导体装置10可以保持高可靠性。
接下来，将参考图1D描述根据本实施方式的半导体装置10，图1D是沿图1A中的垂直方向延伸的线C-C'剖切的截面图。截面是在半导体装置10横切体接触电极800c的情况下获得的截面。如上所述，在截面图中，半导体装置10包括支撑基板100、设置在支撑基板100上的嵌入式绝缘膜200和设置在嵌入式绝缘膜上的扩散层300。
如图1B中的截面所示，在图1D的截面中，扩散层300包括在中心部分具有薄膜厚度的薄膜部分300a和在两端具有厚膜厚度的厚膜部分300b。具体地，在该截面中，厚膜部分300b具有的膜厚度为薄膜部分300a的膜厚度的2倍至10倍，并且更具体地，厚膜部分300b的膜厚度优选为140nm至200nm，并且薄膜部分300a的膜厚度优选为20nm至70nm。
此外，在图1D的截面中，栅极电极600经由栅绝缘膜500设置在扩散层300的薄膜部分300a上。
此外，如图1D中的光侧面所示，体接触通孔700c和体接触电极800c经由硅化物膜702设置在厚膜部分300b的上表面上。注意，如上所述，硅化物膜702是硅和其它元素的复合膜，并且接触通孔700c和体接触电极800c由金属膜等形成。此外，在本实施方式中，硅化物膜702、体接触通孔700c和体接触电极800c中的每一个的膜厚度、尺寸、形状等没有特别限制。
如上所述，源极/漏极接触通孔700a和700b设置在扩散层300的薄膜部分300a上，并且以这种方式减小了源极和漏极之间的寄生电容。另一方面，主体接触通孔700c设置在扩散层300的厚膜部分300b上。由于主体(扩散层300)和栅极之间的寄生电容对晶体管12的高频特性的影响很小，所以可以在扩散层300的厚膜部分300b上设置体接触通孔700c。
如上所述，在本实施方式中，扩散层300被形成为使得扩散层300的端部处的厚膜部分300b的膜厚度变厚。结果，即使在制造处理中执行热氧化处理的情况下，扩散层300的端部的膜厚度也不变薄。因此，根据本实施方式，由于作为扩散层300的端部的厚膜部分300b的膜厚度未变薄，所以当晶体管12工作时，在扩散层300的端部不太可能出现电场集中，并且栅绝缘膜500不太可能发生击穿。换言之，根据本实施方式，半导体装置10可以保持高可靠性。
此外，通过在扩散层300中形成厚膜部分300b，扩散层300的表面积增加，并且容易从扩散层300散热。因此，晶体管12的沟道区域中的温度降低。换言之，通过在扩散层300中形成厚膜部分300b，可以降低晶体管12的热阻。此外，由于扩散层300的热容通过在扩散层300中形成厚膜部分300b而增加，所以晶体管12不太可能造成由瞬间激增引起的静电击穿。
此外，由于扩散层300的厚膜部分300b的膜厚度较厚，因此电阻降低，并且厚膜部分300b相对于高频用作电感器部件。此外，由于电感器组件具有由位于扩散层300下方的嵌入式绝缘膜200引起的浮动电容，因此电感器组件和浮动电容形成谐振电路。谐振电路可以用作具有期望频率的高频滤波器。
此外，通过在扩散层300中形成厚膜部分300b，减少了扩散层300的翘曲(warpage)，并且可以缓和施加到晶体管12的沟道区域的压缩应力。结果，可以防止沟道区域中的电子迁移率的劣化，并且可以防止天线开关的插入损耗的劣化。
如上所述，由于根据本实施方式的半导体装置10可以减小寄生电容并确保高可靠性，因此半导体装置10可以应用于例如高频天线开关IC(高频天线装置)或安装高频天线开关装置的IC。
注意，在本实施方式中，如果具有厚膜厚度的厚膜部分300b至少设置在与栅极电极600重叠的扩散层300的端部，则在图1C所示的B-B′截面中就足够了。具体地，在上述端部，栅极电极600和扩散层300彼此重叠的区域是宽的，并且在端部的膜厚度变薄的情况下，由于电场集中，容易发生栅绝缘膜500的击穿。因此，优选至少在端部设置厚膜部分300b。
此外，根据本实施方式的半导体装置10可以包括另一晶体管12a，其中在同一支撑基板100上，另一晶体管12a的栅极区域302的至少膜厚度不同于晶体管12的膜厚度。下面将参考图2描述具有另一晶体管12a的半导体装置10a。图2是根据本实施方式的修改的半导体装置10a的截面图，并且具体地，是对应于图1B的截面的截面图。
如图2所示，根据修改的半导体装置10a包括另一晶体管12a，该另一晶体管12a的栅极区域302(312)的膜厚度不同于晶体管12的膜厚度。晶体管12a基本上具有类似于晶体管12的结构。然而，晶体管12a的栅极区域312的膜厚度比晶体管12的栅极区域302的厚。更具体地，为了减少基板浮动效应，晶体管12a的栅极区域312的膜厚度优选为更厚，并且具体地，优选为140nm至200nm。此外，在其上形成晶体管12a的扩散层310不同于晶体管12的扩散层300，并且可以有不具有薄膜部分300a和厚膜部分300b的形式，并且具有均匀的膜厚度。在这种情况下，由于扩散层310比扩散层300的薄膜部分300a厚，所以扩散层300不会由于热氧化处理等而变薄。因此，由于晶体管12a可以避免上述电场集中，所以晶体管12a具有高可靠性。注意，例如，晶体管12a可以用作不需要考虑高频特性的外围电路的装置。换言之，在本实施方式中，由于用于外围电路的装置可以混合地在相同的支撑基板100上形成，所以可以减少制造成本的增加。
<2.2.制造半导体装置10的方法>
接下来，将参考图3至图17描述，根据图1A至图1D所示的本公开内容的实施方式的制造半导体装置10的方法。图3至图17是说明根据本公开内容的实施方式的制造半导体装置的方法中的处理的截面图，并且具体地，对应于图1B中所示的截面图。
首先，在根据本实施方式的制造方法中，如图3所示，在支撑基板100上形成由氧化硅膜形成的嵌入式绝缘膜200，该嵌入式绝缘膜200的膜厚度优选为100nm至2000nm，优选为400nm。此外，在嵌入式绝缘膜200上形成膜厚度为30nm至400nm，优选175nm的硅层320。以这种方式，可以获得包括支撑基板100、嵌入式绝缘膜200和硅层320的SOI基板。注意，用于形成嵌入式绝缘膜200和硅层320的方法没有特别限制，并且可以使用各种已知的膜形成方法。
接下来，如图4所示，通过对硅层320的上表面进行氧化处理，形成膜厚度为10nm至100nm，优选为10nm的氧化硅膜900。注意，氧化处理的方法没有特别限制，并且可以使用各种已知的氧化处理方法。此外，通过化学气相沉积(CVD)在氧化硅膜900上形成膜厚度为10nm至300nm，优选为100nm的氮化硅膜902。
然后，如图5所示，氮化硅膜902的整个表面涂覆有抗蚀剂并通过使用光刻曝光，从而形成抗蚀剂图案904。抗蚀剂图案904具有在硅层320的膜厚度较薄的位置处具有开口的图案。该图案优选为考虑到膜厚度逐渐变化的硅层320的薄膜部分(对应于上述薄膜部分300a)和厚膜部分(对应于上述厚膜部分300b)之间的区域的长度时的层图案，换言之，薄膜部分和厚膜部分之间的距离为约400nm。
此后，通过使用抗蚀剂图案904作为掩模，对氮化硅膜902和氧化硅膜900执行干蚀刻处理。以这种方式，如图6所示，在获得其中暴露硅层320的上表面的一部分的开口906之后，去除抗蚀剂图案904。注意，当在氧化硅膜900上执行干蚀刻处理时，可以蚀刻从开口906暴露的硅层320的上表面的一部分。
接下来，如图7所示，在从开口906暴露的硅层320的一部分上执行选择性氧化处理(硅氧化处理的局部氧化(LOCOS))。此时，控制氧化量，该氧化量是通过氧化处理制成的硅层320的氧化量，使得位于开口906中的硅层320的膜厚度被设置为期望的膜厚度。更具体地，最后，在硅层320的中心部分320a的膜厚度(换言之，扩散层300的薄膜部分300a的膜厚度)为60nm的情况下，在图7的处理中，优选将位于开口906中的硅层320的膜厚度控制为约80nm。这样，硅层320被部分地变薄。
换言之，在本实施方式中，通过形成具有均匀膜厚度的硅层320并选择性地氧化硅层320的中心部分320a，硅层320的端部320b的膜厚度比中心部分320a的膜厚度厚。顺便提及，如上所述，在专利文献2中，通过使用选择性外延生长形成了具有上述结构的硅层。然而，在这种情况下，制造成本和制造时间已经增加。然而，在本实施方式中，通过执行选择性氧化处理形成具有上述结构的硅层320。根据本实施方式，由于可以比选择性外延生长更廉价且在更短的时间内执行氧化处理，所以可以减少半导体装置10的制造中制造成本和制造时间的增加。
随后，当通过使用磷酸去除氮化硅膜902时，并且另外，通过使用氢氟酸等去除氧化硅膜900时，硅层320如图8所示。换言之，可以获得中心部分320a变薄的硅层320。
此外，如图9所示，通过在硅层320的上表面上执行氧化处理，在硅层320上形成氧化硅膜910，氧化硅膜910的膜厚度为10nm至100nm，优选10nm。此外，通过使用CVD在氧化硅膜910上形成膜厚度为10nm至400nm，优选210nm的氮化硅膜912。接下来，用抗蚀剂涂覆氮化硅膜912的整个表面并通过使用光刻曝光，以形成抗蚀剂图案914。抗蚀剂图案914具有在形成将晶体管12与其他元件分离的STI 204的位置处具有开口的图案。
此后，通过使用抗蚀剂图案914作为掩模，对氮化硅膜912和氧化硅膜910执行干蚀刻处理。此外，在未被抗蚀剂图案914覆盖的位置处的硅层320的上表面暴露之后，去除抗蚀剂图案914。注意，在本实施方式中，用于去除抗蚀剂图案914的方法没有特别限制，并且可以使用各种已知的去除方法，诸如灰化。然后，通过使用氮化硅膜912作为掩模，通过具有与上述干蚀刻处理不同条件的干蚀刻处理来蚀刻硅层320，可以获得如图10所示的结构。
随后，如图11所示，在支撑基板100的整个表面上形成氧化硅膜920，使得通过使用高密度等离子体(HDP)等将氧化硅膜920嵌入设置在硅层320两侧的沟槽中。此时，氧化硅膜920可以形成为使得覆盖氮化硅膜912的上表面，氧化硅膜920的膜厚度形成为50nm至1000nm，优选400nm。
接着，用抗蚀剂涂覆氧化硅膜920的整个表面并通过光刻曝光，以形成抗蚀剂图案924。抗蚀剂图案924具有在与位于硅层320的中心部分320a上的待去除的氧化硅膜910和氮化硅膜912相对应的位置处具有开口916的图案。此时，优选的是，开口916在硅层320的中心部分320a上方延伸，并且进一步延伸到硅层320的端部320b处具有硅层320的厚膜厚度的厚膜部分。
然后，通过使用抗蚀剂图案924作为掩模，对氧化硅膜920执行干蚀刻处理来去除氧化硅膜920。以这种方式，可以获得图12所示的结构。注意，根据后续要执行的化学机械抛光(CMP)的条件，氧化硅膜920有可能保持在中心部分320a和中心部分320a与硅层320的膜厚度逐渐变化的端部320b之间的区域的上方。因此，为了避免氧化硅膜920的残留，优选在蚀刻氮化硅膜912的过蚀刻条件下执行干蚀刻处理。
接下来，如图13所示，去除抗蚀剂图案924。
此外，通过使用CMP在支撑基板100的上表面上执行平坦化处理，并且可以获得图14所示的结构。注意，平坦化氧化硅膜920形成用于元件分离的STI 204。
随后，当通过使用磷酸去除氮化硅膜912，并且另外，通过使用氢氟酸等去除氧化硅膜910时，可以获得如图15所示的结构。在图15中，硅层320被STI 204的氧化硅膜920包围，并且另外，中心部分320a的膜厚度比端部320b的膜厚度薄。这里，如果必要，例如，可以通过离子注入将杂质注入硅层320。此时，通过用图案化的抗蚀剂覆盖硅层320的上表面，可以将杂质注入硅层320的期望部分中。
此外，由氧化硅膜形成的栅绝缘膜500在硅层320和STI 204上形成。此外，如图16所示，通过在栅绝缘膜500上的整个表面上形成多晶硅膜，并且通过使用蚀刻等将多晶硅膜进一步图案化为任意形状，形成栅极电极600。
随后，通过使用栅极电极600作为掩模，通过离子注入将杂质注入硅层320中来形成扩散层300。此外，在扩散层300的栅极区域302周围注入所需杂质，使得杂质浓度低于离子注入情况下的杂质浓度，并且在扩散层300中形成轻掺杂漏极(LDD)区域340。以这种方式，可以获得图17所示的结构。注意，可以在已经形成LDD区域340之后执行上述离子注入。
此外，通过使用栅极电极600作为掩模来执行蚀刻，在栅绝缘膜500上执行图案化。此后，可以在扩散层300的300a的暴露的上表面上以及在栅极电极600的两侧上与栅极电极600分开的位置上形成硅化物膜702。注意，在本实施方式中，用于形成硅化物膜702的方法没有特别限制，并且可以使用各种已知的形成方法。
接着，在扩散层300、STI 204和栅极电极600上依次形成绝缘膜202、绝缘膜400和绝缘膜802。然后，形成从绝缘膜802穿过绝缘膜400和绝缘膜202并到达硅化物膜702的接触通孔700。此时，在本实施方式中，可以将源极接触通孔700和漏极接触通孔700设置成在宽薄膜部分300a上以预定距离隔开。因此，由于能够高精度地避免对源极接触通孔700和漏极接触通孔700执行图案化，因此能够避免制造成品率的降低。此外，由于源极/漏极接触通孔700可以被设置为彼此隔开预定距离，因此可以减少具有多个栅极的晶体管的布局尺寸的增加，并且可以减少制造成本的增加。
此外，源极电极800a和漏极电极800b分别在接触通孔700上形成。此时，用于形成绝缘膜202、绝缘膜400、绝缘膜802、接触通孔700以及源电极/漏电极800a、800b的方法没有特别限制，并且可以使用在制造半导体装置的方法中通常使用的形成方法。此外，可以在源极电极800a和漏极电极800b上形成另外的金属膜。以这种方式，可以获得根据图1A至图1D所示的本公开内容的实施方式的半导体装置10。
如上所述，根据本实施方式的半导体装置10可以通过组合各种已知方法来制造，该各种已知方法通常在用于制造半导体装置的方法中使用。此外，根据本实施方式的用于制造半导体装置10的方法，这些方法可以在短时间内廉价地执行，可以减少制造成本的增加。
<2.3.变型例>
注意，根据本公开内容的实施方式的半导体装置10可以如下变型。以下，将参考图18至图24B描述本实施方式的第一至第七变型。注意，根据第一至第四变型的晶体管12具有如同上述实施方式中的H形栅极电极600。
(第一变型例)
首先，将参考图18描述第一变型。图18是根据本实施方式的第一变型的半导体装置10b的截面图，并且是对应于图1B所示的截面的截面图。如图18所示，根据第一变型的半导体装置10b还包括在支撑基板100上由多晶硅形成的硅层(其它半导体层)720。然后，在第一变型中，在硅层720上设置有嵌入式绝缘膜200，并且在嵌入式绝缘膜上进一步设置有扩散层300。此外，如同上述实施方式，扩散层300包括位于中心部分的薄膜部分300a和位于端部的厚膜部分300b。换言之，在本变型例中，即使在使用在支撑基板100上具有将硅层720作为富陷阱层的富陷阱型SOI基板的情况下，也可以应用具有薄膜部分300a和厚膜部分300b的扩散层300。
顺便提及，在理想情况下，为减少高频的失真和环绕，用于形成高频装置的支撑基板100的特定电阻较高，。然而，在SOI基板中，如上所述，由氧化硅膜形成的嵌入式绝缘膜200设置在支撑基板100上。然后，由于来自嵌入式绝缘膜200等的电荷，在嵌入式绝缘膜200和支撑基板100之间的界面处容易形成反转层，并且存在支撑基板100的电阻率(具体而言，支撑基板100的近表面区域)降低的情况。因此，在其上设置用于俘获电荷的硅层720以避免形成这样的反型层的基板，被称为富陷阱型SOI基板。通过使用这种富陷阱型SOI基板，可以进一步增强高频特性。
(第二变型例)
接下来，将参考图19描述第二变型例。图19是根据本实施方式的第二变型例的半导体装置10c的截面图，并且是对应于图1B所示的截面的截面图。如图19所示，根据第二变型例的半导体装置10c还包括在支撑基板100上，由氧化硅膜形成的嵌入式绝缘膜210和由多晶硅形成的硅层720。然后，如同第一变型例，在第一变型例中，在硅层720上设置嵌入式绝缘膜200，并且另外，在嵌入式绝缘膜200上设置扩散层300。在本变型例中，将嵌入式绝缘膜210设置为使得第一变型例中的硅层720与支撑基板100分离。然后，与实施方式中一样，扩散层300包括位于中心部分的薄膜部分300a和位于端部的厚膜部分300b。换言之，在本变型例中，即使在使用在支撑基板100上具有两个嵌入式绝缘膜200和210作为BOX层的两级BOX层型SOI基板的情况下，也可以应用具有薄膜部分300a和厚膜部分300b的扩散层300。
注意，由于如图19所示的两级BOX层型SOI基板包括支撑基板100和硅层720之间的嵌入式绝缘膜210，因此即使在高温下执行加热处理时，硅层720也比图18所示的富陷阱型SOI基板更不容易再结晶。例如，在硅层720通过重结晶而单晶的情况下，存在来自硅层720的杂质到达支撑基板100并且支撑基板100的比电阻降低的情况。然而，在两级BOX层型SOI基板的情况下，硅层720几乎不重结晶。因此，可以避免由于上述机制导致支撑基板100的电阻率的降低。结果，在两级BOX层型SOI基板上设置晶体管的情况下，即使在执行高温加热处理时，也能够保持支撑基板100的高比电阻。因此，能够保持晶体管的优异高频特性。
这样，根据第一变型例和第二变型例，本实施方式可以应用于各种类型的SOI基板。
(第三变型例)
接下来，将参考图20描述第三变型例。图20是根据本实施方式的第三变型的半导体装置10d的截面图，并且是对应于图1B所示的截面的截面图。如图20所示，在根据第三变型的半导体装置10d中，硅化物膜702可以设置成不仅覆盖扩散层300的薄膜部分300a的上表面，而且还覆盖厚膜部分300b的上表面。通过以这种方式设置宽硅化物膜702，可以减小源极区域/漏极区域304与接触通孔700之间的电阻值。因此，晶体管12能够以更高的速度工作。
(第四变型例)
接下来，将参考图21描述第四变型例。图21是根据本实施方式的第四变型例的半导体装置10e的截面图，并且是对应于图1D所示的截面的截面图。如图21所示，在根据第四变型例的半导体装置10e中，可以在薄膜部分300a的上表面上设置与主体接触电极800c相关的接触通孔700，而不是设置在扩散层300的厚膜部分300b的上表面上。
顺便提及，在上述的第一至第四变型例中，已经进行了假定晶体管12具有H形栅极电极600的描述。然而，在本实施方式中，栅极电极600的形状不限于此，并且可以是其它形状。换言之，在本实施方式中，可以自由地设计晶体管的栅极结构。因此，下面将描述具有各种形状的栅极电极600的变型例。
(第五次变型)
首先，将参考图22A和图22B描述根据本公开内容实施方式的第五变型例的半导体装置20a。图22A是根据本实施方式的第五变型的半导体装置20a的平面图。注意，在图22A中，为了便于理解，省略了绝缘膜202、绝缘膜400、绝缘膜802和STI 204的图示。图22B是沿着图22A所示的半导体装置20a的线A-A'截取的截面图。
如图22A所示，根据第五变型例的半导体装置20a具有从支撑基板100的上方观察的梯形栅极电极600a。更具体地，栅极电极600a包括沿着图22A中的水平方向布置的多个矩形电极部分602，以及沿图22A中的垂直方向夹持电极部分602并连接多个电极部分602的两个布线部分604。换言之，多个电极部分602和多个布线部分604形成梯形栅极电极600a。此外，源极电极/漏极电极800设置成从图22A中的水平方向中左侧和右侧夹持每个电极部分602。
此外，在本变型例中，如图22B所示，如实施方式中所示，扩散层300包括位于中心部分的薄膜部分300a和位于端部的厚膜部分300b。在本变型例中，栅极区域302和源极区域/漏极区域304设置在扩散层300的薄膜部分300a上。以这种方式，即使在设置有多个栅极区域302的情况下，也可以应用具有薄膜部分300a和厚膜部分300b的扩散层300。
(第六变型例)
接下来，将参考图23A和图23B描述根据本公开内容实施方式的第六变型的半导体装置20b。图23A是根据本实施方式的第六变型的半导体装置20b的平面图。注意，在图23A中，为了便于理解，省略了绝缘膜202、绝缘膜400、绝缘膜802和STI 204的图示。图23B是沿图23A所示的半导体装置20b的线C-C'截取的截面图。
如图23A所示，根据第六变型例的半导体装置20b包括从支撑基板100的上方观察的T形栅极电极600b。具体地，栅极电极600b包括沿图23A中的垂直方向延伸的矩形电极部分602，以及沿图23A中的水平方向延伸的矩形布线部分604。此外，布线部分604的中心部分连接到电极部分602，以形成T形栅极电极600b。此外，源极电极/漏极电极800a和800b被设置为从图23A中的水平方向的右侧和左侧夹持电极部分602。
此外，在本变型例中，如图23B所示，扩散层300包括位于中心部分的薄膜部分300a和位于端部的厚膜部分300b，如实施方式中所示。在本变型例中，栅极区域302和源极区域/漏极区域304设置在扩散层300的薄膜部分300a上。以这种方式，即使在设置T形栅极电极600b的情况下，也可以施加包括薄膜部分300a和厚膜部分300b的扩散层300。
(第七变型例)
接下来，将参考图24A和图24B描述根据本公开内容实施方式的第七变型例的半导体装置20c。图24A是根据本实施方式的第七变型例的半导体装置20c的平面图。注意，在图24A中，为了便于理解，省略了绝缘膜202、绝缘膜400、绝缘膜802和STI 204的图示。图24B是沿图20A所示的半导体装置20c的线C-C'截取的截面图。
如图24A所示，根据第七变型例的半导体装置20c包括从支撑基板100的上方观察的I形栅极电极600c。具体地，栅极电极600c具有沿图24A中的垂直方向延伸的矩形形状。此外，源极电极/漏极电极800a和800b被设置为从图24A中的水平方向的右侧和左侧夹持栅极电极600c。
此外，在本变型中例，扩散层300包括位于中心部分的薄膜部分300a和位于端部的厚膜部分300b，如实施方式所示。在本变型例中，栅极区域302和源极区域/漏极区域304设置在扩散层300的薄膜部分300a上。以这种方式，即使在设置了I形栅极电极600c的情况下，也可以施加包括薄膜部分300a和厚膜部分300b的扩散层300。
<<3.总结>>
如上所述，在本实施方式中，可以提供能够减小寄生电容、确保高可靠性并减少制造成本的增加的半导体装置。
具体地，在本实施方式中，通过使用其扩散层300的膜厚度较薄的SOI基板来形成半导体装置10，从而减小寄生电容。此外，在本实施方式中，扩散层300形成为使得厚膜部分300b的膜厚度在栅极电极600和扩散层300彼此重叠的扩散层300的端部处更厚。以这种方式，即使在制造处理中执行热氧化处理的情况下，扩散层300的端部的膜厚度也不会变薄。因此，根据本实施方式，由于扩散层300的端部的膜厚度不变薄，所以当半导体装置10工作时，在扩散层300的端部不太可能发生电场集中，并且栅绝缘膜500的击穿不太可能发生。结果，根据该实施方式，可以提供确保高可靠性的半导体装置。
此外，根据本实施方式，由于可以通过使用在用于制造半导体装置的方法中通常组合使用的各种已知方法，来容易地获得半导体装置10，所以可以减少制造成本的增加。
<<4.补充>>
上面已经参考附图详细描述了本公开内容的优选实施方式。然而，本公开内容的技术范围不限于该实施方式。显然，在本公开内容的技术领域中具有正常知识的人可以在权利要求中描述的技术思想的范围中进行各种变化和变型。应当理解，这些变化和变型自然属于本公开内容的技术范围。
此外，本说明书中描述的效果仅仅是说明性的和示例性的，而不限于此。即，根据本公开内容的技术可以从本说明书中的描述连同或代替上述效果而表现出本领域技术人员显而易见的其它效果。
注意，以下配置属于本公开内容的技术范围。
(1)
一种半导体装置，包括：
基板，包括嵌入式绝缘膜和设置在嵌入式绝缘膜上的半导体层，以及在半导体层上形成的半导体元件；以及
设置在半导体层上的栅极电极，其中
栅极电极包括带状第一电极部，该带状第一电极部在从上方观看基板的情况下，沿第一方向从半导体层的中心部分延伸并超出半导体层的端部，以及
在沿着第一方向剖切第一电极部和基板的情况下的截面中，半导体层的端部的膜厚度比半导体层的中心部分的膜厚度厚。
(2)
根据(1)的半导体装置，其中
栅极电极还包括第二电极部，在从上方观看基板的情况下，第二电极部从第一电极部沿着垂直于第一方向的第二方向延伸。
(3)
根据(2)的半导体装置，其中
在沿着第一方向剖切第二电极部和基板的情况下，半导体层的端部的膜厚度比半导体层的中心部分的膜厚度厚。
(4)
根据(3)的半导体装置，还包括：
源极接触通孔和漏极接触通孔，该源极接触通孔和漏极接触通孔设置在半导体层的中心部分上方，以便在从上方观看基板的情况下夹持第二电极部。
(5)
根据(4)的半导体装置，还包括：
设置在半导体层的中心部分和源极接触通孔之间以及半导体层和漏极接触通孔之间的硅化物膜。
(6)
根据(5)的半导体装置，其中
硅化物膜覆盖半导体层的端部。
(7)
根据(2)的半导体装置，其中
在沿着第二方向剖切第二电极部和基板的情况下，半导体层的端部的膜厚度比半导体层的中心部分的膜厚度厚。
(8)
根据(2)的半导体装置，其中
栅极电极包括多个第二电极部。
(9)
根据(1)的半导体装置，还包括：
源极接触通孔和漏极接触通孔，该源极接触通孔和漏极接触通孔设置在半导体层的中心部分上方，以便在从上方观看基板的情况下沿着垂直于第一方向的第二方向夹持第一电极部。
(10)
根据(1)的半导体装置，其中
栅极电极具有从基板的上方观看的H形形状、T形形状、I形形状或梯形形状中的任意一种。
(11)
根据(1)至(10)中任一项的半导体装置，还包括：
分离绝缘膜，被配置为分离半导体元件，其中
分离绝缘膜被设置成当从上方观看基板时围绕半导体层。
(12)
根据(1)至(11)中任一项的半导体装置，其中
基板还包括设置在嵌入式绝缘膜下方的不同于半导体层的另一半导体层。
(13)
根据(12)的半导体装置，其中
基板还包括设置在另一半导体层下方的不同于嵌入式绝缘膜的另一嵌入式绝缘膜。
(14)
根据(1)的半导体装置，其中
半导体层的端部具有的膜厚度是半导体层的中心部分的膜厚度的2倍至10倍。
(15)
根据(1)的半导体装置，其中
半导体层的端部的膜厚度为140nm至200nm，并且
半导体层的中心部分的膜厚度为20nm至70nm。
(16)
根据(1)的半导体装置，还包括：
与半导体层不同的另一半导体层，在半导体层上形成与半导体元件不同的另一半导体元件，其中
半导体层的中心部分的膜厚度不同于另一半导体层的中心部分的膜厚度。
(17)
根据(16)的半导体装置，其中
半导体层的中心部分的膜厚度为20nm至70nm，并且
另一半导体层的中心部分的膜厚度为140nm至200nm。
(18)
根据(1)至(17)中任一项的半导体装置，其中
半导体装置包括高频天线开关装置。
(19)
一种用于制造半导体装置的方法，包括：
在具有嵌入式绝缘膜的基板上形成具有均匀膜厚度的半导体层；选择性地氧化半导体层的中心部分；以及使半导体层的端部的膜厚度比中心部分的膜厚度厚。
参考符号列表
10、10a、10b、10c、10d、10e、20a、20b、20c、90半导体装置
12、12a、92晶体管
100支撑基板
200、210嵌入式绝缘膜
202、400、802绝缘膜
204STI
300、310扩散层
300a薄膜部分
300b厚膜部分
302、312栅极区域
304源极区域/漏极区域
320、720硅层
320a中心部分
320b端部
340LDD区域
500栅绝缘膜
600、600a、600b、600c栅极电极
602电极部分
604布线部分
700接触通孔
702硅化物膜
800、800a、800b、800c电极
900、910、920氧化硅膜
902、912氮化硅膜
904、914、924抗蚀剂图案
906、916开口。

Claims (19)

1.一种半导体装置，包括：
基板，包括嵌入式绝缘膜和半导体层，所述半导体层设置在所述嵌入式绝缘膜上并且在所述半导体层上形成有半导体元件；以及
设置在所述半导体层上的栅极电极，其中，
所述栅极电极包括带状第一电极部，在从上方观看所述基板的情况下，所述带状第一电极部沿第一方向从所述半导体层的中心部分延伸并超出所述半导体层的端部，并且
在沿着所述第一方向剖切所述第一电极部和所述基板的情况下的截面中，所述半导体层的端部的膜厚度比所述半导体层的中心部分的膜厚度厚。
2.根据权利要求1所述的半导体装置，其中
所述栅极电极还包括第二电极部，在从上方观看所述基板的情况下，所述第二电极部沿着垂直于所述第一方向的第二方向从所述第一电极部延伸。
3.根据权利要求2所述的半导体装置，其中
在沿着所述第一方向剖切所述第二电极部和所述基板的情况下，所述半导体层的端部的膜厚度比所述半导体层的中心部分的膜厚度厚。
4.根据权利要求3所述的半导体装置，还包括：
源极接触通孔和漏极接触通孔，所述源极接触通孔和漏极接触通孔设置在所述半导体层的中心部分上方以便在从上方观看所述基板的情况下夹持所述第二电极部。
5.根据权利要求4所述的半导体装置，还包括：
设置在所述半导体层的中心部分和所述源极接触通孔之间的以及设置在所述半导体层和所述漏极接触通孔之间的硅化物膜。
6.根据权利要求5所述的半导体装置，其中
所述硅化物膜覆盖所述半导体层的端部。
7.根据权利要求2所述的半导体装置，其中
在沿着所述第二方向剖切所述第二电极部和所述基板的情况下，所述半导体层的端部的膜厚度比所述半导体层的中心部分的膜厚度厚。
8.根据权利要求2所述的半导体装置，其中
所述栅极电极包括多个所述第二电极部。
9.根据权利要求1所述的半导体装置，还包括：
源极接触通孔和漏极接触通孔，所述源极接触通孔和漏极接触通孔设置在所述半导体层的中心部分上方，以便在从上方观看所述基板的情况下沿着垂直于所述第一方向的第二方向夹持所述第一电极部。
10.根据权利要求1所述的半导体装置，其中
所述栅极电极具有从基板的上方观察的H形形状、T形形状、I形形状和梯形形状中的任意一种。
11.根据权利要求1所述的半导体装置，还包括：
分离绝缘膜，被配置为分离所述半导体元件，其中
分离绝缘膜被设置成当从上方观看所述基板时围绕所述半导体层。
12.根据权利要求1所述的半导体装置，其中，
所述基板还包括设置在所述嵌入式绝缘膜下方的、不同于所述半导体层的其他半导体层。
13.根据权利要求12所述的半导体装置，其中，
所述基板还包括设置在所述其他半导体层下方的、不同于所述嵌入式绝缘膜的其他嵌入式绝缘膜。
14.根据权利要求1所述的半导体装置，其中，
所述半导体层的端部具有的膜厚度是所述半导体层的中心部分的膜厚度的2倍至10倍。
15.根据权利要求1所述的半导体装置，其中，
所述半导体层的端部的膜厚度为140nm至200nm，并且
所述半导体层的中心部分的膜厚度为20nm至70nm。
16.根据权利要求1所述的半导体装置，还包括：
与所述半导体层不同的其他半导体层，在所述其他半导体层上形成有与所述半导体元件不同的其他半导体元件，其中
所述半导体层的中心部分的膜厚度不同于所述其他半导体层的中心部分的膜厚度。
17.根据权利要求16所述的半导体装置，其中
所述半导体层的中心部分的膜厚度为20nm至70nm，并且
所述其他半导体层的中心部分的膜厚度为140nm至200nm。
18.根据权利要求1所述的半导体装置，其中
所述半导体装置包括高频天线开关装置。
19.一种用于制造半导体装置的方法，包括：
在具有嵌入式绝缘膜的基板上形成具有均匀膜厚度的半导体层；选择性地氧化所述半导体层的中心部分，并且使所述半导体层的端部的膜厚度比所述中心部分的膜厚度厚。
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