CN109980010B - 一种半导体器件的制造方法和集成半导体器件 - Google Patents

一种半导体器件的制造方法和集成半导体器件 Download PDF

Info

Publication number
CN109980010B
CN109980010B CN201711465166.0A CN201711465166A CN109980010B CN 109980010 B CN109980010 B CN 109980010B CN 201711465166 A CN201711465166 A CN 201711465166A CN 109980010 B CN109980010 B CN 109980010B
Authority
CN
China
Prior art keywords
region
doping type
dielectric
forming
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711465166.0A
Other languages
English (en)
Other versions
CN109980010A (zh
Inventor
程诗康
顾炎
张森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Priority to CN201711465166.0A priority Critical patent/CN109980010B/zh
Priority to KR1020207019633A priority patent/KR102363128B1/ko
Priority to US16/957,600 priority patent/US11171223B2/en
Priority to PCT/CN2018/116666 priority patent/WO2019128555A1/zh
Priority to JP2020535614A priority patent/JP7083027B2/ja
Publication of CN109980010A publication Critical patent/CN109980010A/zh
Application granted granted Critical
Publication of CN109980010B publication Critical patent/CN109980010B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8236—Combination of enhancement and depletion transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种半导体器件的制造方法和集成半导体器件，所述方法在半导体器件制造过程中在外延层上形成介质岛，在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高；同时，由于介质岛的存在，使得栅介电层的厚度增加，降低了栅极电容，减小器件的开关损耗。同时，在制造过程中以介质岛作为掩膜，可以自对准形成第一掺杂类型源区，节省了一块光刻版，使得工艺成本下降。

Description

一种半导体器件的制造方法和集成半导体器件
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件的制造方法和集成半导体器件。
背景技术
现有半导体器件具有增强型和耗尽型半导体器件，如垂直双扩散金属氧化物场效应器件(VDMOS)包括增强型VDMOS器件和耗尽型VDMOS器件，其具有关开特性好、功耗低等优势，在LED驱动、电源适配器等方面具有广泛应用。但是现有的这些半导体器件中大部分是独立封装，这样带来工艺成本增加，芯片面积过大等缺点。
一种集成增强型VDMOS器件和耗尽型的VDMOS器件的半导体器件的方法在常规增强型VDMOS制造流程基础上，往往需要新增一块Vt注入版，来形成表面的耗尽沟道，工艺复杂，成本提高。而耗尽型VDMOS器件在开态工作时，由于沟道表面附近浓度大，耗尽会不充分，导致表面峰值电场过高，击穿稳定性变差；同时在实际的负载电路中通常会有浪涌电流等严苛的工作环境，在通过雪崩电流的过程中很容易导致器件的热烧毁；在频率较高的情况下，器件功耗将会显著增大。
为此，本发明提供了一种新的半导体器件的制造方法和集成半导体器件，用以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，所述方法至少包括：
提供第一掺杂类型的半导体衬底，在所述第一掺杂类型的半导体衬底的正面形成具有第一区和第二区的第一掺杂类型外延层；
在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱；
在所述第一掺杂类型外延层上形成多个介质岛，所述介质岛包括第一介质岛和第二介质岛，其中，所述第一介质岛分别部分覆盖所述第一区、所述第二区中的相邻两个所述第二掺杂类型深阱之间的区域，并且所述第一介质岛与所述的相邻两个所述第二掺杂类型深阱均不接触，所述第二介质岛分别部分覆盖位于所述第一区、所述第二区中的所述第二掺杂类型深阱中拟形成的第一掺杂类型源区之间的区域；
在所述第一区中形成位于所述第一介质岛的两侧的第一掺杂类型沟道，所述第一掺杂类型沟道延伸至所述第一区中拟形成第一掺杂类型源区的区域；
在所述第一掺杂类型外延层上形成分别覆盖所述第一介质岛、所述第三介质岛的栅极结构，且所述栅极结构露出所述第二介质岛和分别位于所述第一区、所述第二区中的所述拟形成第一掺杂类型源区的区域；
以所述栅极结构和所述第二介质岛为掩膜执行第一掺杂类型源区离子注入，在所述第一区、所述第二区中形成第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
示例性的，所述介质岛的厚度范围为
Figure BDA0001531004210000021
所述介质岛的长度范围为2μm～5μm。
示例性的，还包括在形成所述第一掺杂类型源区的步骤之后形成源极的步骤：
在所述第一掺杂类型外延层上形成介质层，所述介质层覆盖所述栅极结构和所述第一掺杂类型源区并露出所述第二介质岛；
去除所述第二介质岛和部分所述介质层以形成开口，所述开口露出位于所述第二掺杂类型深阱中的部分所述第一掺杂类型源区和位于所述第二介质岛下方的区域；
在所述第一掺杂类型外延层上形成所述源极，所述源极填充所述开口；其中，所述源极包括第一区源极和第二区源极，所述第一区源极与位于所述第一区的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第二区源极与位于所述第二区的所述第二掺杂类型深阱和位于所述第二掺杂类型深中的所述第一掺杂类型源区接触，所述第一区源极与第二区源极不接触。
示例性的，在形成所述第一掺杂类型源区之后、形成所述源极之前，还包括在所述第一掺杂类型源区下方形成第二掺杂类型阱区。
示例性的，在去除所述第二介质岛和部分所述介质层以形成开口之后、形成所述源极之前，以剩余的所述介质层为掩膜执行第二掺杂类型源区离子注入，以在所述第一掺杂类型源区之间的区域形成第二掺杂类型源区；其中，形成所述第二掺杂类型源区离子注入的剂量小于所述第一掺杂类型源区离子注入的剂量。
示例性的，在形成所述第二掺杂类型源区之后、形成所述源极之前，在所述第二掺杂类型源区下方形成另一第二掺杂类型阱区，所述另一第二掺杂类型阱区连接其两侧的所述第二掺杂类型阱区。
示例性的，所述第一掺杂类型外延层还包括位于所述第一区和所述第二区之间的第三区，在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱的同时，形成至少一个位于所述第三区的所述第二掺杂类型深阱。
示例性的，还包括：在所述第一掺杂类型外延层上形成多个介质岛的同时，形成覆盖位于所述第三区的所述第二掺杂类型深阱的场氧。
示例性的，所述半导体器件包括VDMOS器件，其中，位于所述第一区的半导体器件为耗尽型VDMOS器件，位于所述第二区的半导体器件为增强型VDMOS器件。
本发明还提供了一种集成半导体器件，所述集成半导体器件包括采用如上所述的任意一半导体器件的制造方法制造的半导体器件。
本发明在半导体器件制造过程中在外延层上形成介质岛，在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高；同时，由于介质岛的存在，使得栅介电层的厚度增加，降低了栅极电容，减小器件的开关损耗。另外，在制造过程中以介质岛作为掩膜，可以自对准形成第一掺杂类型源区，节省了一块光刻版，使得工艺成本下降。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1G为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图；
图2为根据本发明的一个实施例的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的半导体器件的制造方法和集成半导体器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面，以VDMOS半导体器件的制造过程为示例对本发明的半导体器件的制造方法和集成半导体器件进行示例性说明，需要理解的是，本实施例以VDMOS半导体器件的制造过程为示例进行说明仅仅是示例性的，任何集成有耗尽型器件的半导体器件的制造方法，均适用于本发明。
实施例一
下面参看图1A-1G、图2对本发明的所提出的一种半导体器件的制造方法和半导体器件进行示例性说明。其中，图1A-1G为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图，图2为根据本发明的一个实施例的一种半导体器件的制造方法的流程图。
首先，参看图2，执行步骤S1：提供第一掺杂类型的半导体衬底，在所述第一掺杂类型的半导体衬底的正面形成具有第一区和第二区的第一掺杂类型外延层。
如图1A所示，提供第一掺杂类型的半导体衬底100，具体地，可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括含这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型，其中，第一掺杂类型和第二掺杂类型相反。比如第一掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一，则第二掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一，则第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。示例性的，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，优选地，其掺杂浓度为1×1014/cm3～2×1014/cm3。
在所述第一掺杂类型的半导体衬底上形成具有第一区和第二区的第一掺杂类型外延层。
参看图1A，所述第一掺杂类型的半导体衬底100的正面上形成第一掺杂类型外延层101，所第一掺杂类型外延层101具有第一区1和第二区2。形成所述第一掺杂类型外延层101的方法包括离子掺杂气相外延等任何本领域技术人员所熟知的方法。在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型掺杂外延层为N型低掺杂的外延层，即N-外延层。
示例性的，所述第一掺杂类型外延层101的厚度和电阻率会影响器件的耐压能力，第一掺杂类型外延层101的厚度越厚，电阻率越大，器件的耐压能力越高。在本实施例中，形成的VDMOS半导体器件耐压要求在650V时，所述第一掺杂类型外延层101的厚度为45μm～65μm，电阻率为15Ω～25Ω。
示例性的，在所述第一掺杂类型外延层还包括第三区3，所述第三区3位于所述第一区1和所述第二区2之间。示例性的，在所述第一区中形成耗尽型器件，在所述第二区中形成增强型器件，所述第三区3中形成用以对所述第一区1和第二区2中形成的半导体器件进行隔离的隔离结构。
接着，执行步骤S2：在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱。
参看图1B，在所述第一掺杂类型外延层101中形成第二掺杂类型深阱102，其中，所述第二掺杂类型深阱102包括位于所述第一区1中的至少两个第二掺杂类型深阱1021和位于所述第二区2中的至少两个第二掺杂类型深阱1022。在本实施例中，如图1B中所示，第一掺杂类型外延层101还包括第三区3，在此步骤中还将形成有位于第三区3中的至少一个第二掺杂类型深阱1023。
形成所述第二掺杂类型深阱的方法包括：在所述第一掺杂类型掺杂外延层上形成图案化的掩膜层，所述图案化的掩膜层露出所述拟形成第二掺杂类型深阱的区域；执行第二掺杂类型阱区离子注入，在所述第一掺杂类型外延层上形成第二掺杂类型深阱；去除所述图案化的掩膜层。
在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型掺杂外延层为N型低掺杂的外延层，即N-外延层，所述第二掺杂类型深阱为P阱，所述第二掺杂类型阱区离子注入的离子为硼离子，注入的能量范围为50Kev～200Kev，注入剂量范围为5.0E13/cm2～5.0E14/cm2。
示例性的，在完成所述第二掺杂类型阱区离子注入之后，还包括执行第二掺杂类型阱区退火工艺的步骤。示例性的，所述第二掺杂类型阱区退火工艺的温度范围为1100℃～1200℃，时间范围为60min～300min。
接着，执行步骤S3：在所述第一掺杂类型外延层上形成多个介质岛，所述介质岛包括第一介质岛和第二介质岛，其中，所述第一介质岛分别部分覆盖所述第一区、所述第二区中的相邻两个所述第二掺杂类型深阱之间的区域，并且所述第一介质岛与所述的相邻两个所述第二掺杂类型深阱均不接触，所述第二介质岛分别部分覆盖位于所述第一区、所述第二区中的所述第二掺杂类型深阱中拟形成的第一掺杂类型源区之间的区域。
参看图1C，在所述第一掺杂类型外延层101上形成多个介质岛103，介质岛103包括第一介质岛1031和第二介质岛1032。其中，所述第一介质岛1031位于所述第一区1中的相邻两个第二掺杂类型深阱1021之间的区域的上方和所述第二区2中相邻两个第二掺杂类型深阱1022之间的区域的上方。并且，在所述第一区1中，所述第一介质岛1031与所述的相邻两个第二掺杂类型深阱1021不接触；在所述第二区2中，所述第一介质岛1031与所述的相邻两个第二掺杂类型深阱1022不接触。所述第二介质岛1032位于第一区1中的第二掺杂类型深阱1021和第二区2中的第二掺杂类型深阱1022中区域110a的上方，其中区域110a位于拟形成第一掺杂类型源区之间。
将第一介质岛形成在所述第一区、所述第二区内的相邻两个第二掺杂类型深阱之间的区域的上方，从而在形成耗尽型器件的沟道的过程中，将第一介质岛作为掩膜执行离子注入，阻止了沟道离子进入第一介质岛下方的区域，使得介质岛下方的第一掺杂类型外延层的的沟道离子浓度降到最低，使得耗尽型器件的击穿耐压更高，击穿可靠性大大提高。
将第二介质岛形成在所述第一区、所述第二区内第二掺杂类型深阱中拟形成第一掺杂类型源区之间的区域的上方，从而在形成第一掺杂类型源区的过程中可以以第二介质岛作为掩膜，自对准形成第一掺杂类型源区，在工艺过程中节省了光刻版和进行光刻工艺获得离子注入掩膜的步骤，使得工艺成本下降，形成所述第一掺杂类型源区的步骤将在后续的描述中进一步介绍。
示例性的，形成所述介质岛的步骤包括：在所述第一掺杂类型外延层上沉积形成介质岛材料层；在所述介质岛材料层上形成图案化的掩膜层，所述图案化的掩膜层覆盖拟形成所述介质岛的区域；以所述图案化的掩膜层刻蚀化所述介质岛材料层，形成所述介质岛；去除所述掩膜层。
示例性的，所述介质岛材料层为二氧化硅或高k介电材料层。示例性的，所述介质岛材料层为二氧化硅层。所述形成介质岛材料层的步骤包括热氧化、化学气相沉积，分子束外延等任何可以形成介质岛材料层的方法。所述形成图案化的掩膜层和以所述图案化的掩膜层刻蚀化所述介质岛材料层的步骤可以是本领域技术人员所熟知的任何方法，在此不再赘述。
在本实施例中，在第一掺杂类型外延层中形成用于隔离第一区和第二区的第三区。示例性的，在形成所述介质岛的过程中，同时形成覆盖在第三区中第二掺杂类型深阱的场氧。继续参看图1C，在第三区3中形成有覆盖在第三区第二掺杂类型深阱的场氧104，从而形成位于第三区中的完整的隔离结构。在形成介质岛的过程中形成场氧，可以简化工艺流程。示例性的，所述介质岛103和场氧104的厚度范围为
Figure BDA0001531004210000081
所述介质岛103的长度范围为2μm～5μm。
接着，执行步骤S4：在所述第一区中形成位于所述第一介质岛的两侧的第一掺杂类型沟道，所述第一掺杂类型沟道延伸至所述第一区中拟形成第一掺杂类型源区的区域。
如图1D所示，在第一掺杂类型外延层101的第一区1中形成位于第一介质岛1031两侧的第一掺杂类型沟道105，所述第一掺杂类型沟道105延伸至所述第一区1中所述第二掺杂类型深阱1021中拟形成源区的区域。
示例性的，在所述第一掺杂类型外延层的第一区中形成位于所第一介质岛的两侧的第一掺杂类型沟道的步骤包括：首先，在第一掺杂类型外延层上形成图案化的掩膜层，所述图案化的掩膜层露出位于所第一介质岛的两侧的拟形成第一掺杂类型沟道的区域；以所述图案化的掩膜层和第一介质岛为掩膜执行沟道离子注入，在所述位于所第一介质岛的两侧的第一掺杂类型沟道；去除所述图案化的掩膜层。
所述沟道离子注入的离子为磷离子，注入能量范围为50Kev～200Kev，注入剂量范围为5.0E12/cm2～5.0E13/cm2。
在形成耗尽型器件的沟道的过程中，将第一介质岛作为掩膜执行离子注入，阻止了离子进入第一介质岛下方的区域，使得介质岛下方的第一掺杂类型外延层的的沟道离子浓度降到最低的沟道离子浓度降到最低，使得耗尽型器件的击穿耐压更高，击穿可靠性大大提高。
示例性的，在形成介质岛之后，在所述第一区中形成位于所述介质岛的两侧的第一掺杂类型沟道之前，还包括执行阈值电压(Vt)调整注入的步骤，用以调整器件的阈值电压，所述Vt调整注入的步骤以所述介质岛和/或所述场氧为掩膜进行。示例性的，所述Vt调整注入的离子为磷离子，注入的能量范围为100Kev～200Kev，注入剂量范围为1.0E12/cm2～1.0E13/cm2。示例性的，在执行所述Vt调整注入步骤之后还包括进行第二次退火的步骤，温度范围为1100℃～1200℃，所述的第二次退火的时间范围为60min～180min。
接着，执行步骤S5：在所述第一掺杂类型外延层上形成分别覆盖所述第一介质岛的栅极结构，且所述栅极结构露出所述第二介质岛和分别位于所述第一区、所述第二区中的所述拟形成第一掺杂类型源区的区域。
示例性的，所述栅极结构包括从下到上依次层叠的栅介电层和栅极材料层。
参看图1E，首先在第一掺杂类型外延层101上形成栅极结构106，所述栅极结构106包括形成在所述第一区1上的栅极结构1061和形成在所述第二区2上的栅极结构1062。所述栅极结构106包括栅介电层107和栅极材料层108，所栅极结构106中位于所述第一区1上的栅极结构1061覆盖位于所述第一区1中的所述第一介质岛1031，并且露出第二介质岛1032和位于所述第一区1中的第二掺杂深阱1021中拟形成第一掺杂类型源区的区域；所栅极结构106中位于所述第一区1上的栅极结构1062覆盖位于所述第二区2中的所述第一介质岛1031，并且露出第二介质岛1032和位于所述第二区2的第二掺杂类型深阱1022中拟形成第一掺杂类型源区的区域。栅极结构覆盖第一介质岛，对增强型器件，根据公式Cox＝εox/tox，可知由于第一介质岛的存在，使得栅介电层的厚度增加，起到降低栅极电容，减少器件的开关损耗的作用。
示例性的，所述栅介电层为二氧化硅材料，所述栅极材料层为多晶硅材料。形成栅极结构的方法可以是本领域技术人员所熟知的任何方法，例如包括沉积、光刻、刻蚀等工艺步骤，在此不再赘述。示例性的，所述的栅介电层的厚度范围为
Figure BDA0001531004210000091
所述的栅极材料层的厚度范围为
Figure BDA0001531004210000092
示例性的，在本实施例中，第一掺杂类型外延层还包括隔离第一区和第二区的第三区，在所述第三区中，所栅极材料层覆盖部分所述场氧。
接着，执行步骤S6：以所述栅极结构和所述第二介质岛为掩膜执行第一掺杂类型源区离子注入，在所述第一区、所述第二区中形成所述第一掺杂类型源区。
继续参看图1E，以所述栅极结构106和所述介质岛103为掩膜执行第一掺杂类型源区离子注入，在所述第一区1的第二掺杂类型深阱1021和第二区2的第二掺杂类型深阱1022中形成位于栅极结构两侧的第一掺杂类型源区110，其中位于所述第一区1的第二掺杂类型深阱1021中的所第一掺杂类型源区110与所述第一掺杂类型沟道105接触，位于同一第二掺杂类型深阱中的所述第一掺杂类型源区110被位于第二介质岛1032下方的部分第二掺杂类型深阱102的区域110a隔开。
形成所述第一掺杂类型源区的方法，采用以所述栅极结构和所述第二介质岛为掩膜，执行离子注入。由于第二介质岛形成在第一区的第二掺杂类型深阱和第二区的第二掺杂类型深阱上覆盖第一掺杂类型源区之间的区域，从而在形成第一掺杂类型源区的过程中可以以第二介质岛作为掩膜，自对准形成第一掺杂类型源区，在工艺过程中节省了一次光刻版，使得工艺成本下降。在本实施例中，形成所述第一掺杂类型源区110的离子注入步骤采用磷离子注入步骤，注入的能量范围为50Kev～150Kev，注入剂量范围为5.0E15/cm2～1.0E16/cm2。
示例性的，在形成第一掺杂类型源区之后，形成位于第一掺杂类型源区下方的第二掺杂类型阱区。在第一掺杂类型源区的下方形成第二掺杂类型阱区可以显著的减小寄生晶体管基区的电阻，大幅降低了寄生晶体管开启的风险，使得器件的工作稳定性显著提升。
继续参看图1E，在第一掺杂类型源区110下方形成有第二掺杂类型阱区109。形成所述第二掺杂类型阱区的方法采用在所述栅极结构和所述第二介质岛作为掩膜的情况下进行离子注入。在本实施例中，形成所述第二掺杂类型阱区109的离子注入步骤为硼离子注入步骤，注入的能量范围为150Kev～300Kev，其注入剂量范围为1.0E15/cm2～5.0E15/cm2。
示例性的，在形成所述第一掺杂类型源区之后，还包括形成源极的步骤。示例性的，所述形成源极的步骤包括：在所述第一掺杂类型外延层上形成介质层，所述介质层覆盖所述栅极结构和所述第一掺杂类型源区并露出所述第二介质岛；去除所述第二介质岛和部分所述介质层以形成开口，所述开口露出位于所述第二掺杂类型深阱中的部分所述第一掺杂类型源区和位于所述第二介质岛下方的区域；在所述第一掺杂类型外延层上形成所述源极，所述源极填充所述开口；其中，所述源极包括第一区源极和第二区源极，所述第一区源极与位于所述第一区的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第二区源极与位于所述第二区的所述第二掺杂类型深阱和位于所述第二掺杂类型深中的所述第一掺杂类型源区接触，所述第一区源极与第二区源极不接触。
示例性的，在形成源极之前还包括形成第二掺杂类型阱区和第二掺杂类型源区的步骤。下面参看图1F和图1G对形成第二掺杂类型源极之后形成源极的过程进行描述。
首先，参看图1F，在第一掺杂类型外延层101上形成覆盖所述栅极结构(包括栅介电层107和栅极材料层108)和所述第一掺杂类型源区110的介质层，所述介质层露出所述第二介质岛1032。所述介质层可以是二氧化硅、氮化硅等介电材料层。形成所述介质层的方法包括沉积、光刻、刻蚀等步骤，为本领域技术人员所熟知的步骤，在此不再赘述。示例性的，在形成有第三区第一掺杂类型外延层3的第一掺杂类型外延层101上，所述介质层还覆盖位于所述第三区第一掺杂类型外延层3的场氧104。
接着，继续参看图1F，去除所述第二介质岛1032和部分所述介质层，以形成开口，所述开口露出位于所述第二介质岛1032下方的部分所述第二掺杂类型深阱102(1022)的区域110a和位于所述第二掺杂类型深阱中的部分所述第一掺杂类型源区110。所述去除第二介质岛和部分所述介质层的方法，采用刻蚀等本领域技术人员所熟知的步骤，在此不再赘述。
接着，继续参看图1F，执行离子注入步骤，形成位于所述第一区第二掺杂类型深阱1021和第二区第二掺杂类型深阱1022的中所述第一掺杂类型源区110之间的第二掺杂类型源区112，所述第二掺杂类型源区112连接所第一掺杂类型源区。
所述形成第二掺杂类型源区的离子注入步骤，以剩余的介质层111为掩膜。本实施例中，在部分去除介质层之后、形成源极之前形成第二掺杂类型源区，其中，形成第二掺杂类型源区的离子注入较形成第一掺杂类型源区的离子注入的剂量低，从而在形成第二掺杂类型源区的过程中，暴露的第一掺杂类型源区并不会反型。所述第二掺杂类型源区用以增强所述源极与所述深阱之间的接触。
在这一过程中，因为在形成第二掺杂类型源区之前部分去除介质层形成了露出位于第一介质岛下方的区域和部分第一掺杂类型源区的开口，一步去除介质岛和介质层，在形成第二掺杂类型源区过程中通过控制第二掺杂类型源区的离子注入剂量直接形成与第一掺杂类型源区，而不需要单独形成离子注入的掩膜从而进一步减少了工艺的步骤，节省了工艺成本。
本实施例中，所述形成第二掺杂类型源区的离子注入步骤采用硼离子或二氟化硼离子注入步骤，注入的能量范围为50Kev～200Kev，注入剂量范围为5.0E14/cm2～5.0E15/cm2。
需要理解的是，这里将第二掺杂类型源区形成在部分去除介质层之后、形成源极之前，仅仅是示例性的，任何形成第二掺杂类型源区的步骤均适用于本发明。
接着，继续参看图1F，执行离子注入步骤，形成位于所述第二掺杂类型源区112下方的另一第二掺杂类型阱区，所述另一第二掺杂类型阱区将所述位于第一掺杂类型源区110下方的第二掺杂类型阱区109连接，从而形成位于第一掺杂类型源区110和第二掺杂类型源区112下方的完整的第二掺杂类型阱区1091。所述形成另一第二掺杂类型阱区的离子注入步骤，以介质层111为掩膜，采用硼离子注入工艺，注入的能量范围为150Kev～300Kev，注入剂量范围为1.0E15/cm2～1.0E16/cm2。示例性的，完成另一第二掺杂类型阱区的离子注入步骤之后进行退火。所述退火的温度范围为800℃～1000℃，所述退火的时间范围为30min～90min。形成在第一掺杂类型源区110和第二掺杂类型源区112下方的第二掺杂类型阱区1091，可以显著的减小寄生晶体管基区的电阻，大幅降低了寄生晶体管开启的风险，使得器件的工作稳定性显著提升。
最后，参看图1G，形成源极113，所述源极113包括第一区源极1131和第二区源极1132，第一区源极1131与所述第一区1中的所述第一掺杂类型掺杂源区110和第二掺杂类型源区112接触，和第二区源极1132与所述第二区2中的与所述第一掺杂类型掺杂源区110和第二掺杂类型源区112接触，所述第一区源极1131与第二区源极1132不接触。所述源极采用常规的铝、铜的一种或几种的合金。
形成所述源极113的步骤包括：沉积源极材料层，并图案化源极材料层以形成所述源极。所述刻蚀介质层、沉积源极材料层、图案化源极材料层的步骤为本领域技术人员所熟知的工艺，在此不再赘述。
在形成源极之后，还包括形成漏极的步骤。示例性的，所述形成漏极的步骤包括：首先，对所述第一掺杂类型的半导体衬底的背面进行减薄；接着，在所述第一掺杂类型的半导体衬底的背面沉积形成漏极。所述漏极采用常规的铝、铜的一种或几种的合金。如图1G所示，在第一掺杂类型的半导体衬底100的背面形成漏极114。
至此，完成对本发明的半导体器件的制造方法进行了示例性的介绍，所述方法在制造半导体器件的过程中形成介质岛，在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高；对于增强型器件的形成过程，增加了栅介电层厚度，降低栅电容，减小了器件的开关损耗。同时，介质岛在形成源区的过程中作为掩膜，节省了光刻步骤和光刻版，使得工艺成本下降，从而达到了提升器件的稳定性、击穿可靠性，并且可以减少栅电容、降低功率损耗以及节省工艺成本的目的。需要理解的是，本实施例中采用在第一掺杂类型源区之间形成第二掺杂类型源区，在第一掺杂类型源区下方形成第二类型阱区的步骤仅仅是示例性的，而非意在将本发明限制于所描述的实施例范围内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
实施例二
本发明还提供了一种集成半导体器件，所述集成半导体器件包括根据实施例一所述的方法制备的半导体器件。
下面参看图1G，对本发明的集成半导体器件的结构进行示例性描述。所述集成半导体器件包括：第一掺杂类型的半导体衬底100。第一掺杂类型的半导体衬底100，具体地，可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型，其中，所述第一掺杂类型和所述第二掺杂类型相反。比如第一掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一，则第二掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一，则第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。示例性的，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，其掺杂浓度为1×1014/cm3～2×1014/cm3。
在所述第一掺杂类型的半导体衬底100的正面形成有第一掺杂类型外延层101，所述第一掺杂类型外延层包括第一区1和第二区2。在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型掺杂外延层为N型低掺杂的外延层，即N-外延层。示例性的，所述第一掺杂类型外延层101的厚度和电阻率会影响器件的耐压能力，第一掺杂类型外延层101的厚度越厚，电阻率越大，器件的耐压能力越高。在本实施例中，形成的VDMOS半导体器件耐压要求在650V时，所述第一掺杂类型外延层101的厚度为45μm～65μm，电阻率为15Ω～25Ω。
示例性的，所述第一区1用以形成耗尽型的器件，所述第二区2用以形成增强型器件，所述第一掺杂类型外延层还包括第三区，所述第三区位于所述第一区和所述第二区之间。继续参看图1，在所述第一掺杂类型外延层101还包括第三区3，所述第三区3位于所述第一区1和所述第二区2之间。示例性的，所述第三区3形成有对形成在所述第一区1的耗尽型器件和形成在所述第二区2的增强型器件进行隔离的隔离结构。
在下面的介绍中，将以第一掺杂类型外延层包括第一区、第二区和第三区为示例进行介绍，其中第一区设置为耗尽型器件、第二区设置为增强型器件，其三区中设置用以隔离第一区中的耗尽型器件和第二区的增强型器件的隔离结构。需要理解的是，本实施例以在第一区中设置耗尽型器件、在第二区中设置增强型器件、第一区和第二区之间的第三区设置对第一区的耗尽型器件与第二区的增强型器件进行隔离的隔离结构仅仅是示例性的，在第三区中形成其他类型的器件，或者在第一区和第二区之间形成其他类型的器件而不设置第三区而形成的半导体器件均适用于本发明。
继续参看图1G，本发明所述集成半导体器件还包括形成在所述第一掺杂类型外延层中的第二掺杂类型深阱102，其中第二掺杂类型深阱102包括位于所述第一区1中的至少两个第二掺杂类型深阱1021和位于所述第二区2中的至少两个第二掺杂类型深阱1022。在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型掺杂外延层为N型低掺杂的外延层，即N-外延层，所述第二掺杂类型深阱为P阱。在本发明的实施例中，在形成有第三区的外延层中，在所述第三区中还形成有至少一个所述第二掺杂类型深阱。如图1G所示，在所述第三区3中形成有至少一个所述第二掺杂类型深阱1023，所述第三区3的第三掺杂类型深阱1023构成隔离结构的一部分。
继续参看图1G，本发明所述集成半导体器件还包括形成在第一区1和第二区2上的栅极结构106，所述栅极结构106包括形成在所述第一层1上的栅极结构1061和形成在所述第二区2上的栅极结构1062。所述栅极结构106包括栅介电层107和栅极材料层108；所述第一区1中的栅极结构1061部分覆盖第一区1中相邻的所述第二掺杂类型深阱1021，所述第二区2中的栅极结构1062部分覆盖第二区2中相邻的所述第二区第二掺杂类型深阱1022，所述栅极结构106下方分别覆盖有介质岛1031，其中位于第一区1的介质岛1031部分覆盖第一区中1相邻两个所述第二掺杂类型深阱1021之间的区域和位于第二区2中的介质岛1031部分覆盖第二区2中相邻两个所述第二掺杂类型深阱1022之间的区域，并且所述介质岛1031与其相邻两侧的第二掺杂类型深阱102(1021或1022)不接触。在栅极结构下方形成介质岛，从而在耗尽型器件的形成过程中，使得介质岛下方的第一掺杂类型外延层的沟道离子浓度降到最低的沟道离子浓度降到最低，使得耗尽型器件的击穿耐压更高，击穿可靠性大大提高；对于增强型器件，根据公式Cox＝εox/tox，可知由于第一介质岛的存在，使得栅介电层的厚度增加，起到降低栅极电容，减少器件的开关损耗的作用。
所述栅极结构106以及栅极结构的材料可以是本领域技术人员所熟知的任何材料。示例性的，所述栅介电层为二氧化硅材料，所述栅极材料层为多晶硅材料。示例性的，所述的栅介电层的厚度范围为
Figure BDA0001531004210000151
所述的栅极材料层的厚度范围为
Figure BDA0001531004210000152
在本实施例中，在第一掺杂类型外延层还包括用于隔离第一区和第二区的第三区。示例性的，所述半导体器件还包括覆盖在第三区第二掺杂类型深阱的场氧。示例性的，所述场氧与所述介质岛为相同的材料层。继续参看图1C，在第三区第一掺杂类型外延层3中形成有覆盖在第三区第二掺杂类型深阱的场氧104。所述场氧104覆盖所述第三区3的所述第二掺杂类型深阱1023，从而形成封闭的隔离结构。示例性的，所述场氧与所述介质岛为相同的材料层，均为氧化硅材料。示例性的，所述介质岛103和场氧104的厚度范围为
Figure BDA0001531004210000153
所述介质岛103的长度范围为2μm～5μm。
继续参看图1G，本发明所述集成半导体器件还包括形成在所述栅极结构106两侧的位于所述第二掺杂类型深阱102(1021或1022)中的第一掺杂类型源区110，其中位于同一所述第二掺杂类型深阱102(1021或1022)中的所述第一掺杂类型源区110被部分所述第二掺杂类型深阱102(1021或1022)的区域隔开。
继续参看图1G，本发明所述半导体器件还包括位于所述第一区1中的所述介质岛1031两侧的第一掺杂类型沟道105，所述第一掺杂类型沟道延伸至所述第一掺杂类型源区110。
示例性的，如图1G中所示，所述集成半导体器件还包括形成分别设置在所述第一区1中的第二掺杂类型深阱1021和第二区2中的第二掺杂类型深阱1022中第二掺杂类型源区112，所第二掺杂类型源区112位于所述第一掺杂类型源区110之间，所述第二掺杂类型源区用以增强源极与深阱的接触。
示例性的，如图1G中所示，所述集成半导体器件还包括分别设置在所述第一区1中的第二掺杂类型深阱1021和所述第二区2中的第二掺杂类型深阱1022中的第二掺杂类型阱区1091，所述第二掺杂类型阱区1091位于所述第一掺杂类型源区110和所述第二掺杂类型源区112下方。形成在第一掺杂类型源区110和第二掺杂类型源区112下方的第二掺杂类型阱区1091，可以显著的减小寄生晶体管基区的电阻，大幅降低了寄生晶体管开启的风险，使得器件的工作稳定性显著提升。
示例性的，如图1G中所示，所述集成半导体器件包括还包括形成在所述第一掺杂类型外延层上的源极113，所述源极113包括第一区源极1131和第二区源极1132。所述第一区源极1131与所述第一区1中的第二掺杂类型深阱1021和位于所述第二掺杂类型深阱1121中的第一掺杂类型源区110接触，所述第二区源极1132与所述第二区2中的第二掺杂类型深阱1022和位于所述第二掺杂类型深阱1022中的第一掺杂类型源区110接触，其中，所述第一区源极1131与第二区源极1132不接触。从而形成独立的耗尽型半导体器件的源极和增强型半导体器件的源极。在本实施例中，在第一区1中的第二掺杂类型深阱1021和第二区2中的第二掺杂类型深阱1022中形成有第二掺杂类型源区112，所述第一区源极1131与所述第一区1中的第一掺杂类型源区110和第二掺杂类型源区112接触，所述第二区源极1132与所述第二区2中的第一掺杂类型源区110和第二掺杂类型源区112接触。
示例性的，如图1G中所示，所述集成半导体器件还包括形成在所述第一掺杂类型的半导体衬底100背面的漏极114。从而形成完整的集成有耗尽型VDMOS器件和增强型VDMOS器件的集成的VDMOS器件。需要理解的是，本实施例以VDMOS器件为示例进行说明仅仅是示例性的，并非要限制本发明的范围，本领域技术人员根据需要，可以形成IGBT器件等。
同时，为了扩大器件的应用领域和效率，可根据需要将多种半导体器件集成在一起，如在上述集成的半导体器件上再集成一个或多个二极管、三极管、电阻、电容、JFET、电流感应VDMOS、CMOS等半导体器件。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，至少包括：
提供第一掺杂类型的半导体衬底，在所述第一掺杂类型的半导体衬底的正面形成具有第一区和第二区的第一掺杂类型外延层；
在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱；
在所述第一掺杂类型外延层上形成多个介质岛，所述介质岛包括第一介质岛和第二介质岛，其中，所述第一介质岛分别部分覆盖所述第一区、所述第二区中的相邻两个所述第二掺杂类型深阱之间的区域，并且所述第一介质岛与所述的相邻两个所述第二掺杂类型深阱均不接触，所述第二介质岛分别部分覆盖位于所述第一区、所述第二区中的所述第二掺杂类型深阱中拟形成的第一掺杂类型源区之间的区域；
在所述第一区中形成位于所述第一介质岛的两侧的第一掺杂类型沟道，所述第一掺杂类型沟道延伸至所述第一区中拟形成第一掺杂类型源区的区域；
在所述第一掺杂类型外延层上形成分别覆盖所述第一介质岛的栅极结构，且所述栅极结构露出所述第二介质岛和分别位于所述第一区、所述第二区中的所述拟形成第一掺杂类型源区的区域；
以所述栅极结构和所述第二介质岛为掩膜执行第一掺杂类型源区离子注入，在所述第一区、所述第二区中形成第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
2.如权利要求1所述的制造方法，其特征在于，所述介质岛的厚度范围为
Figure FDA0002545811650000011
所述介质岛的长度范围为2μm～5μm。
3.如权利要求1所述的制造方法，其特征在于，还包括在形成所述第一掺杂类型源区的步骤之后形成源极的步骤：
在所述第一掺杂类型外延层上形成介质层，所述介质层覆盖所述栅极结构和所述第一掺杂类型源区并露出所述第二介质岛；
去除所述第二介质岛和部分所述介质层以形成开口，所述开口露出位于所述第二掺杂类型深阱中的部分所述第一掺杂类型源区和位于所述第二介质岛下方的区域；
在所述第一掺杂类型外延层上形成所述源极，所述源极填充所述开口；
其中，所述源极包括第一区源极和第二区源极，所述第一区源极与位于所述第一区的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第二区源极与位于所述第二区的所述第二掺杂类型深阱和位于所述第二掺杂类型深中的所述第一掺杂类型源区接触，所述第一区源极与第二区源极不接触。
4.如权利要求3所述的制造方法，其特征在于，在形成所述第一掺杂类型源区之后、形成所述源极之前，还包括在所述第一掺杂类型源区下方形成第二掺杂类型阱区。
5.如权利要求3所述的制造方法，其特征在于，在去除所述第二介质岛和部分所述介质层以形成开口之后、形成所述源极之前，以剩余的所述介质层为掩膜执行第二掺杂类型源区离子注入，以在所述第一掺杂类型源区之间的区域形成第二掺杂类型源区；其中，形成所述第二掺杂类型源区离子注入的剂量小于所述第一掺杂类型源区离子注入的剂量。
6.如权利要求4所述的制造方法，其特征在于，在形成所述第二掺杂类型源区之后、形成所述源极之前，在所述第二掺杂类型源区下方形成另一第二掺杂类型阱区，所述另一第二掺杂类型阱区连接其两侧的所述第二掺杂类型阱区。
7.如权利要求1所述的制造方法，其特征在于，所述第一掺杂类型外延层还包括位于所述第一区和所述第二区之间的第三区，在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱的同时，形成至少一个位于所述第三区中的至少一个所述第二掺杂类型深阱。
8.如权利要求7所述的制造方法，其特征在于，还包括：在所述第一掺杂类型外延层上形成多个介质岛的同时，形成覆盖位于所述第三区的所述第二掺杂类型深阱的场氧。
9.如权利要求1-8任一项所述的制造方法，其特征在于，所述半导体器件包括VDMOS器件，其中，位于所述第一区的半导体器件为耗尽型VDMOS器件，位于所述第二区的半导体器件为增强型VDMOS器件。
10.一种集成半导体器件，其特征在于，所述集成半导体器件包括如权利要求1-9中任一项所述的制造方法制造的半导体器件。
CN201711465166.0A 2017-12-28 2017-12-28 一种半导体器件的制造方法和集成半导体器件 Active CN109980010B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201711465166.0A CN109980010B (zh) 2017-12-28 2017-12-28 一种半导体器件的制造方法和集成半导体器件
KR1020207019633A KR102363128B1 (ko) 2017-12-28 2018-11-21 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스
US16/957,600 US11171223B2 (en) 2017-12-28 2018-11-21 Method for manufacturing semiconductor device and integrated semiconductor device
PCT/CN2018/116666 WO2019128555A1 (zh) 2017-12-28 2018-11-21 一种半导体器件的制造方法和集成半导体器件
JP2020535614A JP7083027B2 (ja) 2017-12-28 2018-11-21 半導体デバイスの製造方法と集積半導体デバイス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711465166.0A CN109980010B (zh) 2017-12-28 2017-12-28 一种半导体器件的制造方法和集成半导体器件

Publications (2)

Publication Number Publication Date
CN109980010A CN109980010A (zh) 2019-07-05
CN109980010B true CN109980010B (zh) 2020-10-13

Family

ID=67063026

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711465166.0A Active CN109980010B (zh) 2017-12-28 2017-12-28 一种半导体器件的制造方法和集成半导体器件

Country Status (5)

Country Link
US (1) US11171223B2 (zh)
JP (1) JP7083027B2 (zh)
KR (1) KR102363128B1 (zh)
CN (1) CN109980010B (zh)
WO (1) WO2019128555A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109980009B (zh) * 2017-12-28 2020-11-03 无锡华润上华科技有限公司 一种半导体器件的制造方法和集成半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386185A (zh) * 2010-08-30 2012-03-21 苏州博创集成电路设计有限公司 一种高低压集成的工艺器件及其制备方法
CN102760754A (zh) * 2012-07-31 2012-10-31 杭州士兰集成电路有限公司 耗尽型vdmos及其制造方法
CN103872137A (zh) * 2014-04-04 2014-06-18 厦门元顺微电子技术有限公司 增强型、耗尽型和电流感应集成vdmos功率器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323583A (ja) * 1999-05-13 2000-11-24 Miyazaki Oki Electric Co Ltd 半導体装置
KR20000074360A (ko) * 1999-05-20 2000-12-15 김영환 저항기로서의 엘디디 모스페트 및 그 제조방법
US6747312B2 (en) * 2002-05-01 2004-06-08 International Rectifier Corporation Rad hard MOSFET with graded body diode junction and reduced on resistance
CN100466228C (zh) 2007-09-13 2009-03-04 无锡市晶源微电子有限公司 增强型和耗尽型垂直双扩散型场效应管单片集成制作工艺
JP4800286B2 (ja) * 2007-10-16 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法
CN100464421C (zh) * 2007-10-30 2009-02-25 无锡博创微电子有限公司 集成增强型和耗尽型垂直双扩散金属氧化物场效应管
JP2010010408A (ja) * 2008-06-27 2010-01-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5511166B2 (ja) * 2008-09-10 2014-06-04 セイコーインスツル株式会社 半導体装置
US8084827B2 (en) * 2009-03-27 2011-12-27 National Semiconductor Corporation Structure and fabrication of like-polarity field-effect transistors having different configurations of source/drain extensions, halo pockets, and gate dielectric thicknesses
CN104701356B (zh) * 2013-12-06 2018-01-12 无锡华润上华科技有限公司 半导体器件及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386185A (zh) * 2010-08-30 2012-03-21 苏州博创集成电路设计有限公司 一种高低压集成的工艺器件及其制备方法
CN102760754A (zh) * 2012-07-31 2012-10-31 杭州士兰集成电路有限公司 耗尽型vdmos及其制造方法
CN103872137A (zh) * 2014-04-04 2014-06-18 厦门元顺微电子技术有限公司 增强型、耗尽型和电流感应集成vdmos功率器件

Also Published As

Publication number Publication date
US11171223B2 (en) 2021-11-09
US20200350420A1 (en) 2020-11-05
JP7083027B2 (ja) 2022-06-09
WO2019128555A1 (zh) 2019-07-04
CN109980010A (zh) 2019-07-05
JP2021508180A (ja) 2021-02-25
KR20200095541A (ko) 2020-08-10
KR102363128B1 (ko) 2022-02-14

Similar Documents

Publication Publication Date Title
US7508032B2 (en) High voltage device with low on-resistance
US8716791B1 (en) LDMOS with corrugated drift region
CN105609409B (zh) 在底部分上选择性地具有厚电介质的沟槽
US10381475B2 (en) Semiconductor device comprising a transistor cell including a source contact in a trench, method for manufacturing the semiconductor device and integrated circuit
JP2009540579A (ja) 自己整合ゲートｊｆｅｔ構造及びその製造方法
CN107425046B (zh) 一种ldmos器件及其制作方法
TW591752B (en) Symmetric trench MOSFET device and method of making same
CN109979936B (zh) 一种集成半导体器件和电子装置
CN113594251A (zh) 功率金属-氧化物半导体场效应晶体管(mosfet)及其制造方法
KR20210011671A (ko) Ldmos 반도체 소자 및 제조방법
CN108231767B (zh) 具有多个氮化层的装置结构
US10615079B2 (en) Semiconductor device and method for manufacturing the same
KR102088181B1 (ko) 반도체 트랜지스터 및 그 제조 방법
US9059306B2 (en) Semiconductor device having DMOS integration
CN109980010B (zh) 一种半导体器件的制造方法和集成半导体器件
US20220384641A1 (en) Method for manufacturing semiconductor device, and semiconductor device
US10121878B1 (en) LDMOS finFET structures with multiple gate structures
US9929283B1 (en) Junction field effect transistor (JFET) with first and second top layer of opposite conductivity type for high driving current and low pinch-off voltage
CN109979801B (zh) 一种半导体器件的制造方法和半导体器件
CN110838524B (zh) Ldmos器件及其形成方法
US10749023B2 (en) Vertical transistor with extended drain region
CN111509044B (zh) 半导体结构及其形成方法
CN109980009B (zh) 一种半导体器件的制造方法和集成半导体器件
CN110838525B (zh) Ldmos器件及其形成方法
US11417761B1 (en) Transistor structure and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant