JP5511166B2 - 半導体装置 - Google Patents
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Description
本発明はDepletion型MOS TrとEnhance型MOS Trを用いた半導体装置に関する。
近年、ICの小チップ化技術の進歩が進むとともに技術の平準化も進んでいる。こうした中で優位性を持つためには、すぐれた特性をもつ、付加価値のある製品を作り出すことが一つの方法である。
ここで述べる特性には様々な種類があるが、例えば温度特性や感度などが考えられる。ICの温度特性を例に挙げてみると、ICの温度特性を向上させるには、主にIC内に存在する基準電圧が温度によって変動しない事が必要となってくる。
基準電圧発生回路はICのプロセスやレイアウトによってさまざまな回路が考案されているが、簡便で一般的によく用いられる回路の一つとして、Depletion型のMOS TrとEnhance型MOS Trを組み合わせた基準電圧回路が挙げられる。
このDepletion型MOS TrとEnhance型MOS Trを用いた基準電圧回路において、回路的な工夫を施すことにより温度特性を改善させようとするアイデアは、文献に多数挙げられている。（例えば、特許文献１および特許文献２を参照）
また、感度という観点からみても、ボルテージレギュレータなどの場合、出力電圧が入力電圧によって変化してはならず、その場合、基準電圧やその他のアナログ回路特性が入力電圧によって変動しないことが求められる。
また、感度という観点からみても、ボルテージレギュレータなどの場合、出力電圧が入力電圧によって変化してはならず、その場合、基準電圧やその他のアナログ回路特性が入力電圧によって変動しないことが求められる。
この場合も回路的な工夫を施すことによって、基準電圧の変動を抑えるなどの工夫がされているのが一般的である。
特開平０５−２８９７６０号公報
特開平１１−１３４０５１号公報
しかし、上記に示したような方法では、回路自体に工夫を凝らすことによって回路構造が複雑になり、ICの面積が大きくなってしまう。現在ではICの低コスト化が進み、ICの縮小化も重要な課題となっており、付加価値をつけるための回路によって面積が増大してしまっては、あまり効果的ではない。
また、現存している製品を他の工場へ移管して作製する場合などにおいては、特性が異なった場合に回路設計やレイアウトをやり直すのは非常に負荷がかかってしまうことになる。
そこで本発明では、回路的な工夫を施すのではなく、デバイス的な工夫を施すことにより、ICの面積を増大させることなくICの温度特性やアナログ特性を向上させることを目的とする。
上記課題を解決するために、本発明は次の手段を用いた。
（１）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Enhance型MOS TrとDepletion型MOS Tr のウェルの濃度を分けることを特徴とする半導体装置とした。
（２）Enhance型MOS TrおよびDepletion型MOS Trで構成される基準電圧発生回路を有する半導体装置において、Enhance型MOS TrとDepletion型MOS Tr のウェルの濃度を分けることを特徴とする半導体装置とした。
（３）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Depletion型MOS Trのウェルを部分的に濃度変化させることを特徴とする（１）および（２）記載の半導体装置とした。
（４）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Enhance型MOS Trのウェルを部分的に濃度変化させることを特徴とする（１）および（２）記載の半導体装置とした。
（５）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Depletion型MOS TrとEnhance型MOS Trのウェルをそれぞれ部分的に濃度変化させることを特徴とする（１）および（２）記載の半導体装置とした。
（６）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、複数のDepletion型MOS Trを有し、そのそれぞれのDepletion型MOS Trのウェルもしくはウェルの一部の濃度を作りわけ、たとえばトリミングによって最適なDepletion型MOS Trを選択することを特徴とする（１）および（２）記載の半導体装置とした。
（７）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、複数のEnhance型MOS Trを有し、そのそれぞれのEnhance型MOS Trのウェルもしくはウェルの一部の濃度を作りわけ、たとえばトリミングによって最適なEnhance型MOS Trを選択することを特徴とする（１）および（２）記載の半導体装置とした。
（８）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、複数のDepletion型MOS TrとEnhance型MOS Trを有し、そのそれぞれのDepletion型MOS TrとEnhance型MOS Trのウェルもしくはウェルの一部の濃度を作りわけ、たとえばトリミングによって最適なDepletion型MOS TrとEnhance型MOS Trを選択することを特徴とする（１）および（２）記載の半導体装置とした。
（１）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Enhance型MOS TrとDepletion型MOS Tr のウェルの濃度を分けることを特徴とする半導体装置とした。
（２）Enhance型MOS TrおよびDepletion型MOS Trで構成される基準電圧発生回路を有する半導体装置において、Enhance型MOS TrとDepletion型MOS Tr のウェルの濃度を分けることを特徴とする半導体装置とした。
（３）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Depletion型MOS Trのウェルを部分的に濃度変化させることを特徴とする（１）および（２）記載の半導体装置とした。
（４）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Enhance型MOS Trのウェルを部分的に濃度変化させることを特徴とする（１）および（２）記載の半導体装置とした。
（５）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、Depletion型MOS TrとEnhance型MOS Trのウェルをそれぞれ部分的に濃度変化させることを特徴とする（１）および（２）記載の半導体装置とした。
（６）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、複数のDepletion型MOS Trを有し、そのそれぞれのDepletion型MOS Trのウェルもしくはウェルの一部の濃度を作りわけ、たとえばトリミングによって最適なDepletion型MOS Trを選択することを特徴とする（１）および（２）記載の半導体装置とした。
（７）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、複数のEnhance型MOS Trを有し、そのそれぞれのEnhance型MOS Trのウェルもしくはウェルの一部の濃度を作りわけ、たとえばトリミングによって最適なEnhance型MOS Trを選択することを特徴とする（１）および（２）記載の半導体装置とした。
（８）Enhance型MOS TrとDepletion型MOS Trを用いて構成される半導体装置において、複数のDepletion型MOS TrとEnhance型MOS Trを有し、そのそれぞれのDepletion型MOS TrとEnhance型MOS Trのウェルもしくはウェルの一部の濃度を作りわけ、たとえばトリミングによって最適なDepletion型MOS TrとEnhance型MOS Trを選択することを特徴とする（１）および（２）記載の半導体装置とした。
以上説明した本発明によれば、ICの面積を増大させることなくICの温度特性やアナログ特性を向上させることが可能となる。
また、現存している製品を他の工場へ移管して作製する場合などにおいて、温度特性やアナログ特性が異なった場合に、回路設計やレイアウトをやり直すことなく、ICの温度特性やアナログ特性を合わせこむことが可能となる。
本発明で提案する半導体装置は、Depletion型MOS TrとEnhance型MOS Trを用いた半導体装置に関するもので、Depletion型MOS TrやEnhance型MOS Trのウェルの濃度を変化させることによって要部回路の特性を改善し、半導体装置の特性を向上しようとするものである。
以下にその原理と実施例を示す。
図１は本発明におけるDepletion型MOS TrとEnhance型MOS Trの断面構造を示す。図１において１０１は半導体シリコン基板であり、シリコン基板中には、Depletion型MOS Tr用の低濃度の第二導電型不純物領域であるウェル領域１０３と、Depletion型MOS Tr用のウェル１０３とは異なる濃度で、Enhance型MOS Tr用の低濃度の第二導電型不純物領域であるウェル領域１０４が形成されており、それぞれのウェル領域中にDepletion型 MOS TrとEnhance型MOS Trが形成されている。
これらのMOS Trはフィールド絶縁膜１０５によって周りと電気的に絶縁されており、ゲート絶縁膜１０７を介してゲート電極１０８が形成されている。Depletion型MOS Trのゲート電極下部には低濃度の第一導電型の不純物領域のチャネル領域１０６があり、高濃度の第一導電型ソース領域１０９と高濃度の第一導電型のドレイン領域１１０に接している。
点線内の領域１１１はDepletion型MOS Trの閾値電圧よりも少し高いゲートバイアス印加時のゲートからの第二の空乏層であり、１１２は第一導電型のチャネル領域１０６およびソース領域１０９およびドレイン領域１１０と、第二導電型のウェル領域１０３との接合によって形成される第一の空乏層である。
次に、Depletion型MOS TrとEnhance型MOS Trを用いた要部回路として基準電圧発生回路を例に挙げて本発明の原理を説明する。ここでは、基準電圧発生回路は最も簡便なED型として説明する。
図２は一般的なED型基準電圧発生回路２００の回路図を示す。ED型の基準電圧発生回路の動作原理は以下のようになる。
まず、ゲート電極をソース電極と結線させたDepletion型MOS Trによって、入力電圧によらない定電流を発生させる。次にその定電流を飽和結線させたEnhance型Trに流すことで図２の黒丸●で示された電位が上昇し、最終的に黒丸●の電位が入力電圧によらない一定電圧となる。
ここで、理論的な基準電圧の式を導いてみる。
まず、Depletion型MOS Trのゲート電圧をVGD、閾値電圧をVTD、K値をKDとすると、Depletion型MOS Trで発生する定電流IDは次の数式１で表される。
今、Depletion型MOS Trのゲート電極はソース電極と結線されており、VGD=0Vであるのでこれを代入して数式２となる。
次に、Enhance型MOS Trのゲート電圧をVGE、閾値電圧をVTE、K値をKEとすると、Enhance型MOS Trに流れる電流IEは次の数式３で与えられる。
ここで、Depletion型MOS TrとEnhance型MOS Trには同じ電流が流れるので、数式２と数式３が等しくなり、数式４の等式が成立する。
これを変形すると次の数式５となる。
ここで、Enhance型MOS Trは飽和結線されており、ゲート電圧とドレイン電圧は等しく基準電圧となるので、基準電圧をVrefとすると、次の数式６で与えられる。
よって、基準電圧は、Enhance型MOS Trの閾値電圧VTEと、Depletion型MOS Trの閾値電圧VTDと、Enhance型MOS TrのK値とDepletion型MOS TrのK値の比(KD/KE)1/2で構成されることになる。
ここで、基準電圧の温度特性について考えてみる。
上記に示した結果から、基準電圧の温度特性も同様に、VTE、VTD、(KD/KE)1/2の温度特性で決まることになる。
Enhance型MOS Trにおける閾値電圧VTEとは、ゲート絶縁膜下部のチャネル領域にキャリアを誘起し、チャネル領域が反転して電流が流れはじめるときのゲート電圧である。半導体において温度を変化させた場合、熱エネルギーの変化に伴って少数キャリアの数が変化し、実効的な濃度が変化することになる。この温度に対する濃度変化は、濃度の濃さによって影響が異なってくる。よって、ウェルの濃度を変化させると、チャネル領域の温度に対する実効的な濃度変化量が変わり、チャネルを反転させるまでの電圧変化量が変化することになる。すなわち、VTEの温度特性が変化することになる。
また、Depletion型MOS Trにおける閾値電圧VTDとは、第一導電型のチャネル領域と第二導電型のウェル領域によって形成されるPN接合による第一の空乏層と、ゲート電圧による基板表面側からの第二の空乏層によって、第一導電型のチャネル領域の一部を第一の空乏層と第二の空乏層によって潰し、電気的な導通をカットさせたときのゲート電圧である。
よってDepletion型MOS Trの閾値電圧VTDの温度変化は、第一導電型のチャネル領域と第二導電型のウェル領域によるPN接合によって形成される第一の空乏層の温度変化が影響を与えていることとなる。PN接合において、空乏層の温度特性を変化させるには、P型不純物濃度と、N型不純物濃度の濃度差を変化させてやればよい。ウェルの濃度を変化させると、第一導電型のチャネル領域と第二導電型のウェル領域によるPN接合によって形成される第一の空乏層の温度特性が変わり、チャネル領域の一部を第一の空乏層と第二の空乏層によって潰すための電圧の変化量が変化することになる。すなわち、VTDの温度特性が変化することになる。
よって、本発明で示すように、Depletion型MOS Tr、Enhance型MOS Trともに、ウェルの濃度を変化させることによって、基準電圧回路の温度特性、あるいは要部回路の温度特性が変化し、更には半導体装置の温度特性が変化することになる。
さらに、基準電圧やその他アナログ回路特性の入力電圧依存性について考えてみる。
入力電圧を高くし、ソース−ドレイン間やゲート−ドレイン間などの電界が強くなると、インパクトイオンの発生やチャネル長変調の効果が顕著になり、良好なアナログ特性が得られなくなってくる。これらもウェルの濃度を変化させ、電界集中を緩和させることにより改善可能となる。上記に示したように、ウェルの濃度を変化させるという方法を用いると、素子面積を増大させずに半導体装置の特性を向上させることができる。また、半導体装置を作製するにあたり、現有の半導体装置を他の製造工場で作製する場合などにおいては、大幅なレイアウト変更や素子面積の変更などを行わずに、半導体装置の特性を所望の特性に合わせこむことが可能なる。
以下は本発明の一実施例を、N型MOS Trを例として図面を用いて説明する。
図３の（a）はP型あるいはN型のシリコン基板１０１に、フォトレジスト１０２を用いて、イオン注入法によってDepletion型MOS TrのP型ウェル領域１０３に不純物をイオン注入した図である。
図３（b）はフォトレジスト１０２を用いて、Depletion型MOS Trのウェル領域１０３を覆い、イオン注入法によってEnhance型MOS TrのP型ウェル領域１０４に不純物をイオン注入した図である。
図３(c)は熱拡散により、Depletion型MOS TrのP型ウェル領域１０３とEnhance型MOS TrのP型ウェル領域１０４が拡散により拡張した図である。
図３（d）はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて膜厚約１００〜５００nm程度のフィールド絶縁膜１０５を形成した図である。
図３（e）はイオン注入法によりN型不純物、例えばヒ素を１×１０12ｃｍ-2程度ドープし、低濃度N型チャネル領域１０６を形成した図である。
図３（f）は膜厚約１０〜１００nm程度のシリコン酸化膜をゲート絶縁膜１０７として形成した図である。
図３（g）はゲート電極となる多結晶シリコン層１０８を膜厚約２００〜３００nm堆積させてエッチングを施した図である。
図３（h）は形成したゲート電極１０８及びフィールド絶縁膜１０５をマスクとして高濃度Ｎ型不純物、例えばヒ素をイオン打ち込みし、ソース領域１０９及びドレイン領域１１０を形成した図である。ソース、ドレイン領域の濃度は一般的に５×１０19ｃｍ-3から１×１０21ｃｍ-3程度である。その後層間絶縁膜（図示せず）を堆積させ、ソース領域１０９及びドレイン領域１１０とゲート電極１０８との電気的接続をとる。
図４に示すのは本発明の実施例２である。
図４(a)はP型およびN型のシリコン基板１０１に、イオン注入法によってDepletion型MOS TrあるいはEnhance型MOS TrのP型ウェル領域となる領域１１３に不純物をイオン注入した図である。
図４(b)はフォトレジスト１０２を用いて、Depletion型MOS Trのウェル領域１０３を覆い、イオン注入法によってEnhance型MOS TrのP型ウェル領域１０４に不純物をイオン注入した図である。
図４(c)は熱拡散により、Depletion型MOS TrのP型ウェル領域１０３とEnhance型MOS TrのP型ウェル領域１０４が変化した図である。
後の工程は先に示した実施例１と同様である。
図５に示すのは本発明の実施例３である。Depletion型MOS Trの第二導電型のウェル１１４とは別濃度で、Depletion型MOS Trの第二導電型の一部のウェル１１５を作製した場合の図である。この場合、Depletion型MOS Trの第二導電型のウェル１１４と、Enhance型MOS Trの第二導電型のウェル１０４は同濃度であってもよい。
図６に示すのは本発明の実施例４である。温度特性を精密に合わせこみたい場合、半導体装置の要部回路となるEnhance型MOS TrやDepletion型MOS Trを、ウェル濃度を変えて複数用意し、たとえばトリミングによって最適なEnhance型MOS Tr 、Depletion型MOS Trを選択することで、所望の特性をもつ半導体装置が作製可能となる。
１０１ シリコン基板
１０２ フォトレジスト
１０３ Depletion型MOS Trの第二導電型ウェル領域
１０４ Enhance型MOS Trの第二導電型ウェル領域
１０５ フィールド絶縁膜
１０６ Depletion型MOS Trにおける第一導電型低濃度チャネル領域
１０７ ゲート絶縁膜
１０８ 多結晶シリコン
１０９ 第一導電型高濃度ソース領域
１１０ 第一導電型高濃度ドレイン領域
１１１ ゲート電圧による基板表面側からの空乏層
１１２ 第一導電型低濃度チャネル領域と第二導電型ウェル領域によるPN接合によって形成される空乏層
１１３ Depletion型MOS TrとEnhance型MOS Trの第二導電型ウェル領域
１１４ Depletion型MOS Trの第二導電型のウェル領域
１１５ Depletion型MOS Trの第二導電型の一部のウェル領域
１１６ Enhance型MOS Trの１０４、１１８とは濃度の異なる第二導電型ウェル領域
１１７ Depletion型MOS Trの１０３、１１９とは濃度の異なる第二導電型ウェル領域
１１８ Enhance型MOS Trの１０４、１１６とは濃度の異なる第二導電型ウェル領域
１１９ Depletion型MOS Trの１０３、１１７とは濃度の異なる第二導電型ウェル領域
１０２ フォトレジスト
１０３ Depletion型MOS Trの第二導電型ウェル領域
１０４ Enhance型MOS Trの第二導電型ウェル領域
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１０６ Depletion型MOS Trにおける第一導電型低濃度チャネル領域
１０７ ゲート絶縁膜
１０８ 多結晶シリコン
１０９ 第一導電型高濃度ソース領域
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１１１ ゲート電圧による基板表面側からの空乏層
１１２ 第一導電型低濃度チャネル領域と第二導電型ウェル領域によるPN接合によって形成される空乏層
１１３ Depletion型MOS TrとEnhance型MOS Trの第二導電型ウェル領域
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１１６ Enhance型MOS Trの１０４、１１８とは濃度の異なる第二導電型ウェル領域
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１１９ Depletion型MOS Trの１０３、１１７とは濃度の異なる第二導電型ウェル領域
Claims (2)
- 第１の不純物濃度を有する第１のウェルに形成されたEnhance型MOS Trと、ソース領域が前記第１のウェルとは異なる第２の不純物濃度を有する第２のウェル内に配置され、ドレイン領域が、前記第２のウェルと隣接し前記第２のウェルと不純物濃度の異なる第３のウェル内に配置されたDepletion型MOS Trと、からなる基準電圧発生回路を有する半導体装置。
- 前記第３のウェルの不純物濃度が前記第１のウェルの不純物濃度と同一であることを特徴とする請求項１記載の半導体装置。
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