JP2011181709A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2011181709A
JP2011181709A JP2010044861A JP2010044861A JP2011181709A JP 2011181709 A JP2011181709 A JP 2011181709A JP 2010044861 A JP2010044861 A JP 2010044861A JP 2010044861 A JP2010044861 A JP 2010044861A JP 2011181709 A JP2011181709 A JP 2011181709A
Authority
JP
Japan
Prior art keywords
region
conductivity type
short channel
semiconductor substrate
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010044861A
Other languages
English (en)
Inventor
Kenji Miyakoshi
賢治 宮越
Shinichiro Wada
真一郎 和田
Yohei Yanagida
洋平 柳田
Takafumi Oshima
隆文 大島
Keigo Kitazawa
敬吾 北澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2010044861A priority Critical patent/JP2011181709A/ja
Priority to US12/980,675 priority patent/US8841724B2/en
Publication of JP2011181709A publication Critical patent/JP2011181709A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 ＬＤＭＯＳトランジスタにおいて、オン抵抗とのトレードオフ関係で最適化されたオフ耐圧を低下させることなく、チャネル長を短くすることによって飽和電流を増加させる。
【解決手段】 チャネルとなる低濃度ボディ領域１０と素子分離膜４の間かつゲート酸化膜８の直下に選択的に低濃度ボディ領域１０と逆の極性で濃度が高いショートチャネル領域１２を設け、ボディ領域１０のゲート酸化膜８直下部分のみを高濃度ソース領域７側に後退させた形状を実現する。
【選択図】 図１

Description

この発明は、アナログLSI技術によって構成されるMOSトランジスタ、とりわけ横型のMOSトランジスタ（以下、「LDMOSトランジスタ」と言う）を備えた半導体装置に関し、特に熱拡散よってチャネルが形成されるMOSトランジスタを備えた半導体装置およびその製造方法に関する。
従来、LDMOSトランジスタに関する技術として、オン抵抗を下げるためにボディ領域とドリフト領域との位置関係を規定するものがあった（例えば、特許文献１参照）。
また、従来、横型MOSトランジスタに関する技術として、オン抵抗を下げるため２つのドリフト経路を設けたものがあった（例えば、特許文献２参照）。
また、従来、LDMOSトランジスタに関する技術として、オン抵抗を下げるためチャネル側端辺に電流経路を設けたものがあった（例えば、特許文献３参照）。
また、従来、横型IGBTの技術として、オン電流を大きくするためにチャネル領域の構成を規定するものがあった（例えば、特許文献４参照）。
特開２０００-３１２００２号公報 特開２００４-０３１５１９号公報 特開２００６-１３４９４７号公報 特開平１１-２６６０１８号公報
近年、医療用機器などにおいて超音波振動子を駆動させる高電圧(１００V〜)MOSトランジスタを備えたICの小型化が要求されている。ICの小型化には従来パワーMOSに要求されてきた線形領域での低オン抵抗化に加え、飽和領域での電流性能が求められている。
図２に従来の熱拡散によってチャネル長が形成される高耐圧MOSトランジスタのデバイス断面図を示し、本発明が解決しようとする課題を説明する。図２においてMOSトランジスタ(P型)は、半導体基板２(P--)型上に形成されている。３は素子分離酸化膜１であり、このような素子分離膜をもつ半導体基板をSOI(Silicon on Insulator)と呼ぶ。また、４の素子分離酸化膜２、５の素子分離膜３は、３と異なり任意の位置にレイアウトが可能である。特に４をLOCOS(Local Oxidation of Silicon)と呼ぶ。６が高濃度ドレイン領域(P+型)、７が高濃度ソース領域(P+型)であり、６,７を最大定格に応じた距離を設けることで耐圧を確保している。８がゲート酸化膜、９がゲート電極であり、９の一部は素子分離膜４に乗り上げている。
従来技術の特徴は、MOSトランジスタにおけるウエル及びチャネル領域にあたる１０低濃度ボディ領域(N-型)の形状にある。ソース・ドレインの耐圧を確保するためには、１０は低濃度キャリアで形成する必要がある。しかし低濃度キャリアの領域形成においては、その位置ばらつきが高濃度キャリア領域形成に比べ大きく、チャネル長のばらつき、つまり電流特性のばらつきに反映される。そこで、低濃度ボディ領域１０をゲート電極９形成後、その電極をマスクの代用として利用し形成する。低濃度ボディ領域１０のイオン注入工程は、ゲート電極９を通過しないエネルギーレベルで実施し、その後、熱処理をすることによってゲート電極９の下部まで熱拡散させる。この熱拡散長がチャネル長となる。この製法によりゲート電極９と低濃度ボディ領域１０の相対位置ばらつきを押さえ、結果チャネル長ばらつきが抑えられる。このような熱拡散によってチャネルを形成するMOSトランジスタをLDMOS(Laterally Diffused MOS)トランジスタと呼ぶ。
一般的にLDMOSトランジスタの性能として求められるのは、オフ耐圧-オン抵抗のトレードオフ関係の最適化である。オフ耐圧はゲートオフ時におけるソース・ドレイン間の耐圧であり、ソース・ドレイン間距離を大きくすると耐圧が向上する。一方、本発明で述べるオン抵抗はゲートオン時におけるソース・ドレイン間に線形領域の範囲内の電圧を印加した場合における抵抗である。LDMOSにおいては、線形領域範囲内でのオン抵抗は、チャネル抵抗に比べ素子サイズの大部分を占めるドレイン領域の寄生抵抗が大きく寄与する。そこでソース・ドレイン間距離(ドレイン領域)を短くすることで、オン抵抗を向上させる必要がある。このようにオフ耐圧とオン抵抗はソース・ドレイン間距離によるトレードオフの関係にあり、従来開発はいかに理論限界にこのトレードオフ関係を近づけるかに焦点が当てられてきた。ここで、「オン抵抗」とは、単位面積あたりの電流を抵抗換算したものを意味する。
しかしながら、本開発で求められるのはオフ耐圧と線形領域のオン抵抗の性能向上だけでなく、飽和領域での電流性能向上である。先の背景技術で述べた超音波振動子駆動用のICにおいては、正負対称の出力をするLDMOSトランジスタが求められ、N型、P型LDMOSの飽和電流性能が等しく求められる。一般的にN型よりP型の電流性能が低いため、P型のLDMOSにおける飽和電流がチップ面積を決めている。よってP型LDMOS飽和電流向上が最終的なチップコストに反映される。
飽和電流の電流性能は、線形領域が寄生抵抗によって決まるのに対し、チャネル抵抗が寄与する部分が大きい。チャネル抵抗の制御に一番有効なパラメータは、チャネル長である。既に述べたように従来技術ではLDMOSトランジスタのチャネル長は熱拡散によって決まるため、通常の低電圧MOSトランジスタのようにゲート電極の長さによって調節することができないという問題があった。
ところで、上記の特許文献１〜４に開示される技術は、以下の点で本発明とは明確に区別されるべきものである。
例えば、特許文献1は、LDMOSトランジスタ技術について、オン抵抗を下げるためのボディ領域およびドリフト領域の配置例を示すものであるが、ショートチャネル領域（SC領域）に相当する別層について何ら考慮されていない。
また、特許文献２〜４は、それぞれ横型MOSトランジスタ、LDMOSトランジスタ、および横型IGBTの技術について、オン抵抗を下げるための構成例、特に短チャネル化のためのＮ層を設けた例を示すものであるが、いずれも飽和電流を増大させることについて何ら考慮されていないため、プロセスおよびその結果として得られるデバイスの濃度プロファイルが飽和電流増大に寄与するものとはなっていない。すなわち、飽和電流増大のための短チャネル化ではなく、ＯＮ抵抗低減のための短チャネル化構成となっている。このように、そのため、チャネル長が大きくなり、もってパンチスルーが発生しやすくなるという問題があった。
そこで本発明は、LDMOSの飽和電流性能を向上させることを目的とする。すなわち、オフ耐圧を維持したまま、チャネル長を短くすることによって飽和電流を向上（増大）させることを目的とする。
本発明の代表的なものの一例を示せば以下の通りである。
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の主面に形成された第１導電型の半導体主面に設けられた素子分離膜によって第１導電型のソース領域とドレイン領域とが互いに分離されて成る第１導電型のMOSトランジタとを備え、前記MOSトランジスタのゲート酸化膜および第１導電型のゲート電極は前記ソース領域と前記素子分離膜との間に設けられ、前記ゲート電極はその一部が前記素子分離膜に乗り上げて設けられ、前記MOSトランジスタの前記第１導電型とは反対の導電型である第２導電型のボディ領域は前記ソース領域を中心として拡散した形状の濃度勾配を有し、前記半導体主面に第１導電型のショートチャネル領域が設けられることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上にMOSトランジスタが形成されて成る半導体装置の製造方法であって、前記半導体基板を用意する工程と、前記半導体基板に第１導電型の半導体主面を形成する工程と、前記半導体主面に素子分離膜を形成する工程と、前記MOSトランジスタのゲート酸化膜を形成する工程と、前記ゲート酸化膜上に、その一部が前記素子分離膜に乗り上げるように前記MOSトランジスタのゲート電極を形成する工程と、前記第１導電型とは反対の導電型である第２導電型のボディ領域を形成する工程と、前記半導体主面に第１導電型のショートチャネル領域を形成する工程とを有し、前記素子分離膜によって第１導電型のソース領域とドレイン領域とが互いに分離されるように前記ソース領域およびドレイン領域が形成され、前記ショートチャネル領域を形成する工程が前記ゲート酸化膜を形成する工程の後に実行されることを特徴とする。
本発明によれば、線形領域の電流性能の低下、オフ耐圧の低下、電流性能のばらつきを増大させずに、飽和領域の電流性能を向上させることが可能である。
実施例１を示すデバイス断面図である。 従来技術を示すデバイス断面図である。 図２における詳細図である。 図３-２１破線部の１次元プロファイルである。 実施例２を示す製造工程の一部である。 実施例３を示すデバイス断面図である。 実施例４を示すデバイス断面図である。 実施例５を示すデバイス断面図である。 実施例６を示すデバイス断面図である。 実施例７を示すデバイス断面図である。
本発明の半導体装置は、第１導電型のMOSトランジタを第１導電型の半導体基板の主面に形成し、その第１導電型のソース、ドレインは第１導電型の半導体主面に設けられた素子分離膜によって分離されている。
さらに上記MOSトランジスタのゲート酸化膜、第１導電型のゲート電極は、上記ソースと素子分離膜の間に設けられ、ゲート電極の一部は素子分離膜に乗り上げている。
さらに上記MOSトランジスタの第２導電型のボディ領域は、上記ソース領域に上記ゲート電極をホトマスクとしてイオン注入後、熱拡散によって形成される。
さらに上記ボディ領域は、上記半導体主面の上記ゲート酸化膜直下、表面部分のみ第１導電型ショートチャネル領域を設けることによって、上記ソース領域方向に後退した形状とする。
より具体的には以下の通りである。本発明の半導体装置は、半導体基板と第１導電型のMOSトランジタとを備えて構成される。半導体基板の主面には第１導電型の半導体主面が形成され、MOSトランジタは、その半導体主面に設けられた素子分離膜によって第１導電型のソース領域とドレイン領域とが互いに分離されて形成される。MOSトランジスタのゲート酸化膜および第１導電型のゲート電極はソース領域と素子分離膜との間に設けられ、ゲート電極はその一部が素子分離膜に乗り上げて設けられる。MOSトランジスタのボディ領域は第１導電型とは反対の導電型である第２導電型で形成され、かつ、ソース領域を中心として拡散した形状の濃度勾配を有する。半導体主面には第１導電型のショートチャネル領域が設けられる。
この構成において、半導体基板の導電型を第１導電型とし、かつ、ショートチャネル領域が半導体主面のゲート酸化膜直下の表面であってソース領域と素子分離膜との間である領域に設けられるように構成すれば好適である。その場合、ショートチャネル領域とドレイン領域との間の半導体基板の部分に、素子分離膜下部の一部であってショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、ドリフト領域のキャリア濃度が、半導体基板の濃度より高く、かつ、ショートチャネル領域の濃度より低くなるように構成すれば更に好適である。
また、上記の構成において、半導体基板の導電型を第２導電型とし、ショートチャネル領域とドレイン領域との間の半導体基板の部分に、素子分離膜下部の一部であってショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、ドリフト領域のキャリア濃度が、半導体基板の濃度より高く、かつ、ショートチャネル領域の濃度より低くなるように構成し、更にドリフト領域がショートチャネル領域に接続されるように構成しても好適である。
また、上記の構成において、ショートチャネル領域が素子分離膜を除くドレイン領域の部分に設けられるように構成しても好適である。その場合、ショートチャネル領域とドレイン領域との間の半導体基板の部分に、素子分離膜下部の一部であってショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、ドリフト領域のキャリア濃度が、半導体基板の濃度より高く、かつ、ショートチャネル領域の濃度より低くなるように構成すれば更に好適である。
一方、本発明の半導体装置の製造方法は、半導体基板上にMOSトランジスタが形成されて成る半導体装置の製造方法であって、以下の各工程を有する。すなわち、半導体基板を用意する工程と、半導体基板に第１導電型の半導体主面を形成する工程と、半導体主面に素子分離膜を形成する工程と、MOSトランジスタのゲート酸化膜を形成する工程と、ゲート酸化膜上に、その一部が素子分離膜に乗り上げるようにMOSトランジスタのゲート電極を形成する工程と、第１導電型とは反対の導電型である第２導電型のボディ領域を形成する工程と、半導体主面に第１導電型のショートチャネル領域を形成する工程とを有する。本発明の半導体装置の製造方法においては、素子分離膜によって第１導電型のソース領域とドレイン領域とが互いに分離されるように、そのソース領域およびドレイン領域が形成され、また、ショートチャネル領域を形成する工程がゲート酸化膜を形成する工程の後に実行される。
この構成において、ショートチャネル領域を形成する工程を、MOSトランジスタと共に混載される他のMOSトランジスタを形成するためのチャネルインプラの工程と共通に実行されるように構成すれば好適である。その場合、ボディ領域を形成する工程の後、かつ、ショートチャネル領域を形成する工程の前に、当該他のMOSトランジスタのウェル領域を形成する工程を実行し、ショートチャネル領域を形成する工程の後に、当該他のMOSトランジスタのチャネル領域を形成する工程を実行するように構成すれば更に好適である。
以下、本発明の各実施例について、図面を用いて詳細に説明する。以下の説明では、P型のLDMOSトランジスタの例で説明するが、該当構造におけるすべての極性を逆にすることで得られるN型のLDMOSトランジスタについても同様である。また半導体基板にSOIを用いているが、バルク基板でも同様である。さらに素子分離をLOCOSを用いているがSTI(Shallow Trench Isolation)でも同様である。
図１は本発明のLDMOSトランジスタ構造の実施例を示す。図１においてMOSトランジスタ(P型)１は、半導体基板２(P--)型上に形成されている。３は素子分離酸化膜１(SOI)、４は素子分離酸化膜２(LOCOS)、５は素子分離膜３である。これら素子分離膜は隣接する素子同士を電気的に分離するものであり、本発明を適用する電圧範囲では、PN接合による素子分離手法より面積を縮小できる。
６が高濃度ドレイン領域(P+型)、７が高濃度ソース領域(P+型)、８がゲート酸化膜である。９がゲート電極(N+型)であり、高濃度ドレイン領域６側の一部が素子分離膜２に乗り上げている。この乗り上げは、素子分離膜４の高濃度ソース７側の電界緩和に寄与し、オフ耐圧向上の効果がある。
１０がウエル及びチャネル部分にあたる低濃度ボディ領域(N-型)であり、１１がそのボディ領域に電位を給電するためのボディ給電領域(N+型)である。この領域により、低濃度ボディ領域１０とゲート電極９の電位差が制御され、低濃度ボディ領域１０の半導体基板表面にチャネルを形成することができる。また高濃度ソース領域７とボディ給電領域１１は図１に示すようなソース-ドレイン方向に沿った配置だけでなく、紙面に垂直なゲート幅方向に交互に並ぶような配置でもよい。
１２がショートチャネル領域(P型)であり(以下SC領域)、その位置は低濃度ボディ領域１０と素子分離膜４に挟まれた領域にあり、ゲート酸化膜直下に位置する。以下ショーとチャネル領域をSC領域とする。低濃度ボディ領域は、SC領域下部に突き出た形状となるようにする。
LDMOSトランジスタ１のソース・ドレイン領域間の距離は、半導体基板２と素子分離膜４で構成されるドレイン部分(ドリフト領域)の長さによって最適化されている。その前提として、半導体基板２のキャリア濃度は十分に低く、ソース・ドレイン間に電圧を印加した場合、低濃度ボディ領域１０と半導体基板２のPN接合面に形成される空乏層が高濃度ドレイン領域６まで延長することが必要である。これによりソース、ドレイン間に与えた電圧がPN接合に集中することなく、ボディ領域１０と高濃度ドレイン領域６間で均一に分配される。これにより耐圧が大幅に向上し、そのドリフト領域の長さにより耐圧が調節できる。このような耐圧向上効果をRESURF効果と呼ぶ。ただし、ドリフト領域の長くすることは、その寄生領域がオン抵抗上昇することにつながるため、定格電圧に応じた長さまで短くする。
低濃度ボディ領域は、上記RESURF効果が現れるようにP型キャリア濃度をある一定以下にしなければならない。一方で、キャリア濃度を極端低くする場合、高濃度ソース領域７と半導体基板２が電気的に短絡するパンチスルーが発生する。
本発明課題であるチャネル長を短くするため、SC領域によって低濃度ボディ領域１０をゲート酸化膜８直下部分のみソース側に後退させる。図３に図１におけるソース及びSC領域部分の詳細なキャリア濃度プロファイルを示す。図３では、N/P型のキャリア濃度を実線の等高線、PN接合を破線１３で示している。また図３においてチャネル領域である破線１４の１次元のキャリア濃度分布を図４に示す。図４には、SC領域を設けない場合の結果も示した。実線１５がSC領域を形成した場合、破線１６がSC領域を設けない場合のN型キャリアプロファイルである。山なりのカーブの０近傍の幅がチャネル長にあたり、SC領域を用いることによって、チャネル長を１/３程度まで短縮している。これは、SC領域である実線１７のP型キャリアプロファイルが、ボディ領域１６のN型キャリアプロファイルを打ち消すことによって実現する。チャネル長を１/３にすることはチャネル抵抗を１/３にすることと同等である。実際に作成したデバイスで飽和電流を測定したところ、約２５%の向上が見られた。
本発明では、SC領域は半導体基板２と素子分離膜４で構成されるドレイン部分(ドリフト領域)には配置しない。ドリフト領域にSC領域を配置した場合、その低濃度ボディ領域１０を打ち消し、短チャネル化する高濃度キャリアが最適化されたRESURF効果を消失させるからである。つまりオフ耐圧-オン抵抗で最適化されたトータルのキャリアをなるべく変更しないように、SC領域は低濃度ボディ領域のチャネル部分の短チャネル化に有効な必要最低限のエリアに配置される必要がある。
図５に本発明の第２の実施例を示す。図５は、本発明を実施する際の製造工程の一部である。この製造工程は実施例１を工数とマスクを限りなく少なくして、適切実施するためのものである。また、本製造工程は、高圧のLDMOSトランジスタと低圧トランジスタを同じ工程で作成するものである。
１８はゲート電極形成工程であり、既にゲート酸化膜は形成されているものとする。１９は、チャネルとなるボディ領域の形成であり、チャネル領域にマスクを用いてイオン注入を実施し、その後熱処理により拡散させる。その際のイオン注入のイオン打ち込みエネルギーは、工程１８にて作成されたゲート電極を通過しない程度に実施し、かつイオン注入の領域は、一部ゲート電極と重なるようにマスクをレイアウトする。以上により、ボディ領域のチャネル側の境界はマスクでなく、工程１で作成されたゲート電極によって決まり、そのマスクとゲート電極位置との相対ばらつきは発生しない。結果、形成されるLDMOSのチャネル長ばらつきが低減される。
２０は低圧トランジスタのウエル層形成である。低圧トランジスタを配置する位置にマスクによりイオン注入を実施し、その後熱処理を実施する。この工程２０までの熱処理を考慮して、工程１９の熱処理時間を決める。その後SC領域形成２１と低圧トランジスタチャネル領域形成２２、ソース・ドレイン拡散領域形成２３をする。その際の熱処理は、高温で短時間で行う。工程２１のSC領域形成では、イオン注入のエネルギーを工程１で作成したゲート電極を通過するエネルギーで実施することにより、実施例１で示した所望の位置、つまりゲート酸化膜直下にSC領域を形成することが可能となる。
実施例１で示した短チャネルのインプラプロファイルを他の方法で作成することは困難である。例えば、ボディ領域形成する際に熱処理時間を短くして短チャネル化する方法があるが、半導体表面のチャネルより深い部分においても拡散距離が短くなるため、高濃度ソース領域と半導体基板のパンチスルーが発生しやすい構造となる。また、熱処理工程のばらつきのチャネル長に対する感度が大きく反映され、飽和電流のばらつきとなって現れる。さらにゲート形成前にマスクを用いてチャネル領域を形成する方法があるが、チャネル形成時のマスク位置のばらつきとゲート形成時のマスク位置のばらつきが掛け合わさり、チャネル長のばらつきが大きくなり、飽和電流のばらつきとなって現れる。また熱処理時間を短くする方法と同様にパンチスルーを防ぐような構造にすることが困難である。
図６に実施例３を示す。図６においてMOSトランジスタ(P型)１と低電圧MOSトランジスタ(P型)２６は半導体基板２(P--)型上に形成され、３は素子分離酸化膜１(SOI)、４は素子分離酸化膜２(LOCOS)、５は素子分離膜３である。６が高濃度ドレイン領域(P+型)、７が高濃度ソース領域(P+型)、８がゲート酸化膜である。
ただし、MOSトランジスタ(P型)１が高濃度ドレイン領域６及びソース領域７を区別するのに対して、低電圧MOSトランジスタ(P型)２６は区別しない。
９がゲート電極(N+型)であり、MOSトランジスタ(P型)１は高濃度ドレイン領域６側の一部が素子分離膜２に乗り上げている。一方、低電圧MOSトランジスタ(P型)１４のゲート電極はチャネル長によりそのサイズが決められている。
１０がMOSトランジスタ(P型)１のウエル及びチャネル部分にあたる低濃度ボディ領域(N-型)であり、１１がそのボディ領域に電位を給電するためのボディ給電領域(N+型)である。２５が低電圧MOSトランジスタ(P型)２６のウエル部分にあたる。
１２がMOSトランジスタ(P型)１におけるSC領域(P型)であり、その位置は低濃度ボディ領域１０と素子分離膜４に挟まれた領域にあり、ゲート酸化膜直下に位置する。低濃度ボディ領域は、SC領域下部に突き出た形状となるようにする。
２４が低電圧MOSトランジスタ(P型)２６のチャネル領域である。
図６では実施例１で示したMOSトランジタ１(P型)と低電圧MOSトランジスタ２６(P型)を同じ半導体基板に作成している。さらに本実施例では、MOSトランジスタ１の飽和電流を向上させる為のSC領域１２と低電圧MOSトランジスタのチャネル領域２４を同一工程で製造する。
以上により本実施例は、製造コストの上昇なしにMOSトランジスタ１の飽和電流を増加させる効果がある。実施例２で示せば、工程２１と工程２２がひとつになり、１工程が削減される。これはMOSトランジスタ(N型)と低電圧MOSトランジスタ(N型)でも同様の効果がある。
図７に実施例４を示す。図７における１から１２までは、実施例１と同様である。実施例１と異なるのは、半導体基板２のキャリア濃度を実施例１より下げ、ドリフト領域(P-)２７を追加したことである。ドリフト領域２７と半導体基板２のトータルキャリア数は、実施例１の半導体基板２のキャリア数と一致するように調整する。RESURF効果による最大降伏電圧は、サイズが一定の場合トータルキャリア数で決まるため、このような１３の領域を追加しても効果は変化しない。一方、電流経路はドリフト領域全体でなく、素子分離膜４の直下を集中して流れるため、その部分の濃度を上げることで寄生抵抗を下げることに効果がある。その結果、オフ耐圧とオン抵抗のトレードオフ関係が改善される。また、RESURF効果でソース・ドレイン間で電界がおおよそ一定であるが、若干ソース・ドレインそれぞれの端部で電界強度が強くなる傾向がある。そこで、高濃度ドレイン領域６と半導体基板２の中間のキャリア濃度にドリフト領域２７を調整することで、高濃度ドレイン領域６の短部の電界緩和効果が現れ耐圧が向上する。一方で２７はチャネル部分には影響のないようにゲート酸化膜８に達しないように配置される。それにより飽和電流向上のためのSC領域１２には影響はない。
図８に実施例５を示す。実施例５においては、実施例４と１,３〜１２で同様であるが、半導体基板２８が半導体基板２と極性が異なりN型であり、ドリフト領域２７の高濃度ソース領域７側の位置が低濃度ボディ領域１０と接するように形成される。
実施例１で示すようなLDMOSトランジスタは、半導体基板をドレインの一部であるドリフト領域として使用するため、同一基板上に作成する場合、N型、P型のいずれかがドレインの極性と反対にある。そこで、LDMOSの極性と半導体基板との極性が逆の場合は、実施例４と同様のドリフト領域を実施例４の求める効果に関係なく、チャネル反転した場合にトランジスタが導通させるため、SC領域と接続し、低濃度ボディ領域と接するように形成する。
その際のドリフト領域２７濃度は、オフ耐圧とオン抵抗のトレードオフ関係が最適になるように調節する。その際、飽和電流を向上させる為のSC領域１２は、ドリフト領域２７に比べ濃度が高いので影響を受けない。
以上により、飽和電流性能が高いN型、P型のLDMOSトランジスタをN型、P型いずれかの同一半導体基板上に作成することが可能である。
図９に実施例６を示す。実施例６においては、実施例１と１〜１１まで同様であるが、１２のSC領域を高濃度ドレイン領域６を覆うように配置している。その際、高濃度ソース領域７と高濃度ドレイン領域６の間に位置する素子分離膜４の下部には配置しない。
本実施例では、SC領域をゲート酸化膜直下だけでなく高濃度ドレイン領域に配置することによって、製造工程を増やすことなくオフ耐圧の向上させる効果がある。それは実施例４でのドリフト領域２７追加による効果と同様で、ドレイン端部で高くなる電界を高濃度ドレイン領域６と半導体基板２の中間のキャリア濃度であるSC領域１２によって緩和する。SC領域１２は実施例４のドリフト領域２７より濃度が高く、ソース、ドレイン間のLOCOS下に配置した場合、全体のキャリア濃度が高くなりRESURF効果が消失するが、高濃度ドレイン領域を覆う狭い範囲のため、影響を与えずにオフ耐圧向上効果のみ得られる。
図１０に実施例７を示す。実施例７は実施例４と実施例６を組み合わせたものである。すなわち、実施例１の構成に対し、ドリフト領域(P-)２７を配置し、ソース、ドレイン間のLOCOS直下の電流が流れる部分の寄生抵抗を下げることによってオン抵抗を低下させ、SC領域１２を高濃度ドリフト領域６を覆うように配置し、電界緩和効果によりオフ耐圧を向上させる。結果、オフ耐圧-オン抵抗のトレードオフ関係が飽和電流の向上効果を保ったまま改善することができる。
１：MOSトランジスタ(P型)、
２：半導体基板(P--型)、
３：素子分離酸化膜１(SOI)、
４：素子分離酸化膜２(LOCOS)、
５：素子分離酸化膜３、
６：高濃度ドレイン領域(P+型)、
７：高濃度ソース領域(P+型)、
８：ゲート酸化膜、
９：ゲート電極(N+型)、
１０：低濃度ボディ領域(N-型)、
１１：ボディ給電領域(N+型)、
１２：ショートチャネル領域(SC領域 P型)、
１３：PN接合界面、
１４：チャネル部断面線(図４にプロファイル断面図)、
１５：N型キャリアプロファイル（図３ １４破線）、
１６：N型キャリアプロファイル(SC領域なしの場合)、
１７：P型キャリアプロファイル(図３ ２１破線)、
１８：ゲート電極形成工程、
１９：ボディ層(LDMOSウエル)形成工程、
２０：低圧トランジスタ ウエル層形成工程、
２１：SC(ショートチャネル)層形成工程、
２２：低圧トランジスタ チャネル層形成工程、
２３：ソース・ドレイン拡散層形成工程、
２４：低電圧MOS トランジスタ チャネル領域(P型)、
２５：低電圧MOS トランジスタ ウエル領域(N-型)、
２６：低電圧MOS トランジスタ(P型)、
２７：ドリフト領域(P-)、
２８：半導体基板(N--型)。

Claims (14)

  1. 半導体基板と、
    前記半導体基板の主面に形成された第１導電型の半導体主面に設けられた素子分離膜によって第１導電型のソース領域とドレイン領域とが互いに分離されて成る第１導電型のMOSトランジタと
    を備え、
    前記MOSトランジスタのゲート酸化膜および第１導電型のゲート電極は前記ソース領域と前記素子分離膜との間に設けられ、前記ゲート電極はその一部が前記素子分離膜に乗り上げて設けられ、
    前記MOSトランジスタの前記第１導電型とは反対の導電型である第２導電型のボディ領域は前記ソース領域を中心として拡散した形状の濃度勾配を有し、
    前記半導体主面に第１導電型のショートチャネル領域が設けられる
    ことを特徴とする半導体装置。
  2. 請求項１において、
    前記半導体基板の導電型は前記第１導電型であり、前記ショートチャネル領域は前記半導体主面の前記ゲート酸化膜直下の表面であって前記ソース領域と前記素子分離膜との間である領域に設けられる
    ことを特徴とする半導体装置。
  3. 請求項２において、
    前記ショートチャネル領域と前記ドレイン領域との間の前記半導体基板の部分に、前記素子分離膜下部の一部であって前記ショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、
    前記ドリフト領域のキャリア濃度は、前記半導体基板の濃度より高く、かつ、前記ショートチャネル領域の濃度より低い
    ことを特徴とする半導体装置。
  4. 請求項１において、
    前記半導体基板の導電型が前記第２導電型であり、
    前記ショートチャネル領域と前記ドレイン領域との間の前記半導体基板の部分に、前記素子分離膜下部の一部であって前記ショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、
    前記ドリフト領域のキャリア濃度は、前記半導体基板の濃度より高く、かつ、前記ショートチャネル領域の濃度より低く、
    前記ドリフト領域は前記ショートチャネル領域に接続されている
    ことを特徴とする半導体装置。
  5. 請求項１において、
    前記ショートチャネル領域は前記素子分離膜を除く前記ドレイン領域の部分に設けられる
    ことを特徴とする半導体装置。
  6. 請求項５において、
    前記ショートチャネル領域と前記ドレイン領域との間の前記半導体基板の部分に、前記素子分離膜下部の一部であって前記ショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、
    前記ドリフト領域のキャリア濃度は、前記半導体基板の濃度より高く、かつ、前記ショートチャネル領域の濃度より低い
    ことを特徴とする半導体装置。
  7. 半導体基板上にMOSトランジスタが形成されて成る半導体装置の製造方法であって、
    前記半導体基板を用意する工程と、
    前記半導体基板に第１導電型の半導体主面を形成する工程と、
    前記半導体主面に素子分離膜を形成する工程と、
    前記MOSトランジスタのゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上に、その一部が前記素子分離膜に乗り上げるように前記MOSトランジスタのゲート電極を形成する工程と、
    前記第１導電型とは反対の導電型である第２導電型のボディ領域を形成する工程と、
    前記半導体主面に第１導電型のショートチャネル領域を形成する工程と
    を有し、
    前記素子分離膜によって第１導電型のソース領域とドレイン領域とが互いに分離されるように前記ソース領域およびドレイン領域が形成され、
    前記ショートチャネル領域を形成する工程が前記ゲート酸化膜を形成する工程の後に実行される
    ことを特徴とする半導体装置の製造方法。
  8. 請求項７において、
    前記ショートチャネル領域を形成する工程は、前記MOSトランジスタと共に混載される他のMOSトランジスタを形成するためのチャネルインプラの工程と共通に実行される
    ことを特徴とする半導体装置の製造方法。
  9. 請求項８において、
    前記ボディ領域を形成する工程の後、かつ、前記ショートチャネル領域を形成する工程の前に実行される、前記他のMOSトランジスタのウェル領域を形成する工程と、
    前記ショートチャネル領域を形成する工程の後に実行される、前記他のMOSトランジスタのチャネル領域を形成する工程と
    を更に有する
    ことを特徴とする半導体装置の製造方法。
  10. 請求項７において、
    前記半導体基板の導電型は前記第１導電型であり、前記ショートチャネル領域は前記半導体主面の前記ゲート酸化膜直下の表面であって前記ソース領域と前記素子分離膜との間である領域に設けられる
    ことを特徴とする半導体装置の製造方法。
  11. 請求項１０において、
    前記ショートチャネル領域と前記ドレイン領域との間の前記半導体基板の部分に、前記素子分離膜下部の一部であって前記ショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、
    前記ドリフト領域のキャリア濃度は、前記半導体基板の濃度より高く、かつ、前記ショートチャネル領域の濃度より低い
    ことを特徴とする半導体装置の製造方法。
  12. 請求項７において、
    前記半導体基板の導電型が前記第２導電型であり、
    前記ショートチャネル領域と前記ドレイン領域との間の前記半導体基板の部分に、前記素子分離膜下部の一部であって前記ショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、
    前記ドリフト領域のキャリア濃度は、前記半導体基板の濃度より高く、かつ、前記ショートチャネル領域の濃度より低く、
    前記ドリフト領域は前記ショートチャネル領域に接続されている
    ことを特徴とする半導体装置の製造方法。
  13. 請求項７において、
    前記ショートチャネル領域は前記素子分離膜を除く前記ドレイン領域の部分に設けられる
    ことを特徴とする半導体装置の製造方法。
  14. 請求項１３において、
    前記ショートチャネル領域と前記ドレイン領域との間の前記半導体基板の部分に、前記素子分離膜下部の一部であって前記ショートチャネル領域に達しない範囲で第１導電型のドリフト領域が更に設けられ、
    前記ドリフト領域のキャリア濃度は、前記半導体基板の濃度より高く、かつ、前記ショートチャネル領域の濃度より低い
    ことを特徴とする半導体装置の製造方法。
JP2010044861A 2010-03-02 2010-03-02 半導体装置およびその製造方法 Pending JP2011181709A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010044861A JP2011181709A (ja) 2010-03-02 2010-03-02 半導体装置およびその製造方法
US12/980,675 US8841724B2 (en) 2010-03-02 2010-12-29 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010044861A JP2011181709A (ja) 2010-03-02 2010-03-02 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2011181709A true JP2011181709A (ja) 2011-09-15

Family

ID=44530570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010044861A Pending JP2011181709A (ja) 2010-03-02 2010-03-02 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8841724B2 (ja)
JP (1) JP2011181709A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156388A (ja) * 2011-01-27 2012-08-16 Fujitsu Semiconductor Ltd Ｍｏｓトランジスタおよび半導体集積回路装置の製造方法
EP3324444A1 (en) 2016-11-21 2018-05-23 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010014370B4 (de) * 2010-04-09 2021-12-02 X-Fab Semiconductor Foundries Ag LDMOS-Transistor und LDMOS - Bauteil
KR102164721B1 (ko) 2014-11-19 2020-10-13 삼성전자 주식회사 반도체 장치
JP2016207830A (ja) * 2015-04-22 2016-12-08 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子とその制御方法
CN113410139A (zh) * 2020-07-02 2021-09-17 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343675A (ja) * 1991-12-30 1993-12-24 Texas Instr Inc <Ti> 横型二重拡散絶縁ゲート電界効果トランジスタ及びその製造方法
JPH09260651A (ja) * 1996-03-22 1997-10-03 Fuji Electric Co Ltd 横型電界効果トランジスタおよびその製造方法
JPH11274499A (ja) * 1998-03-19 1999-10-08 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2000312002A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001298184A (ja) * 2000-04-13 2001-10-26 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2004063918A (ja) * 2002-07-31 2004-02-26 Nec Kansai Ltd 横型ｍｏｓトランジスタ
US6873021B1 (en) * 2003-12-02 2005-03-29 Texas Instruments Incorporated MOS transistors having higher drain current without reduced breakdown voltage
JP2006019508A (ja) * 2004-07-01 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007299802A (ja) * 2006-04-27 2007-11-15 Denso Corp 半導体装置
JP2008509545A (ja) * 2004-08-06 2008-03-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 高圧ｎｍｏｓトランジスタおよび製造方法
JP2009059949A (ja) * 2007-08-31 2009-03-19 Sharp Corp 半導体装置、および、半導体装置の製造方法
JP2009239096A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731603A (en) 1995-08-24 1998-03-24 Kabushiki Kaisha Toshiba Lateral IGBT
JPH11266018A (ja) 1998-03-16 1999-09-28 Toshiba Corp 半導体装置
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
JP4761691B2 (ja) 2002-06-24 2011-08-31 富士電機株式会社 半導体装置
US7087973B2 (en) * 2003-04-01 2006-08-08 Micrel, Incorporated Ballast resistors for transistor devices
JP2006134947A (ja) 2004-11-02 2006-05-25 Denso Corp 半導体装置およびその製造方法
US8017486B2 (en) * 2007-06-22 2011-09-13 Macronix International Co., Ltd. Method of fabricating low on-resistance lateral double-diffused MOS device
US7851314B2 (en) * 2008-04-30 2010-12-14 Alpha And Omega Semiconductor Incorporated Short channel lateral MOSFET and method

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343675A (ja) * 1991-12-30 1993-12-24 Texas Instr Inc <Ti> 横型二重拡散絶縁ゲート電界効果トランジスタ及びその製造方法
JPH09260651A (ja) * 1996-03-22 1997-10-03 Fuji Electric Co Ltd 横型電界効果トランジスタおよびその製造方法
JPH11274499A (ja) * 1998-03-19 1999-10-08 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2000312002A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001298184A (ja) * 2000-04-13 2001-10-26 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2004063918A (ja) * 2002-07-31 2004-02-26 Nec Kansai Ltd 横型ｍｏｓトランジスタ
US6873021B1 (en) * 2003-12-02 2005-03-29 Texas Instruments Incorporated MOS transistors having higher drain current without reduced breakdown voltage
JP2006019508A (ja) * 2004-07-01 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008509545A (ja) * 2004-08-06 2008-03-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 高圧ｎｍｏｓトランジスタおよび製造方法
JP2007299802A (ja) * 2006-04-27 2007-11-15 Denso Corp 半導体装置
JP2009059949A (ja) * 2007-08-31 2009-03-19 Sharp Corp 半導体装置、および、半導体装置の製造方法
JP2009239096A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156388A (ja) * 2011-01-27 2012-08-16 Fujitsu Semiconductor Ltd Ｍｏｓトランジスタおよび半導体集積回路装置の製造方法
EP3324444A1 (en) 2016-11-21 2018-05-23 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10340338B2 (en) 2016-11-21 2019-07-02 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
US20110215401A1 (en) 2011-09-08
US8841724B2 (en) 2014-09-23

Similar Documents

Publication Publication Date Title
US11114527B2 (en) Semiconductor device and method for manufacturing same
US7851857B2 (en) Dual current path LDMOSFET with graded PBL for ultra high voltage smart power applications
KR100813391B1 (ko) 반도체 장치 및 그 제조 방법
US6946705B2 (en) Lateral short-channel DMOS, method of manufacturing the same, and semiconductor device
US9390983B1 (en) Semiconductor device and method for fabricating the same
JP5098026B2 (ja) 高圧ｎｍｏｓトランジスタの製造方法
US9698217B1 (en) Semiconductor device
JP2009152371A (ja) 半導体装置及びその製造方法
JP2010021228A (ja) 半導体装置
US8148778B2 (en) Semiconductor device and method for manufacturing the same
JP2011181709A (ja) 半導体装置およびその製造方法
JP2009059949A (ja) 半導体装置、および、半導体装置の製造方法
KR102255545B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR101781220B1 (ko) 디프레션형 ｍｏｓ 트랜지스터를 갖는 반도체 장치
US10236284B2 (en) Semiconductor device for preventing field inversion
TWI538200B (zh) 高壓接面場效電晶體
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP2006245548A (ja) 半導体装置
CN107204370B (zh) 半导体装置和半导体装置的制造方法
JP2011124325A (ja) 半導体装置、及びその製造方法
US20180240913A1 (en) Semiconductor device and method of manufacturing the same
TWI398951B (zh) 具分離式閘極垂直型金氧半電晶體元件結構及其製造方法
JP4150704B2 (ja) 横型短チャネルｄｍｏｓ
JP2010199424A (ja) 半導体装置および半導体装置の製造方法
JP2010171084A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120830

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131031

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140401