JP2010171084A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】Cdsubの低減化を通じて、出力容量Cossの低減化に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と前記半導体基板上に絶縁層を介して形成された第1導電型の半導体層とを有するSOI基板と、前記第1導電型の半導体層からなる活性領域内に、第2導電型の半導体層からなるソース・ドレイン領域を形成した横型MOSFETにおいて、前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第1導電型の半導体層と絶縁分離する絶縁分離領域を形成している。
【選択図】図1
【解決手段】半導体基板と前記半導体基板上に絶縁層を介して形成された第1導電型の半導体層とを有するSOI基板と、前記第1導電型の半導体層からなる活性領域内に、第2導電型の半導体層からなるソース・ドレイン領域を形成した横型MOSFETにおいて、前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第1導電型の半導体層と絶縁分離する絶縁分離領域を形成している。
【選択図】図1
Description
本発明は半導体装置およびその製造方法にかかり、特にSOIパワー半導体素子の高速化に関する。
近年、低消費電力化、高速スイッチング特性、高集積化を求めて、SOI(Silicon On Insulator)技術を用いたSOIパワー半導体素子が注目されている。SOIパワー半導体素子としては、一例を特許文献1に示すように、SOI基板を利用した横型二重拡散MOSFET(LDMOSFET)がある。図9は、SOI基板を利用した横型二重拡散MOSFETの概略断面図である。このLDMOSFET(Lateral Double Diffused MOSFET)は、n型またはp型のシリコン基板1等の半導体基板上に酸化シリコン膜等の埋め込み絶縁層2を介して第1導電型半導体層としてn型シリコン層3等のn型半導体層が形成されてSOI基板を構成している。
そして、n型半導体層内に第2導電型ウェル領域であるp型ウェル領域4と、高濃度第1導電型ドレイン領域であるn+型ドレイン領域6とが離間して形成され、さらに高濃度第1導電型ソース領域であるn+型ソース領域5がp型ウェル領域内に形成されている。このとき、p型ウェル領域4は、埋め込み絶縁層2に達する深さまで形成されており、p型ウェル領域4内には、高濃度第2導電型ボディコンタクト領域であるp+型ボディコンタクト領域7が形成されている。
また、n+型ドレイン領域6と電気的に接続されるようにドレイン電極9が形成され、p型ウェル領域4及びn+型ソース領域5と電気的に接続されるようにソース電極が形成され、n型半導体層表面の、n+型ドレイン領域6とn+型ソース領域5との間に介在するp型ウェル領域4上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極10が形成されている。ここで、n型シリコン層3は、ドリフト領域を形成している。
また、n+型ドレイン領域6と電気的に接続されるようにドレイン電極9が形成され、p型ウェル領域4及びn+型ソース領域5と電気的に接続されるようにソース電極が形成され、n型半導体層表面の、n+型ドレイン領域6とn+型ソース領域5との間に介在するp型ウェル領域4上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極10が形成されている。ここで、n型シリコン層3は、ドリフト領域を形成している。
ところで、SOI構造のLDMOSFETの寄生容量は、図10に示すようにゲート・ドレイン間容量Cdg、ゲート・ソース間容量Cgs、ドレイン・ソース間容量Cds、ドレイン・基板間容量Cdsub、ソース・基板間容量Cssubがある。これは、図9に示すように、各端子間に容量が形成されているためである。SOI構造型のLDMOSFETの出力容量Cossは、図11に示すように、Coss=Cds+Cdg+Cdsubである。ここで、Cdgはゲート・ドレイン間容量であり、通常の縦型MOSFETとSOI構造型のLDMOSFETは同一レベルである。また、Cdsは接合容量であり、埋め込み絶縁層2の存在により、p型ウェル領域4の、n+型ドレイン領域6側の側面の面積の大きさが限定されるSOI構造は、通常の縦型MOSFETと比較して桁違いにCdsが低くなる。
従って、SOI構造型のLDMOSFETは、出力容量Cossが低減され、同素子が高速動作と低消費電力に優れているとして注目されるに至っている。出力容量Cossは、同素子の高速動作と低消費電力に影響し、小さいほど良い。このCossにおいて、Cdsubが占める割合は少なくなく、素子特性に影響を与えている。
従って、SOI構造型のLDMOSFETは、出力容量Cossが低減され、同素子が高速動作と低消費電力に優れているとして注目されるに至っている。出力容量Cossは、同素子の高速動作と低消費電力に影響し、小さいほど良い。このCossにおいて、Cdsubが占める割合は少なくなく、素子特性に影響を与えている。
ところが、SOI構造型のLDMOSFETにあっては、縦型MOSFETには存在しないCdsub成分を有している。もっとも、縦型MOSFETと比較したとき、Cdsの低減分に比べてCdsubの新規付加分は極めて小さいので、両者の出力容量Cossを比較するとき、Cdsubの新規付加分は問題にならないほど小さい値である。
しかしながら、SOI構造型のLDMOSFETにおいては、Cossの絶対値が小さくなったことにより、CdsubはCossのおよそ半分程度の割合を占める場合もあり、Cdsubの大きさが無視できない。
そこで特許文献2では、n型半導体層と埋め込み絶縁層との界面近傍の、n型半導体層内のドリフト領域にp-型不純物領域を形成することで、Cdsubの低減を図るようにした構造を提案している。
そこで特許文献2では、n型半導体層と埋め込み絶縁層との界面近傍の、n型半導体層内のドリフト領域にp-型不純物領域を形成することで、Cdsubの低減を図るようにした構造を提案している。
また素子分離方法としてトレンチ内に誘電体膜を形成し、高耐圧化、高集積化をはかるようにした横型MOSFETも提案されている(特許文献3)。
このように、SOI構造型のLDMOSFETにおいては、Cossの絶対値が小さくなったことにより、CdsubはCossのおよそ半分程度の割合を占める場合もあり、Cdsubの大きさが無視できない。このため、Cdsubの低減が課題となっており、種々の改善がなされているが、さらなる高速化にむけて、Cdsubの低減が求められている。
本発明は、前記実情に鑑みて成されたものであり、その目的とするところは、Cdsubの低減化を通じて、出力容量Cossの低減化に寄与する半導体装置及びその製造方法を提供することにある。
本発明は、前記実情に鑑みて成されたものであり、その目的とするところは、Cdsubの低減化を通じて、出力容量Cossの低減化に寄与する半導体装置及びその製造方法を提供することにある。
そこで本発明の半導体装置は、半導体基板と前記半導体基板上に絶縁層を介して形成された第1導電型の半導体層とを有するSOI基板と、前記第1導電型の半導体層からなる活性領域内に、第2導電型の半導体層からなるソース・ドレイン領域を形成した横型MOSFETにおいて、前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第1導電型の半導体層と絶縁分離する絶縁分離領域を形成してなることを特徴とする。
この構成により、半導体装置を形成する活性領域のドレイン電極領域付近とそれ以外の領域を絶縁分離する絶縁分離領域を形成しているため、ドレイン領域と基板(Sub)との間に発生する寄生容量(Cdsub)が2つに分割される。従って、(Cdsub1×Cdsub2)/(Cdsub1 +Cdsub2)となる。すなわち、ドレイン電極領域付近の活性領域の上部と側部には絶縁分離領域が形成されているため他の活性領域とは電気的には分離されている(DC電圧をかけても電流は流れない)。
また絶縁分離領域が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
Cdsub’=(Cdsub1×Cdsub2)/(Cdsub1 +Cdsub2)< Cdsub
Cdsub : 従来のドレイン領域・基板間の寄生容量
Cdsub’ : 活性領域を分離した後のドレイン領域・基板間の寄生容量
この構成により、半導体装置を形成する活性領域のドレイン電極領域付近とそれ以外の領域を絶縁分離する絶縁分離領域を形成しているため、ドレイン領域と基板(Sub)との間に発生する寄生容量(Cdsub)が2つに分割される。従って、(Cdsub1×Cdsub2)/(Cdsub1 +Cdsub2)となる。すなわち、ドレイン電極領域付近の活性領域の上部と側部には絶縁分離領域が形成されているため他の活性領域とは電気的には分離されている(DC電圧をかけても電流は流れない)。
また絶縁分離領域が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
Cdsub’=(Cdsub1×Cdsub2)/(Cdsub1 +Cdsub2)< Cdsub
Cdsub : 従来のドレイン領域・基板間の寄生容量
Cdsub’ : 活性領域を分離した後のドレイン領域・基板間の寄生容量
また本発明は、上記半導体装置において、前記絶縁分離領域は、絶縁層であるものを含む。
また本発明は、上記半導体装置において、前記絶縁分離領域は、前記ドレイン領域の側部に形成されたトレンチと、前記トレンチの内壁から前記第1導電型の半導体層表面を覆う絶縁膜とで構成されたものを含む。
この構成により、絶縁膜の厚さが薄くてすむため、製造が容易である。 またトレンチ内部を絶縁物で充填することで、チップ表面を平坦化することができ、これにより電極配線の断線などのリスクを低減することが可能となる。
この構成により、絶縁膜の厚さが薄くてすむため、製造が容易である。 またトレンチ内部を絶縁物で充填することで、チップ表面を平坦化することができ、これにより電極配線の断線などのリスクを低減することが可能となる。
また本発明は、上記半導体装置において、前記トレンチは(111)面からなるテーパ状断面を構成するものを含む。
この構成によりシリコンの異方性エッチングにより、エッチング速度の遅い(111)面が残るように容易に制御性よく形成可能である。
この構成によりシリコンの異方性エッチングにより、エッチング速度の遅い(111)面が残るように容易に制御性よく形成可能である。
また本発明は、上記半導体装置において、前記トレンチは、前記第1導電型の半導体層表面に対して垂直断面を構成するものを含む。
この構成により、シリコンの異方性エッチングにより、形成することができるため、エッチングテーパが無くなり、より小型化をはかることができ、占有面積の低減を図ることが可能となる。
この構成により、シリコンの異方性エッチングにより、形成することができるため、エッチングテーパが無くなり、より小型化をはかることができ、占有面積の低減を図ることが可能となる。
また本発明は、上記半導体装置において、前記トレンチは、絶縁物で充填されたものを含む。
この構成により、該半導体装置を形成する活性領域のドレイン電極領域付近をすべて酸化させることで、埋め込み酸化シリコン膜と同一材料の絶縁体とすることができ、さらに寄生容量を低減することができる。
この構成により、該半導体装置を形成する活性領域のドレイン電極領域付近をすべて酸化させることで、埋め込み酸化シリコン膜と同一材料の絶縁体とすることができ、さらに寄生容量を低減することができる。
また本発明は、上記半導体装置において、前記ドレイン領域は、少なくともひとつの環をなすように形成され、前記輪の外縁に沿ってゲート電極が形成されており、前記絶縁分離領域の外縁が前記輪の内縁に沿うように形成されたものを含む。
この構成により、ドレイン電極領域付近に加えてゲート電極領域付近も分離することでより寄生容量の低減が可能である。
この構成により、ドレイン電極領域付近に加えてゲート電極領域付近も分離することでより寄生容量の低減が可能である。
また本発明は、上記半導体装置において、前記ドレイン領域を構成する環の内部表面は絶縁層で覆われており、前記ドレイン領域上に形成されたドレイン電極が前記絶縁層上に伸張したものを含む。
また本発明は、上記半導体装置において、前記ソース電極、ドレイン電極、ゲート電極の少なくともひとつの外部取り出し用の電極パッドは、周辺の前記第1の半導体層に形成された絶縁部分離領域で囲まれたものを含む。
この構成により、MOS構造領域とそれ以外の領域に分離することで寄生容量の低減が可能である。
この構成により、MOS構造領域とそれ以外の領域に分離することで寄生容量の低減が可能である。
また本発明は、上記半導体装置において、前記絶縁分離領域は、選択酸化によって形成された酸化シリコン膜であるものを含む。
なお、全酸化を行いたい領域以外は窒化シリコン膜を成膜させておくことで、窒化シリコン膜下の活性領域は酸化しなくなる。そのため、デバイス形成領域は事前に窒化シリコン膜を形成しておくことで酸化を防ぐことが可能である。なお窒化シリコン膜は全酸化後除去することで後工程は従来工程と同一化が可能である。
なお、全酸化を行いたい領域以外は窒化シリコン膜を成膜させておくことで、窒化シリコン膜下の活性領域は酸化しなくなる。そのため、デバイス形成領域は事前に窒化シリコン膜を形成しておくことで酸化を防ぐことが可能である。なお窒化シリコン膜は全酸化後除去することで後工程は従来工程と同一化が可能である。
また本発明の半導体装置の製造方法は、半導体基板と前記半導体基板上に絶縁層を介して形成された第1導電型の半導体層とを有するSOI基板を用意する工程と、前記前記第1導電型の半導体層からなる活性領域内に、第2導電型の半導体層からなるソース・ドレイン領域を形成する工程を含む横型MOSFETの製造方法において、前記ソース・ドレイン領域を形成する工程に先立ち、前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第1導電型の半導体層と絶縁分離する絶縁分離領域を形成する工程を含む。
この方法によれば、形成に先立ち絶縁分離領域を形成するだけで、容易に寄生容量の小さい半導体装置を提供することが可能となる、
この方法によれば、形成に先立ち絶縁分離領域を形成するだけで、容易に寄生容量の小さい半導体装置を提供することが可能となる、
以上説明してきたように、本発明によれば、ドレイン領域付近の活性領域の上部と側部に絶縁分離領域を形成することでドレイン領域と基板との間に発生する寄生容量が小さくなり、これによりトータルの寄生容量を低減することが可能となる。
以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。
(実施の形態1)
図1および2は、本発明の実施の形態1に係るSOI構造型のLDMOSFETを示す概略断面図および上面説明図である。図1は、本発明の実施の形態1に係る半導体装置の概略構成を示す図である。
なお、以下に示す実施の形態においては、第1導電型をn型、第2導電型をp型として説明するが、第1導電型がp型、第2導電型がn型である場合にも適用可能である。
図1および2は、本発明の実施の形態1に係るSOI構造型のLDMOSFETを示す概略断面図および上面説明図である。図1は、本発明の実施の形態1に係る半導体装置の概略構成を示す図である。
なお、以下に示す実施の形態においては、第1導電型をn型、第2導電型をp型として説明するが、第1導電型がp型、第2導電型がn型である場合にも適用可能である。
ここで図1は図2のA−A断面図である。本実施の形態に係るLDMOSFETは、従来例として図9に示したLDMOSFETにおいて、n+型ドレイン領域6の周りを囲むように、埋め込み絶縁層2に到達するように形成され、前記第1導電型の半導体層であるn型シリコン層3と絶縁分離する絶縁分離領域11を形成してなることを特徴とする。
すなわち本発明では、半導体基板1としてのシリコン基板と、前記シリコン基板上に埋め込み絶縁層2を介して形成された第1導電型の半導体層としてのn型シリコン層(活性領域)3とを有するSOI基板と、この活性領域3内に、第2導電型の半導体層としてp+型シリコン層からなるソース・ドレイン領域を形成した横型MOSFETにおいて、n+型ドレイン領域6を囲むように、内壁が(111)面となるトレンチTを具備し、このトレンチTの周りに酸化シリコン膜からなる絶縁分離領域11を形成したことを特徴とする。ここでは、n型シリコン層3内に第2導電型ウェル領域であるp型ウェル領域4と、高濃度第1導電型のドレイン領域であるn+型ドレイン領域6とが離間して形成され、高濃度第1導電型のソース領域であるn+型ソース領域5がp型ウェル領域4内に形成されている。このとき、p型ウェル領域4は、埋め込み絶縁層2に達する深さまで形成されており、p型ウェル領域4内には、高濃度第2導電型のボディコンタクト領域であるp+型ボディコンタクト領域7が形成されている。8はソース電極、9はドレイン電極、10はゲート電極である。ここでゲート電極10は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。12は絶縁膜である。
また、n+型ドレイン領域6と電気的に接続されるようにドレイン電極9が形成され、p型ウェル領域及びn+型ソース領域5と電気的に接続されるようにソース電極8が形成され、n型シリコン層3表面の、n+型ドレイン領域6とn+型ソース領域5との間に介在するp型ウェル領域4上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極が形成されている。ここで、n型シリコン層3は、ドリフト領域を形成している。
このように、半導体装置を形成する活性領域(3)のドレイン電極9付近とそれ以外の領域を絶縁分離する酸化シリコン膜からなる絶縁分離領域11を形成しているため、ドレイン領域6とシリコン基板(Sub)1との間に発生する寄生容量(Cdsub)が2つに分割される。従って、Cdsub’ =(Cdsub1×Cdsub2)/(Cdsub1 +Cdsub2)となる。すなわち、n+型ドレイン領域6付近の活性領域3の上部と側部には絶縁分離領域11が形成されているため他の活性領域3とは電気的には分離されている(DC電圧をかけても電流は流れない)。
また絶縁分離領域11が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
Coss= Cds+Cdg+Cdsub’
Cdsub’=(Cdsub1×Cdsub2)/(Cdsub1+Cdsub2)< Cdsub
Cdsub : 従来のドレイン領域・基板間の寄生容量
Cdsub’ : 活性領域を分離した後のドレイン領域・基板間の寄生容量
また絶縁分離領域11が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
Coss= Cds+Cdg+Cdsub’
Cdsub’=(Cdsub1×Cdsub2)/(Cdsub1+Cdsub2)< Cdsub
Cdsub : 従来のドレイン領域・基板間の寄生容量
Cdsub’ : 活性領域を分離した後のドレイン領域・基板間の寄生容量
次に、本実施の形態に係るSOI構造型のLDMOSFETの製造工程について説明する。
図3は、本実施の形態に係るSOI構造型のLDMOSFETの製造工程の一部を示す概略断面図である。本実施の形態に係るSOI構造型のLDMOSFETの製造工程は、通例のSOI構造型のLDMOSFETの製造工程と略同様であるが、トレンチの形成およびトレンチ内壁に酸化シリコン膜を形成する点が特徴である。
図3は、本実施の形態に係るSOI構造型のLDMOSFETの製造工程の一部を示す概略断面図である。本実施の形態に係るSOI構造型のLDMOSFETの製造工程は、通例のSOI構造型のLDMOSFETの製造工程と略同様であるが、トレンチの形成およびトレンチ内壁に酸化シリコン膜を形成する点が特徴である。
本実施の形態では、まず図3(a)に示すように、SOI基板を用意し、このn型シリコン層3に対し窒化シリコン膜などのマスクパターンMを形成し、異方性エッチングを施すことで、(111)面をもつようにトレンチTを形成する。
そして、このマスクパターンMを残したまま表面酸化を行い、トレンチTの内壁に選択的に酸化シリコン膜を形成する。
この後、マスクパターンMを除去し、図3(b)に示すように、再度フォトリソグラフィにより、表面に酸化シリコン膜からなる絶縁膜を形成する。この絶縁膜はトレンチ内壁の酸化シリコン膜とともに絶縁分離領域11を構成する。
この後、マスクパターンMを除去し、図3(b)に示すように、再度フォトリソグラフィにより、表面に酸化シリコン膜からなる絶縁膜を形成する。この絶縁膜はトレンチ内壁の酸化シリコン膜とともに絶縁分離領域11を構成する。
そしてこの後、図3(c)に示すように、ポリシリコンを用いてゲート電極10を形成し、このn型シリコン層3内に、図示しないマスクを形成して、高エネルギーイオン注入法によりボロン(B)等のp型不純物を導入し、pウェル領域4を形成した後に、n+型ドレイン領域6及びn+型ソース領域5形成のためのn型不純物の導入を行う。
そしてこの後、図3(d)に示すように、ソースおよびドレイン電極8,9を形成する。
この方法によれば、通例の工程にトレンチエッチングおよび選択酸化工程のみを追加するだけでよいので、比較的容易に製造することができる。
また、SOI構造型のLDMOSFETをインバーター等に応用するためには、その耐圧を実用的な30V以上に設定する必要がある。RESURF条件として知られている電界緩和理論によれば、そのような耐圧を得るためには、ドリフト領域の濃度調整のイオン注入ドーズ量として、1.5×1012cm-2以上が必要である。SOI膜厚が2μm以下とすると、ドリフト領域の濃度は、(ドーズ量)/(SOI膜厚)より、(1.5×1012cm-2)/(2μm)=7.5×1015cm-3と求められる。
なお、本実施の形態においては、埋め込み絶縁層2として酸化シリコン膜を用いたが、窒化アルミニウム(AlN)または、酸化シリコン膜よりも誘電率が低く、かつ、熱伝導率が高い材料を用いるようにすれば、ドレイン・基板間容量Cdsubを低減できるとともに、オン抵抗とドレイン電流によってドリフト領域内に発生する熱を効率良く半導体基板(シリコン基板1)側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
また、ドリフト領域をSiに比べて移動度が高く、熱伝導度が高く、高電界強度を有するSiCまたは、同様の特性を有し、Siよりも広いバンドギャップを有する材料により形成すれば、オン抵抗が低くなり、耐圧が高くなるとともに、ドリフト領域内で発生する熱を効率良く半導体基板(シリコン基板)1側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
なお前記実施の形態1では、n+型ドレイン領域6の周りを囲むように、絶縁分離領域11を形成したが、絶縁分離領域11はn+型ドレイン領域6の周りの一部に形成されていてもよい。
(実施の形態2)
次に本発明の実施の形態2について説明する。
図4は本発明の実施の形態2のLDMOSFETを示す断面図、図5は上面図である。
本実施の形態では、n+型ドレイン領域6の周りを囲むように、埋め込み絶縁層2に到達するように断面垂直のトレンチTを形成し、このトレンチTに酸化シリコン層を埋め込むことにより、前記第1導電型の半導体層と絶縁分離する絶縁分離領域11を形成してなることを特徴とする。
次に本発明の実施の形態2について説明する。
図4は本発明の実施の形態2のLDMOSFETを示す断面図、図5は上面図である。
本実施の形態では、n+型ドレイン領域6の周りを囲むように、埋め込み絶縁層2に到達するように断面垂直のトレンチTを形成し、このトレンチTに酸化シリコン層を埋め込むことにより、前記第1導電型の半導体層と絶縁分離する絶縁分離領域11を形成してなることを特徴とする。
他の構成については前記実施の形態1と同様である。
製造に際しては、トレンチエッチングのためのエッチング条件を調整する点と、トレンチ内に酸化シリコン膜を充填するように形成する点で実施の形態1の製造方法と異なる。
製造に際しては、トレンチエッチングのためのエッチング条件を調整する点と、トレンチ内に酸化シリコン膜を充填するように形成する点で実施の形態1の製造方法と異なる。
この構成によれば、断面垂直のトレンチを構成しているため、絶縁分離領域11が小さい。このため、占有面積の増大を防止し、小型のLDMOSFETを形成することが可能となる。
なおトレンチ内には酸化シリコン膜を充填するようにしたが、ポリイミド樹脂などの絶縁性樹脂でもよく、また、大面積のトレンチを形成する場合には、トレンチ内壁を酸化し、絶縁化した後、多結晶シリコン膜を充填してもよく、熱膨張率の差により反りや歪を生じない程度の膜であればよい。
(実施の形態3)
次に本発明の実施の形態3について説明する。
図6は本発明の実施の形態3のLDMOSFETを示す断面図、図7は上面図である。
前記実施の形態2では、トレンチT内を完全に酸化シリコン膜で充填するようにしたが本実施の形態では、一部空洞の絶縁分離領域を形成したことを特徴とするものである。
製造に際しては、トレンチTを形成した後、トレンチ内にレジストを充填した後、フォトリソグラフィにより一部を除去し、露呈したトレンチ内壁を酸化することで酸化シリコン膜を形成することで絶縁分離領域11を形成する。
この構成により、大幅なチップ面積の低減を図ることができる。
次に本発明の実施の形態3について説明する。
図6は本発明の実施の形態3のLDMOSFETを示す断面図、図7は上面図である。
前記実施の形態2では、トレンチT内を完全に酸化シリコン膜で充填するようにしたが本実施の形態では、一部空洞の絶縁分離領域を形成したことを特徴とするものである。
製造に際しては、トレンチTを形成した後、トレンチ内にレジストを充填した後、フォトリソグラフィにより一部を除去し、露呈したトレンチ内壁を酸化することで酸化シリコン膜を形成することで絶縁分離領域11を形成する。
この構成により、大幅なチップ面積の低減を図ることができる。
他の構成については前記実施の形態1と同様である。
この構成によれば、断面垂直のトレンチを構成しているため、絶縁分離領域11が小さい。このため、占有面積の増大を防止し、小型のLDMOSFETを形成することが可能となる。
この構成によれば、断面垂直のトレンチを構成しているため、絶縁分離領域11が小さい。このため、占有面積の増大を防止し、小型のLDMOSFETを形成することが可能となる。
(実施の形態4)
次に本発明の実施の形態4について説明する。
図8は本発明の実施の形態4のLDMOSFETを示す断面図である。
前記実施の形態では、n+ドレイン領域6の周りを囲むように、埋め込み絶縁層2に到達するように、前記第1導電型の半導体層と絶縁分離する絶縁分離領域11を形成したが、本実施の形態では、n+ドレイン領域6の周りを囲むように、埋め込み絶縁層2に到達するように、全面酸化を行なうことで、絶縁分離領域11Sを形成し電流が流れないようにしてなることを特徴とする。
他の構成については前記実施の形態1および2と同様である。
次に本発明の実施の形態4について説明する。
図8は本発明の実施の形態4のLDMOSFETを示す断面図である。
前記実施の形態では、n+ドレイン領域6の周りを囲むように、埋め込み絶縁層2に到達するように、前記第1導電型の半導体層と絶縁分離する絶縁分離領域11を形成したが、本実施の形態では、n+ドレイン領域6の周りを囲むように、埋め込み絶縁層2に到達するように、全面酸化を行なうことで、絶縁分離領域11Sを形成し電流が流れないようにしてなることを特徴とする。
他の構成については前記実施の形態1および2と同様である。
製造に際しては、SOI基板上にまず絶縁分離領域を形成する工程を付加するのみである。すなわち、n+ドレイン領域6となる領域を含む活性領域となる領域に窒化シリコン膜などのマスクを形成して、埋め込み絶縁膜2に到達するまで選択酸化を行い、絶縁分離領域11Sを形成した後、p型ウェル領域4、n+型ソース領域5、n+型ドレイン領域6p+型ボディコンタクト領域7を形成する。
この構成によれば、全面酸化によって絶縁分離領域11Sを形成しているため、確実に基板容量を低減することが可能となる。
1 シリコン基板
2 埋め込み絶縁層
4 p型ウェル領域
5 n+型ソース領域
6 n+型ドレイン領域
7 p+型ボディコンタクト領域
8 ソース電極
9 ドレイン電極
10 ゲート電極
11 絶縁分離領域
11S 絶縁分離領域
12 絶縁膜
2 埋め込み絶縁層
4 p型ウェル領域
5 n+型ソース領域
6 n+型ドレイン領域
7 p+型ボディコンタクト領域
8 ソース電極
9 ドレイン電極
10 ゲート電極
11 絶縁分離領域
11S 絶縁分離領域
12 絶縁膜
Claims (11)
- 半導体基板と前記半導体基板上に絶縁層を介して形成された第1導電型の半導体層とを有するSOI基板と、
前記第1導電型の半導体層からなる活性領域内に、第2導電型の半導体層からなるソース・ドレイン領域を形成した横型MOSFETにおいて
前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第1導電型の半導体層と絶縁分離する絶縁分離領域を形成してなる半導体装置。 - 請求項1に記載の半導体装置であって、
前記絶縁分離領域は、絶縁層である半導体装置。 - 請求項1に記載の半導体装置であって、
前記絶縁分離領域は、前記ドレイン領域の側部に形成されたトレンチと、前記トレンチの内壁から前記第1導電型の半導体層表面を覆う絶縁膜とで構成された半導体装置。 - 請求項3に記載の半導体装置であって、
前記トレンチは、(111)面からなるテーパ状断面を構成する半導体装置。 - 請求項3に記載の半導体装置であって、
前記トレンチは、前記第1導電型の半導体層表面に対して垂直断面を構成する半導体装置。 - 請求項4または5に記載の半導体装置であって、
前記トレンチは、絶縁物で充填された半導体装置。 - 請求項1乃至6のいずれかに記載の半導体装置であって、
前記ドレイン領域は、少なくともひとつの環をなすように形成され、前記輪の外縁に沿ってゲート電極が形成されており、前記絶縁分離領域の外縁が前記輪の内縁に沿うように形成された半導体装置。 - 請求項7に記載の半導体装置であって、
前記ドレイン領域を構成する環の内部表面は絶縁層で覆われており、
前記ドレイン領域上に形成されたドレイン電極が前記絶縁層上に伸張した半導体装置。 - 請求項1乃至8のいずれかに記載の半導体装置であって、
前記ソース電極、ドレイン電極、ゲート電極の少なくともひとつの外部取り出し用の電極パッドは、周辺の前記第1の半導体層に形成された絶縁部分離領域で囲まれた半導体装置。 - 請求項9に記載の半導体装置であって、
前記絶縁分離領域は、選択酸化によって形成された酸化シリコン膜である半導体装置。 - 半導体基板と前記半導体基板上に絶縁層を介して形成された第1導電型の半導体層とを有するSOI基板を用意する工程と、
前記前記第1導電型の半導体層からなる活性領域内に、第2導電型の半導体層からなるソース・ドレイン領域を形成する工程を含む横型MOSFETの製造方法において、
前記ソース・ドレイン領域を形成する工程に先立ち、前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第1導電型の半導体層と絶縁分離する絶縁分離領域を形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009010294A JP2010171084A (ja) | 2009-01-20 | 2009-01-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009010294A JP2010171084A (ja) | 2009-01-20 | 2009-01-20 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2010171084A true JP2010171084A (ja) | 2010-08-05 |
Family
ID=42702954
Family Applications (1)
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JP2009010294A Withdrawn JP2010171084A (ja) | 2009-01-20 | 2009-01-20 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2010171084A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013031868A1 (ja) * | 2011-08-30 | 2013-03-07 | 有限会社Mtec | 化合物半導体装置及びその製造方法 |
JP2015138853A (ja) * | 2014-01-21 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2009
- 2009-01-20 JP JP2009010294A patent/JP2010171084A/ja not_active Withdrawn
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