JPH10242454A - 半導体装置 - Google Patents
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- JPH10242454A JPH10242454A JP9043594A JP4359497A JPH10242454A JP H10242454 A JPH10242454 A JP H10242454A JP 9043594 A JP9043594 A JP 9043594A JP 4359497 A JP4359497 A JP 4359497A JP H10242454 A JPH10242454 A JP H10242454A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 素子分離領域を跨いで高電位のドレイン電極
を配線する場合においてもドレイン−ソース間の耐圧が
低下することのない半導体装置を提供する。 【解決手段】 素子形成領域４内の略中心にｎ＋型ドレ
イン領域５が形成され、ドレイン電極１２の下部及びそ
の近傍を除いて、ｐ＋型素子分離領域３に接してｎ＋型
ドレイン領域５を囲むように素子形成領域４内にｐ型チ
ャネル領域６を形成し、ｐ型チャネル領域６及びｐ＋型
素子分離領域３内に内包されるように素子形成領域４内
にｎ＋型ソース領域７が形成されている。ｐ型チャネル
領域６とｎ＋型ドレイン領域５との間と、ドレイン電極
１２の下部及びその近傍との素子形成領域４内にはｐ−
型不純物領域８が形成され、ｐ−型不純物領域８上の絶
縁層１１内には、容量結合するように導体層１４が形成
されている。そして、ドレイン電極１２の下部及びその
近傍の容量結合して成る導体層１４の重なる部分の面積
を、素子形成領域４の外周に向かうに従って、小さくな
るようにした。
を配線する場合においてもドレイン−ソース間の耐圧が
低下することのない半導体装置を提供する。 【解決手段】 素子形成領域４内の略中心にｎ＋型ドレ
イン領域５が形成され、ドレイン電極１２の下部及びそ
の近傍を除いて、ｐ＋型素子分離領域３に接してｎ＋型
ドレイン領域５を囲むように素子形成領域４内にｐ型チ
ャネル領域６を形成し、ｐ型チャネル領域６及びｐ＋型
素子分離領域３内に内包されるように素子形成領域４内
にｎ＋型ソース領域７が形成されている。ｐ型チャネル
領域６とｎ＋型ドレイン領域５との間と、ドレイン電極
１２の下部及びその近傍との素子形成領域４内にはｐ−
型不純物領域８が形成され、ｐ−型不純物領域８上の絶
縁層１１内には、容量結合するように導体層１４が形成
されている。そして、ドレイン電極１２の下部及びその
近傍の容量結合して成る導体層１４の重なる部分の面積
を、素子形成領域４の外周に向かうに従って、小さくな
るようにした。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、高耐圧ＬＤＭＯＳＦＥＴに関す
る。
るものであり、特に、高耐圧ＬＤＭＯＳＦＥＴに関す
る。
【０００２】
【従来の技術】パワー半導体装置の一つとして、横型二
重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET）があ
る。図３は、従来例に係るＬＤＭＯＳＦＥＴを示す模式
図であり、（ａ）は上面から見た状態を示す略平面図で
あり、（ｂ）は（ａ）におけるＡ−Ａ’での略断面図で
ある。このＬＤＭＯＳＦＥＴは、ｐ型半導体基板１上に
ｎ型エピタキシャル層２が形成され、ｎ型エピタキシャ
ル層２の表面からｐ型半導体基板１に到達するようにｐ
＋型素子分離領域３が形成されている。そして、ｐ型半
導体基板１及びｐ＋型素子分離領域３により互いに絶縁
分離されたｎ型エピタキシャル層２から成る複数の素子
形成領域４が形成されている。
重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET）があ
る。図３は、従来例に係るＬＤＭＯＳＦＥＴを示す模式
図であり、（ａ）は上面から見た状態を示す略平面図で
あり、（ｂ）は（ａ）におけるＡ−Ａ’での略断面図で
ある。このＬＤＭＯＳＦＥＴは、ｐ型半導体基板１上に
ｎ型エピタキシャル層２が形成され、ｎ型エピタキシャ
ル層２の表面からｐ型半導体基板１に到達するようにｐ
＋型素子分離領域３が形成されている。そして、ｐ型半
導体基板１及びｐ＋型素子分離領域３により互いに絶縁
分離されたｎ型エピタキシャル層２から成る複数の素子
形成領域４が形成されている。
【０００３】なお、ｐ＋型素子分離領域３の形成方法の
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。
【０００４】また、素子形成領域４の表面に露出するよ
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１２が形成されている。
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１２が形成されている。
【０００５】また、ドレイン電極１２の下部及びその近
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成され、素子形成
領域４の表面に露出し、かつ、ｐ型チャネル領域６及び
ｐ＋型素子分離領域３に内包されるように、リン（Ｐ）
等のｎ型不純物をイオン注入することによりｎ＋型ソー
ス領域７が形成されている。そして、ｎ＋型ドレイン領
域５とｐ型チャネル領域６との間のドリフト領域と、ド
レイン電極１２の下部及びその近傍のドリフト領域とに
は、ドリフト領域の表面近傍の電界強度を最適化するた
めに、素子形成領域の表面に露出するようにボロン
（Ｂ）等のｐ型不純物をイオン注入することによりｐ−
型不純物領域８が形成されている。
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成され、素子形成
領域４の表面に露出し、かつ、ｐ型チャネル領域６及び
ｐ＋型素子分離領域３に内包されるように、リン（Ｐ）
等のｎ型不純物をイオン注入することによりｎ＋型ソー
ス領域７が形成されている。そして、ｎ＋型ドレイン領
域５とｐ型チャネル領域６との間のドリフト領域と、ド
レイン電極１２の下部及びその近傍のドリフト領域とに
は、ドリフト領域の表面近傍の電界強度を最適化するた
めに、素子形成領域の表面に露出するようにボロン
（Ｂ）等のｐ型不純物をイオン注入することによりｐ−
型不純物領域８が形成されている。
【０００６】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜９を介して、ポリシリコン等から成る絶縁
ゲート１０が形成されている。
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜９を介して、ポリシリコン等から成る絶縁
ゲート１０が形成されている。
【０００７】また、ｎ型エピタキシャル層２上には、絶
縁層１１が形成され、絶縁ゲート１０と電気的に接続さ
れるようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１３が形成されてい
る。
縁層１１が形成され、絶縁ゲート１０と電気的に接続さ
れるようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１３が形成されてい
る。
【０００８】更に、ドリフト領域上の絶縁層１１内に
は、ポリシリコン等から成る導体層１４がｎ＋型ドレイ
ン領域５を囲んで容量結合するように、少なくとも一部
が対向配置して形成されている。この導体層１４によ
り、ドリフト領域の表面電位がさらに均一化され、電界
を安定化させることができる。
は、ポリシリコン等から成る導体層１４がｎ＋型ドレイ
ン領域５を囲んで容量結合するように、少なくとも一部
が対向配置して形成されている。この導体層１４によ
り、ドリフト領域の表面電位がさらに均一化され、電界
を安定化させることができる。
【０００９】このようなＬＤＭＯＳＦＥＴは、ドレイン
電極１２に高電位、ソース電極１３に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、所謂ＲＥＳＵＲ
Ｆ（REduced SURface Field）原理を用いてお
り、（”International Electoronic Device Meetin
g Technical Digest”，Dec.，p.238〜240（1979））
に詳しく記載されている。
電極１２に高電位、ソース電極１３に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、所謂ＲＥＳＵＲ
Ｆ（REduced SURface Field）原理を用いてお
り、（”International Electoronic Device Meetin
g Technical Digest”，Dec.，p.238〜240（1979））
に詳しく記載されている。
【００１０】上述のＬＤＭＯＳＦＥＴは、他の信号処理
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図３（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１２を配
置する必要がある。
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図３（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１２を配
置する必要がある。
【００１１】
【発明が解決しようとする課題】ところが、上述のよう
な構成のＬＤＭＯＳＦＥＴにおいては、ドレイン電極１
２の電位が直下の絶縁層１１を介して、その下の素子形
成領域４の表面の電位分布に影響を及ぼすという問題が
あった。
な構成のＬＤＭＯＳＦＥＴにおいては、ドレイン電極１
２の電位が直下の絶縁層１１を介して、その下の素子形
成領域４の表面の電位分布に影響を及ぼすという問題が
あった。
【００１２】図４は、従来例に係るＬＤＭＯＳＦＥＴの
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１２をｐ＋型素子形成領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１２をｐ＋型素子形成領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図４より、ドレイン電極１２をｐ＋型素子形成領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１２によりｐ＋型素子分離領域３の近傍
に素子形成領域４表面の電位分布が集中し、この部分で
臨界電界を越えてドレイン−ソース間耐圧が低下すると
いう問題があった。
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１２をｐ＋型素子形成領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１２をｐ＋型素子形成領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図４より、ドレイン電極１２をｐ＋型素子形成領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１２によりｐ＋型素子分離領域３の近傍
に素子形成領域４表面の電位分布が集中し、この部分で
臨界電界を越えてドレイン−ソース間耐圧が低下すると
いう問題があった。
【００１３】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
を提供することにある。
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
を提供することにある。
【００１４】
【課題を解決するための手段】請求項１記載の発明は、
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記素子形成領域の表面に露出するように前記
第一導電型チャネル領域と前記高濃度第二導電型ドレイ
ン領域との間と、前記ドレイン電極の下部及びその近傍
との前記素子形成領域内に形成された前記第一導電型チ
ャネル領域よりも低濃度の低濃度第一導電型不純物領域
と、前記高濃度第二導電型ソース領域及び高濃度第一導
電型素子分離領域と電気的に接続されるように形成され
たソース電極と、前記素子形成領域上に形成された絶縁
層と、前記低濃度第一導電型不純物領域上の前記絶縁層
内に、容量結合するように形成された導体層とを有して
成る半導体装置において、前記ドレイン電極の下部及び
その近傍の容量結合して成る前記導体層の容量を、前記
素子形成領域の外周に向かうに従って小さくなるように
したことを特徴とするものである。
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記素子形成領域の表面に露出するように前記
第一導電型チャネル領域と前記高濃度第二導電型ドレイ
ン領域との間と、前記ドレイン電極の下部及びその近傍
との前記素子形成領域内に形成された前記第一導電型チ
ャネル領域よりも低濃度の低濃度第一導電型不純物領域
と、前記高濃度第二導電型ソース領域及び高濃度第一導
電型素子分離領域と電気的に接続されるように形成され
たソース電極と、前記素子形成領域上に形成された絶縁
層と、前記低濃度第一導電型不純物領域上の前記絶縁層
内に、容量結合するように形成された導体層とを有して
成る半導体装置において、前記ドレイン電極の下部及び
その近傍の容量結合して成る前記導体層の容量を、前記
素子形成領域の外周に向かうに従って小さくなるように
したことを特徴とするものである。
【００１５】請求項２記載の発明は、請求項１記載の半
導体装置において、前記容量結合して成る導体層の対向
する部分の面積を、前記素子形成領域の外周に向かうに
従って小さくすることにより、前記ドレイン電極の下部
及びその近傍の容量結合して成る前記導体層の容量を、
前記素子形成領域の外周に向かうに従って小さくなるよ
うにしたことを特徴とするものである。
導体装置において、前記容量結合して成る導体層の対向
する部分の面積を、前記素子形成領域の外周に向かうに
従って小さくすることにより、前記ドレイン電極の下部
及びその近傍の容量結合して成る前記導体層の容量を、
前記素子形成領域の外周に向かうに従って小さくなるよ
うにしたことを特徴とするものである。
【００１６】請求項３記載の発明は、請求項１記載の半
導体装置において、前記容量結合して成る導体層対の間
隔を、前記素子形成領域の外周に向かうに従って大きく
することにより、前記ドレイン電極の下部及びその近傍
の容量結合して成る前記導体層の容量を、前記素子形成
領域の外周に向かうに従って小さくなるようにしたこと
を特徴とするものである。
導体装置において、前記容量結合して成る導体層対の間
隔を、前記素子形成領域の外周に向かうに従って大きく
することにより、前記ドレイン電極の下部及びその近傍
の容量結合して成る前記導体層の容量を、前記素子形成
領域の外周に向かうに従って小さくなるようにしたこと
を特徴とするものである。
【００１７】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。なお、本実施形態において
は、説明の便宜上、第一導電型をｐ型，第二導電型をｎ
型として説明するが、ｐ型とｎ型が逆の場合にも適用さ
れる。図１は、本発明の一実施形態に係るＬＤＭＯＳＦ
ＥＴを示す模式図であり、（ａ）は略断面図であり、
（ｂ）は（ａ）のドレイン電極１２の下部及びその近傍
の導体層１４が箇所の略拡大図である。本実施形態に係
るＬＤＭＯＳＦＥＴは、従来例として図３に示したＬＤ
ＭＯＳＦＥＴにおいて、ドレイン電極１２の下部及びそ
の近傍の容量結合して成る導体層１４を、素子形成領域
４の略中心のｎ＋型ドレイン領域５から素子形成領域４
の外周に向かうに従って、対向配置して成る２層の導体
層１４の重なる部分の面積が小さくなるようにして、ド
レイン電極１２の下部及びその近傍の導体層１４により
構成される容量が、素子形成領域４の略中心から外周に
向かうに従って小さくなるようにしたものである。
て図面に基づき説明する。なお、本実施形態において
は、説明の便宜上、第一導電型をｐ型，第二導電型をｎ
型として説明するが、ｐ型とｎ型が逆の場合にも適用さ
れる。図１は、本発明の一実施形態に係るＬＤＭＯＳＦ
ＥＴを示す模式図であり、（ａ）は略断面図であり、
（ｂ）は（ａ）のドレイン電極１２の下部及びその近傍
の導体層１４が箇所の略拡大図である。本実施形態に係
るＬＤＭＯＳＦＥＴは、従来例として図３に示したＬＤ
ＭＯＳＦＥＴにおいて、ドレイン電極１２の下部及びそ
の近傍の容量結合して成る導体層１４を、素子形成領域
４の略中心のｎ＋型ドレイン領域５から素子形成領域４
の外周に向かうに従って、対向配置して成る２層の導体
層１４の重なる部分の面積が小さくなるようにして、ド
レイン電極１２の下部及びその近傍の導体層１４により
構成される容量が、素子形成領域４の略中心から外周に
向かうに従って小さくなるようにしたものである。
【００１８】なお、ｎ型エピタキシャル層２の不純物濃
度及び厚みは、所望の耐圧によって最適設定され、一般
的にはｎ型エピタキシャル層２の不純物濃度と厚みとの
積を、約１×１０12／ｃｍ2に設定することが望まし
い。
度及び厚みは、所望の耐圧によって最適設定され、一般
的にはｎ型エピタキシャル層２の不純物濃度と厚みとの
積を、約１×１０12／ｃｍ2に設定することが望まし
い。
【００１９】従って、本実施形態においては、ドレイン
電極１２の下部及びその近傍の導体層１４により構成さ
れる容量が、素子形成領域４の略中心から外周に向かう
に従って小さくなるようにしたので、予めドレイン電極
１２の下部及びその近傍の電位分布を素子形成領域４の
略中心側に偏らせておき、ドレイン電極１２に高電位が
印加されることによって電位分布が素子形成領域４の外
周方向に偏るのと相殺させることにより理想的な電位分
布に近づけることができ、これにより電界集中による耐
圧の低下を防止することができる。
電極１２の下部及びその近傍の導体層１４により構成さ
れる容量が、素子形成領域４の略中心から外周に向かう
に従って小さくなるようにしたので、予めドレイン電極
１２の下部及びその近傍の電位分布を素子形成領域４の
略中心側に偏らせておき、ドレイン電極１２に高電位が
印加されることによって電位分布が素子形成領域４の外
周方向に偏るのと相殺させることにより理想的な電位分
布に近づけることができ、これにより電界集中による耐
圧の低下を防止することができる。
【００２０】なお、本実施形態においては、ドレイン電
極１２の下部及びその近傍の導体層１４により構成され
る容量が、素子形成領域４の略中心から外周に向かうに
従って小さくなる構成として、素子形成領域４の略中心
のｎ＋型ドレイン領域５から素子形成領域４の外周に向
かうに従って、対向配置して成る２層の導体層１４の重
なる部分の面積を小さくすることにより構成したが、こ
れに限定される必要はなく、例えば、図２に示すよう
に、素子形成領域４の略中心のｎ＋型ドレイン領域５か
ら素子形成領域４の外周に向かうに従って、容量結合し
て成る導体層１４の対の間隔を広くすることにより構成
しても良い。
極１２の下部及びその近傍の導体層１４により構成され
る容量が、素子形成領域４の略中心から外周に向かうに
従って小さくなる構成として、素子形成領域４の略中心
のｎ＋型ドレイン領域５から素子形成領域４の外周に向
かうに従って、対向配置して成る２層の導体層１４の重
なる部分の面積を小さくすることにより構成したが、こ
れに限定される必要はなく、例えば、図２に示すよう
に、素子形成領域４の略中心のｎ＋型ドレイン領域５か
ら素子形成領域４の外周に向かうに従って、容量結合し
て成る導体層１４の対の間隔を広くすることにより構成
しても良い。
【００２１】
【発明の効果】請求項１乃至請求項３記載の発明は、第
一導電型半導体基板と、第一導電型半導体基板の一主表
面上に形成され、表面から第一導電型半導体基板に到達
するように形成された高濃度第一導電型素子分離領域及
び第一導電型半導体基板により絶縁分離された第二導電
型エピタキシャル層から成る素子形成領域と、素子形成
領域の表面に露出するように素子形成領域内の略中心に
形成された高濃度第二導電型ドレイン領域と、高濃度第
二導電型ドレイン領域に電気的に接続され、高濃度第一
導電型素子分離領域を跨いで他の素子形成領域に引き出
されて成るドレイン電極と、ドレイン電極の下部及びそ
の近傍を除いて高濃度第二導電型ドレイン領域を囲むと
ともに高濃度第一導電型素子分離領域に隣接し、素子形
成領域の表面に露出するように素子形成領域内に形成さ
れた第一導電型チャネル領域と、高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、素子
形成領域の表面に露出するように素子形成領域内に形成
された高濃度第二導電型ソース領域と、高濃度第二導電
型ソース領域と高濃度第二導電型ドレイン領域との間に
介在する第一導電型チャネル領域上にゲート酸化膜を介
して形成された絶縁ゲートと、絶縁ゲートと電気的に接
続されるように形成されたゲート電極と、素子形成領域
の表面に露出するように第一導電型チャネル領域と高濃
度第二導電型ドレイン領域との間と、ドレイン電極の下
部及びその近傍との素子形成領域内に形成された前記第
一導電型チャネル領域よりも低濃度の低濃度第一導電型
不純物領域と、高濃度第二導電型ソース領域及び高濃度
第一導電型素子分離領域と電気的に接続されるように形
成されたソース電極と、素子形成領域上に形成された絶
縁層と、低濃度第一導電型不純物領域上の絶縁層内に、
容量結合するように形成された導体層とを有して成る半
導体装置において、ドレイン電極の下部及びその近傍の
容量結合して成る導体層の容量を、素子形成領域の外周
に向かうに従って小さくなるようにしたので、予めドレ
イン電極の下部及びその近傍の電位分布を素子形成領域
の略中心側に偏らせておき、ドレイン電極に高電位が印
加されることによって電位分布が素子形成領域の外周方
向に偏るのと相殺させることにより理想的な電位分布に
近づけることができ、素子分離領域を跨いで高電位のド
レイン電極を配線する場合においてもドレイン−ソース
間の耐圧が低下することのない半導体装置を提供するこ
とができた。
一導電型半導体基板と、第一導電型半導体基板の一主表
面上に形成され、表面から第一導電型半導体基板に到達
するように形成された高濃度第一導電型素子分離領域及
び第一導電型半導体基板により絶縁分離された第二導電
型エピタキシャル層から成る素子形成領域と、素子形成
領域の表面に露出するように素子形成領域内の略中心に
形成された高濃度第二導電型ドレイン領域と、高濃度第
二導電型ドレイン領域に電気的に接続され、高濃度第一
導電型素子分離領域を跨いで他の素子形成領域に引き出
されて成るドレイン電極と、ドレイン電極の下部及びそ
の近傍を除いて高濃度第二導電型ドレイン領域を囲むと
ともに高濃度第一導電型素子分離領域に隣接し、素子形
成領域の表面に露出するように素子形成領域内に形成さ
れた第一導電型チャネル領域と、高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、素子
形成領域の表面に露出するように素子形成領域内に形成
された高濃度第二導電型ソース領域と、高濃度第二導電
型ソース領域と高濃度第二導電型ドレイン領域との間に
介在する第一導電型チャネル領域上にゲート酸化膜を介
して形成された絶縁ゲートと、絶縁ゲートと電気的に接
続されるように形成されたゲート電極と、素子形成領域
の表面に露出するように第一導電型チャネル領域と高濃
度第二導電型ドレイン領域との間と、ドレイン電極の下
部及びその近傍との素子形成領域内に形成された前記第
一導電型チャネル領域よりも低濃度の低濃度第一導電型
不純物領域と、高濃度第二導電型ソース領域及び高濃度
第一導電型素子分離領域と電気的に接続されるように形
成されたソース電極と、素子形成領域上に形成された絶
縁層と、低濃度第一導電型不純物領域上の絶縁層内に、
容量結合するように形成された導体層とを有して成る半
導体装置において、ドレイン電極の下部及びその近傍の
容量結合して成る導体層の容量を、素子形成領域の外周
に向かうに従って小さくなるようにしたので、予めドレ
イン電極の下部及びその近傍の電位分布を素子形成領域
の略中心側に偏らせておき、ドレイン電極に高電位が印
加されることによって電位分布が素子形成領域の外周方
向に偏るのと相殺させることにより理想的な電位分布に
近づけることができ、素子分離領域を跨いで高電位のド
レイン電極を配線する場合においてもドレイン−ソース
間の耐圧が低下することのない半導体装置を提供するこ
とができた。
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）は略断面図であり、（ｂ）は
（ａ）のドレイン電極１２の下部及びその近傍の導体層
１４が箇所の略拡大図である。
示す模式図であり、（ａ）は略断面図であり、（ｂ）は
（ａ）のドレイン電極１２の下部及びその近傍の導体層
１４が箇所の略拡大図である。
【図２】本発明のの他の実施形態に係るＬＤＭＯＳＦＥ
Ｔを示す模式図であり、（ａ）は略断面図であり、
（ｂ）は（ａ）のドレイン電極１２の下部及びその近傍
の導体層１４が箇所の略拡大図である。
Ｔを示す模式図であり、（ａ）は略断面図であり、
（ｂ）は（ａ）のドレイン電極１２の下部及びその近傍
の導体層１４が箇所の略拡大図である。
【図３】従来例に係るＬＤＭＯＳＦＥＴを示す模式図で
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）におけるＡ−Ａ’での略断面図であ
る。
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）におけるＡ−Ａ’での略断面図であ
る。
【図４】従来例に係るＬＤＭＯＳＦＥＴの素子形成領域
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。
１ ｐ型半導体基板 ２ ｎ型エピタキシャル層 ３ ｐ＋型素子分離領域 ４ 素子形成領域 ５ ｎ＋型ドレイン領域 ６ ｐ型チャネル領域 ７ ｎ＋型ソース領域 ８ ｐ−型不純物領域 ９ ゲート酸化膜 １０ 絶縁ゲート １１ 絶縁層 １２ ドレイン電極 １３ ソース電極 １４ 導体層
Claims (3)
- 【請求項１】 第一導電型半導体基板と、該第一導電型
半導体基板の一主表面上に形成され、表面から前記第一
導電型半導体基板に到達するように形成された高濃度第
一導電型素子分離領域及び前記第一導電型半導体基板に
より絶縁分離された第二導電型エピタキシャル層から成
る素子形成領域と、該素子形成領域の表面に露出するよ
うに前記素子形成領域内の略中心に形成された高濃度第
二導電型ドレイン領域と、該高濃度第二導電型ドレイン
領域に電気的に接続され、前記高濃度第一導電型素子分
離領域を跨いで他の前記素子形成領域に引き出されて成
るドレイン電極と、該ドレイン電極の下部及びその近傍
を除いて前記高濃度第二導電型ドレイン領域を囲むとと
もに前記高濃度第一導電型素子分離領域に隣接し、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された第一導電型チャネル領域と、前記高濃度
第一導電型素子分離領域及び第一導電型チャネル領域に
内包され、前記素子形成領域の表面に露出するように前
記素子形成領域内に形成された高濃度第二導電型ソース
領域と、該高濃度第二導電型ソース領域と前記高濃度第
二導電型ドレイン領域との間に介在する前記第一導電型
チャネル領域上にゲート酸化膜を介して形成された絶縁
ゲートと、該絶縁ゲートと電気的に接続されるように形
成されたゲート電極と、前記素子形成領域の表面に露出
するように前記第一導電型チャネル領域と前記高濃度第
二導電型ドレイン領域との間と、前記ドレイン電極の下
部及びその近傍との前記素子形成領域内に形成された前
記第一導電型チャネル領域よりも低濃度の低濃度第一導
電型不純物領域と、前記高濃度第二導電型ソース領域及
び高濃度第一導電型素子分離領域と電気的に接続される
ように形成されたソース電極と、前記素子形成領域上に
形成された絶縁層と、前記低濃度第一導電型不純物領域
上の前記絶縁層内に、容量結合するように形成された導
体層とを有して成る半導体装置において、前記ドレイン
電極の下部及びその近傍の容量結合して成る前記導体層
の容量を、前記素子形成領域の外周に向かうに従って小
さくなるようにしたことを特徴とする半導体装置。 - 【請求項２】 前記容量結合して成る導体層の対向する
部分の面積を、前記素子形成領域の外周に向かうに従っ
て小さくすることにより、前記ドレイン電極の下部及び
その近傍の容量結合して成る前記導体層の容量を、前記
素子形成領域の外周に向かうに従って小さくなるように
したことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記容量結合して成る導体層対の間隔
を、前記素子形成領域の外周に向かうに従って大きくす
ることにより、前記ドレイン電極の下部及びその近傍の
容量結合して成る前記導体層の容量を、前記素子形成領
域の外周に向かうに従って小さくなるようにしたことを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043594A JPH10242454A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043594A JPH10242454A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242454A true JPH10242454A (ja) | 1998-09-11 |
Family
ID=12668137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9043594A Pending JPH10242454A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242454A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617652B2 (en) | 2001-03-22 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | High breakdown voltage semiconductor device |
| US6750506B2 (en) | 1999-12-17 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device |
| JP2005251903A (ja) * | 2004-03-03 | 2005-09-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010157582A (ja) * | 2008-12-26 | 2010-07-15 | Rohm Co Ltd | 半導体装置 |
| JP2010157760A (ja) * | 2010-03-01 | 2010-07-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010283369A (ja) * | 2010-07-26 | 2010-12-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1997
- 1997-02-27 JP JP9043594A patent/JPH10242454A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750506B2 (en) | 1999-12-17 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device |
| US6617652B2 (en) | 2001-03-22 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | High breakdown voltage semiconductor device |
| JP2005251903A (ja) * | 2004-03-03 | 2005-09-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP4667756B2 (ja) * | 2004-03-03 | 2011-04-13 | 三菱電機株式会社 | 半導体装置 |
| JP2010157582A (ja) * | 2008-12-26 | 2010-07-15 | Rohm Co Ltd | 半導体装置 |
| JP2010157760A (ja) * | 2010-03-01 | 2010-07-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010283369A (ja) * | 2010-07-26 | 2010-12-16 | Mitsubishi Electric Corp | 半導体装置 |
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