JPH10223886A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10223886A JPH10223886A JP1947097A JP1947097A JPH10223886A JP H10223886 A JPH10223886 A JP H10223886A JP 1947097 A JP1947097 A JP 1947097A JP 1947097 A JP1947097 A JP 1947097A JP H10223886 A JPH10223886 A JP H10223886A
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Abstract
(57)【要約】
【課題】 素子分離領域を跨いで高電位のドレイン電極
を配線する場合においてもドレイン−ソース間の耐圧が
低下することのない半導体装置を提供する。 【解決手段】 素子形成領域４内の略中心にｎ＋型ドレ
イン領域５が形成され、ドレイン電極１１の下部及びそ
の近傍を除いて、ｐ＋型素子分離領域３に接してｎ＋型
ドレイン領域５を囲むように素子形成領域４内にｐ型チ
ャネル領域６を形成し、ｐ型チャネル領域６及びｐ＋型
素子分離領域３内に内包されるように素子形成領域４内
にｎ＋型ソース領域７が形成されている。そして、ドレ
イン電極１１は、２つに分割されて、ｎ＋型ドレイン領
域５から遠ざかるに従って放射状となるように配置され
ている。
を配線する場合においてもドレイン−ソース間の耐圧が
低下することのない半導体装置を提供する。 【解決手段】 素子形成領域４内の略中心にｎ＋型ドレ
イン領域５が形成され、ドレイン電極１１の下部及びそ
の近傍を除いて、ｐ＋型素子分離領域３に接してｎ＋型
ドレイン領域５を囲むように素子形成領域４内にｐ型チ
ャネル領域６を形成し、ｐ型チャネル領域６及びｐ＋型
素子分離領域３内に内包されるように素子形成領域４内
にｎ＋型ソース領域７が形成されている。そして、ドレ
イン電極１１は、２つに分割されて、ｎ＋型ドレイン領
域５から遠ざかるに従って放射状となるように配置され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものである。
るものである。
【０００２】
【従来の技術】高耐圧半導体装置の一つとして、横型２
重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET）があ
る。図３は、従来例に係るＬＤＭＯＳＦＥＴを示す略断
面図であり、（ａ）は状面から見た状態を示す略平面図
であり、（ｂ）は（ａ）におけるＺ−Ｚ’でも略断面図
である。このＬＤＭＯＳＦＥＴは、ｐ型半導体基板１上
にｎ型エピタキシャル層２が形成され、ｎ型エピタキシ
ャル層２の表面からｐ型半導体基板１に到達するように
ｐ＋型素子分離領域３が形成されている。そして、ｐ型
半導体基板１及びｐ＋型素子分離領域３により互いに絶
縁分離されたｎ型エピタキシャル層２から成る複数の素
子形成領域４が形成されている。
重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET）があ
る。図３は、従来例に係るＬＤＭＯＳＦＥＴを示す略断
面図であり、（ａ）は状面から見た状態を示す略平面図
であり、（ｂ）は（ａ）におけるＺ−Ｚ’でも略断面図
である。このＬＤＭＯＳＦＥＴは、ｐ型半導体基板１上
にｎ型エピタキシャル層２が形成され、ｎ型エピタキシ
ャル層２の表面からｐ型半導体基板１に到達するように
ｐ＋型素子分離領域３が形成されている。そして、ｐ型
半導体基板１及びｐ＋型素子分離領域３により互いに絶
縁分離されたｎ型エピタキシャル層２から成る複数の素
子形成領域４が形成されている。
【０００３】なお、ｐ＋型素子分離領域３の形成方法の
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。
【０００４】また、素子形成領域４の表面に露出するよ
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１１が形成されている。
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１１が形成されている。
【０００５】また、ドレイン電極１１の下部及びその近
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成されている。そ
して、素子形成領域４の表面に露出し、かつ、ｐ型チャ
ネル領域６及びｐ＋型素子分離領域３に内包されるよう
に、ボロン（Ｂ）等のｎ型不純物をイオン注入すること
によりｎ＋型ソース領域７が形成されている。
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成されている。そ
して、素子形成領域４の表面に露出し、かつ、ｐ型チャ
ネル領域６及びｐ＋型素子分離領域３に内包されるよう
に、ボロン（Ｂ）等のｎ型不純物をイオン注入すること
によりｎ＋型ソース領域７が形成されている。
【０００６】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜８を介して、ポリシリコン等から成る絶縁
ゲート９が形成されている。
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜８を介して、ポリシリコン等から成る絶縁
ゲート９が形成されている。
【０００７】また、ｎ型エピタキシャル層２上には、絶
縁層１０が形成され、絶縁ゲート９と電気的に接続され
るようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１２が形成されてい
る。
縁層１０が形成され、絶縁ゲート９と電気的に接続され
るようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１２が形成されてい
る。
【０００８】このようなＬＤＭＯＳＦＥＴは、ドレイン
電極１１に高電位、ソース電極１２に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、所謂ＲＥＳＵＲ
Ｆ（REduced SURface Field）原理を用いており、”I
nternational Electoronic Device Meeting Techni
cal Digest”，Dec.，p.238〜240（1979）に詳しく記
載されている。
電極１１に高電位、ソース電極１２に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、所謂ＲＥＳＵＲ
Ｆ（REduced SURface Field）原理を用いており、”I
nternational Electoronic Device Meeting Techni
cal Digest”，Dec.，p.238〜240（1979）に詳しく記
載されている。
【０００９】上述のＬＤＭＯＳＦＥＴは、他の信号処理
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図６（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１１を配
置する必要がある。
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図６（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１１を配
置する必要がある。
【００１０】
【発明が解決しようとする課題】ところが、上述のよう
な構成のＬＤＭＯＳＦＥＴにおいては、ドレイン電極１
１の電位が直下の絶縁層１０を介して、その下の素子形
成領域４の表面の電位分布に影響を及ぼすという問題が
あった。
な構成のＬＤＭＯＳＦＥＴにおいては、ドレイン電極１
１の電位が直下の絶縁層１０を介して、その下の素子形
成領域４の表面の電位分布に影響を及ぼすという問題が
あった。
【００１１】図４は、従来例に係るＬＤＭＯＳＦＥＴの
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１１をｐ＋型素子形成領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１１をｐ＋型素子形成領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図４より、ドレイン電極１１をｐ＋型素子形成領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１１によりｎ＋型ドレイン領域５がドレ
イン電極１１に沿って引き延ばされて素子形成領域４内
に反転層が発生し、ｐ＋型素子分離領域３の近傍に素子
形成領域４表面の電位分布が集中して、この部分で臨界
電界を越えてドレイン−ソース間耐圧が低下するという
問題があった。
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１１をｐ＋型素子形成領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１１をｐ＋型素子形成領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図４より、ドレイン電極１１をｐ＋型素子形成領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１１によりｎ＋型ドレイン領域５がドレ
イン電極１１に沿って引き延ばされて素子形成領域４内
に反転層が発生し、ｐ＋型素子分離領域３の近傍に素子
形成領域４表面の電位分布が集中して、この部分で臨界
電界を越えてドレイン−ソース間耐圧が低下するという
問題があった。
【００１２】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
を提供することにある。
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
を提供することにある。
【００１３】
【課題を解決するための手段】請求項１記載の発明は、
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記高濃度第二導電型ソース領域及び高濃度第
一導電型素子分離領域と電気的に接続されるように形成
されたソース電極と、前記素子形成領域上に形成された
絶縁層とを有して成る半導体装置において、前記ドレイ
ン電極を複数に分割し、分割された前記ドレイン電極を
前記高濃度第二導電型ドレイン領域から遠ざかるに従っ
て放射状となるように配置したものである。
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記高濃度第二導電型ソース領域及び高濃度第
一導電型素子分離領域と電気的に接続されるように形成
されたソース電極と、前記素子形成領域上に形成された
絶縁層とを有して成る半導体装置において、前記ドレイ
ン電極を複数に分割し、分割された前記ドレイン電極を
前記高濃度第二導電型ドレイン領域から遠ざかるに従っ
て放射状となるように配置したものである。
【００１４】請求項２記載の発明は、請求項１記載の半
導体装置のいて、分割された前記ドレイン電極を、前記
高濃度第二導電型ドレイン領域から遠ざかるに従ってさ
らに細分化したことを特徴とするものである。
導体装置のいて、分割された前記ドレイン電極を、前記
高濃度第二導電型ドレイン領域から遠ざかるに従ってさ
らに細分化したことを特徴とするものである。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＬＤＭＯＳＦＥＴを示す模式図であり、（ａ）は
上面から見た状態を示す略平面図であり、（ｂ）は
（ａ）におけるＸ−Ｘ’での略断面図である。なお、本
実施形態においては、説明の便宜上、第一導電型をｐ
型，第二導電型をｎ型として説明するが、ｐ型とｎ型が
逆の場合にも適用される。また、本実施形態に係るＬＤ
ＭＯＳＦＥＴの全体構成は、従来例として図３に示すＬ
ＤＭＯＳＦＥＴの全体構成と同様であるので、同一箇所
には同一符号を付して説明を省略し、異なる箇所につい
て説明する。本実施形態に係るＬＤＭＯＳＦＥＴは、従
来例として図３に示すＬＤＭＯＳＦＥＴにおいて、ドレ
イン電極１１を電流容量上必要な幅を満たすように２つ
に分割し、ｎ＋型ドレイン領域５から遠ざかるに従って
放射状に広がるように配置し、素子形成領域４の外部で
再び１つに結合された構成である。ここで、本実施形態
においては、分割する前のドレイン電極１１の幅と、分
割した後の各ドレイン電極１の幅の和が同じ値となるよ
うにドレイン電極を分割している。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＬＤＭＯＳＦＥＴを示す模式図であり、（ａ）は
上面から見た状態を示す略平面図であり、（ｂ）は
（ａ）におけるＸ−Ｘ’での略断面図である。なお、本
実施形態においては、説明の便宜上、第一導電型をｐ
型，第二導電型をｎ型として説明するが、ｐ型とｎ型が
逆の場合にも適用される。また、本実施形態に係るＬＤ
ＭＯＳＦＥＴの全体構成は、従来例として図３に示すＬ
ＤＭＯＳＦＥＴの全体構成と同様であるので、同一箇所
には同一符号を付して説明を省略し、異なる箇所につい
て説明する。本実施形態に係るＬＤＭＯＳＦＥＴは、従
来例として図３に示すＬＤＭＯＳＦＥＴにおいて、ドレ
イン電極１１を電流容量上必要な幅を満たすように２つ
に分割し、ｎ＋型ドレイン領域５から遠ざかるに従って
放射状に広がるように配置し、素子形成領域４の外部で
再び１つに結合された構成である。ここで、本実施形態
においては、分割する前のドレイン電極１１の幅と、分
割した後の各ドレイン電極１の幅の和が同じ値となるよ
うにドレイン電極を分割している。
【００１６】なお、本実施形態においては、素子形成領
域４の外部で分割されたドレイン電極１１を再び１つに
結合するようにしたが、これに限定される必要はない。
域４の外部で分割されたドレイン電極１１を再び１つに
結合するようにしたが、これに限定される必要はない。
【００１７】従って、本実施形態においては、従来例と
して図３に示すように、１本のドレイン電極１１をｐ＋
型素子分離領域３を跨いで素子形成領域４の外部に引き
出した場合に比べて、分割された各ドレイン電極１１の
幅を細くすることができるので、素子形成領域４の表面
での反転層の発生を抑制することができる。
して図３に示すように、１本のドレイン電極１１をｐ＋
型素子分離領域３を跨いで素子形成領域４の外部に引き
出した場合に比べて、分割された各ドレイン電極１１の
幅を細くすることができるので、素子形成領域４の表面
での反転層の発生を抑制することができる。
【００１８】また、ドレイン電極１１が素子形成領域４
の外部に向かうに従って、ドレイン電極１１とｎ型エピ
タキシャル層２との電位差が大きくなって、空乏層が素
子形成領域４の外部に向かうに従ってより伸びようとす
るのを、２つに分割されたドレイン電極１１間のｎ型エ
ピタキシャル層２が素子形成領域４の中央部へ引き戻す
働きをし、更に、ドレイン電極１１を素子形成領域４の
外部に向かうに従って放射状となるように配置したの
で、素子形成領域４の外部に向かうに従って、２つのド
レイン電極１１間のｎ型エピタキシャル層２の面積が大
きくなり、より引き戻す力が大きくなって電位分布を均
一化を図れ、高耐圧化が可能となる。
の外部に向かうに従って、ドレイン電極１１とｎ型エピ
タキシャル層２との電位差が大きくなって、空乏層が素
子形成領域４の外部に向かうに従ってより伸びようとす
るのを、２つに分割されたドレイン電極１１間のｎ型エ
ピタキシャル層２が素子形成領域４の中央部へ引き戻す
働きをし、更に、ドレイン電極１１を素子形成領域４の
外部に向かうに従って放射状となるように配置したの
で、素子形成領域４の外部に向かうに従って、２つのド
レイン電極１１間のｎ型エピタキシャル層２の面積が大
きくなり、より引き戻す力が大きくなって電位分布を均
一化を図れ、高耐圧化が可能となる。
【００１９】なお、本実施形態においては、ドレイン電
極１１を２つに分割する場合について説明したが、これ
に限定される必要はなく、３つ以上に分割しても良く、
例えば、図２に示すように、ｎ＋型ドレイン領域５から
遠ざかるに従ってドレイン電極１１をさらに細分化する
ようにすれば、さらに電位分布の均一化が図れて、さら
に高耐圧化が可能となる。
極１１を２つに分割する場合について説明したが、これ
に限定される必要はなく、３つ以上に分割しても良く、
例えば、図２に示すように、ｎ＋型ドレイン領域５から
遠ざかるに従ってドレイン電極１１をさらに細分化する
ようにすれば、さらに電位分布の均一化が図れて、さら
に高耐圧化が可能となる。
【００２０】
【発明の効果】請求項１記載の発明は、第一導電型半導
体基板と、第一導電型半導体基板の一主表面上に形成さ
れ、表面から第一導電型半導体基板に到達するように形
成された高濃度第一導電型素子分離領域及び第一導電型
半導体基板により絶縁分離された第二導電型エピタキシ
ャル層から成る素子形成領域と、素子形成領域の表面に
露出するように素子形成領域内の略中心に形成された高
濃度第二導電型ドレイン領域と、高濃度第二導電型ドレ
イン領域に電気的に接続され、高濃度第一導電型素子分
離領域を跨いで他の素子形成領域に引き出されて成るド
レイン電極と、ドレイン電極の下部及びその近傍を除い
て高濃度第二導電型ドレイン領域を囲むとともに高濃度
第一導電型素子分離領域に隣接し、素子形成領域の表面
に露出するように素子形成領域内に形成された第一導電
型チャネル領域と、高濃度第一導電型素子分離領域及び
第一導電型チャネル領域に内包され、素子形成領域の表
面に露出するように素子形成領域内に形成された高濃度
第二導電型ソース領域と、高濃度第二導電型ソース領域
と高濃度第二導電型ドレイン領域との間に介在する第一
導電型チャネル領域上にゲート酸化膜を介して形成され
た絶縁ゲートと、絶縁ゲートと電気的に接続されるよう
に形成されたゲート電極と、高濃度第二導電型ソース領
域及び高濃度第一導電型素子分離領域と電気的に接続さ
れるように形成されたソース電極と、素子形成領域上に
形成された絶縁層とを有して成る半導体装置において、
ドレイン電極を複数に分割し、分割されたドレイン電極
を高濃度第二導電型ドレイン領域から遠ざかるに従って
放射状となるように配置したので、１本のドレイン電極
を高濃度第一導電型素子分離領域を跨いで素子形成領域
の外部に引き出した場合に比べて、分割された各ドレイ
ン電極の幅を細くすることができ、素子形成領域の表面
での反転層の発生を抑制することができ、また、ドレイ
ン電極が素子形成領域の外部に向かうに従って、ドレイ
ン電極と第二導電型エピタキシャル層との電位差が大き
くなって、空乏層が素子形成領域の外部に向かうに従っ
てより伸びようとするのを、複数に分割されたドレイン
電極間の第二導電型エピタキシャル層が素子形成領域の
中央部へ引き戻す働きをし、更に、ドレイン電極を素子
形成領域の外部に向かうに従って放射状となるように配
置したので、素子形成領域の外部に向かうに従って、複
数のドレイン電極間の第二導電型エピタキシャル層の面
積が大きくなり、より引き戻す力が大きくなって電位分
布を均一化を図れ、高耐圧化が可能となり、素子分離領
域を跨いで高電位のドレイン電極を配線する場合におい
てもドレイン−ソース間の耐圧が低下することのない半
導体装置を提供することができた。
体基板と、第一導電型半導体基板の一主表面上に形成さ
れ、表面から第一導電型半導体基板に到達するように形
成された高濃度第一導電型素子分離領域及び第一導電型
半導体基板により絶縁分離された第二導電型エピタキシ
ャル層から成る素子形成領域と、素子形成領域の表面に
露出するように素子形成領域内の略中心に形成された高
濃度第二導電型ドレイン領域と、高濃度第二導電型ドレ
イン領域に電気的に接続され、高濃度第一導電型素子分
離領域を跨いで他の素子形成領域に引き出されて成るド
レイン電極と、ドレイン電極の下部及びその近傍を除い
て高濃度第二導電型ドレイン領域を囲むとともに高濃度
第一導電型素子分離領域に隣接し、素子形成領域の表面
に露出するように素子形成領域内に形成された第一導電
型チャネル領域と、高濃度第一導電型素子分離領域及び
第一導電型チャネル領域に内包され、素子形成領域の表
面に露出するように素子形成領域内に形成された高濃度
第二導電型ソース領域と、高濃度第二導電型ソース領域
と高濃度第二導電型ドレイン領域との間に介在する第一
導電型チャネル領域上にゲート酸化膜を介して形成され
た絶縁ゲートと、絶縁ゲートと電気的に接続されるよう
に形成されたゲート電極と、高濃度第二導電型ソース領
域及び高濃度第一導電型素子分離領域と電気的に接続さ
れるように形成されたソース電極と、素子形成領域上に
形成された絶縁層とを有して成る半導体装置において、
ドレイン電極を複数に分割し、分割されたドレイン電極
を高濃度第二導電型ドレイン領域から遠ざかるに従って
放射状となるように配置したので、１本のドレイン電極
を高濃度第一導電型素子分離領域を跨いで素子形成領域
の外部に引き出した場合に比べて、分割された各ドレイ
ン電極の幅を細くすることができ、素子形成領域の表面
での反転層の発生を抑制することができ、また、ドレイ
ン電極が素子形成領域の外部に向かうに従って、ドレイ
ン電極と第二導電型エピタキシャル層との電位差が大き
くなって、空乏層が素子形成領域の外部に向かうに従っ
てより伸びようとするのを、複数に分割されたドレイン
電極間の第二導電型エピタキシャル層が素子形成領域の
中央部へ引き戻す働きをし、更に、ドレイン電極を素子
形成領域の外部に向かうに従って放射状となるように配
置したので、素子形成領域の外部に向かうに従って、複
数のドレイン電極間の第二導電型エピタキシャル層の面
積が大きくなり、より引き戻す力が大きくなって電位分
布を均一化を図れ、高耐圧化が可能となり、素子分離領
域を跨いで高電位のドレイン電極を配線する場合におい
てもドレイン−ソース間の耐圧が低下することのない半
導体装置を提供することができた。
【００２１】請求項２記載の発明は、請求項１記載の半
導体装置において、分割されたドレイン電極を、高濃度
第二導電型ドレイン領域から遠ざかるに従ってさらに細
分化したので、さらに電位分布の均一化が図れて、さら
に高耐圧化が可能となる。
導体装置において、分割されたドレイン電極を、高濃度
第二導電型ドレイン領域から遠ざかるに従ってさらに細
分化したので、さらに電位分布の均一化が図れて、さら
に高耐圧化が可能となる。
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ’での略
断面図である。
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ’での略
断面図である。
【図２】本発明の他の実施形態に係るＬＤＭＯＳＦＥＴ
を示す模式図であり、（ａ）は上面から見た状態を示す
略平面図であり、（ｂ）は（ａ）におけるＹ−Ｙ’での
略断面図である。
を示す模式図であり、（ａ）は上面から見た状態を示す
略平面図であり、（ｂ）は（ａ）におけるＹ−Ｙ’での
略断面図である。
【図３】従来例に係るＬＤＭＯＳＦＥＴを示す模式図で
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）におけるＺ−Ｚ’での略断面図であ
る。
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）におけるＺ−Ｚ’での略断面図であ
る。
【図４】従来例に係るＬＤＭＯＳＦＥＴの素子形成領域
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。
１ ｐ型半導体基板 ２ ｎ型エピタキシャル層 ３ ｐ＋型素子分離領域 ４ 素子形成領域 ５ ｎ＋型ドレイン領域 ６ ｐ型チャネル領域 ７ ｎ＋型ソース領域 ８ ゲート酸化膜 ９ 絶縁ゲート １０ 絶縁層 １１ ドレイン電極 １２ ソース電極
Claims (2)
- 【請求項１】 第一導電型半導体基板と、該第一導電型
半導体基板の一主表面上に形成され、表面から前記第一
導電型半導体基板に到達するように形成された高濃度第
一導電型素子分離領域及び前記第一導電型半導体基板に
より絶縁分離された第二導電型エピタキシャル層から成
る素子形成領域と、該素子形成領域の表面に露出するよ
うに前記素子形成領域内の略中心に形成された高濃度第
二導電型ドレイン領域と、該高濃度第二導電型ドレイン
領域に電気的に接続され、前記高濃度第一導電型素子分
離領域を跨いで他の前記素子形成領域に引き出されて成
るドレイン電極と、該ドレイン電極の下部及びその近傍
を除いて前記高濃度第二導電型ドレイン領域を囲むとと
もに前記高濃度第一導電型素子分離領域に隣接し、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された第一導電型チャネル領域と、前記高濃度
第一導電型素子分離領域及び第一導電型チャネル領域に
内包され、前記素子形成領域の表面に露出するように前
記素子形成領域内に形成された高濃度第二導電型ソース
領域と、該高濃度第二導電型ソース領域と前記高濃度第
二導電型ドレイン領域との間に介在する前記第一導電型
チャネル領域上にゲート酸化膜を介して形成された絶縁
ゲートと、該絶縁ゲートと電気的に接続されるように形
成されたゲート電極と、前記高濃度第二導電型ソース領
域及び高濃度第一導電型素子分離領域と電気的に接続さ
れるように形成されたソース電極と、前記素子形成領域
上に形成された絶縁層とを有して成る半導体装置におい
て、前記ドレイン電極を複数に分割し、分割された前記
ドレイン電極を前記高濃度第二導電型ドレイン領域から
遠ざかるに従って放射状となるように配置したことを特
徴とする半導体装置。 - 【請求項２】 分割された前記ドレイン電極を、前記高
濃度第二導電型ドレイン領域から遠ざかるに従ってさら
に細分化したことを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1947097A JPH10223886A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1947097A JPH10223886A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223886A true JPH10223886A (ja) | 1998-08-21 |
Family
ID=12000218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1947097A Pending JPH10223886A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10223886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541335B2 (en) | 1999-02-15 | 2003-04-01 | Nec Corporation | Semiconductor device and method for manufacturing the same |
-
1997
- 1997-01-31 JP JP1947097A patent/JPH10223886A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541335B2 (en) | 1999-02-15 | 2003-04-01 | Nec Corporation | Semiconductor device and method for manufacturing the same |
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