KR100401278B1 - 보조전극을 가진 mos 전계효과 트랜지스터 - Google Patents
보조전극을 가진 mos 전계효과 트랜지스터 Download PDFInfo
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Abstract
본 발명은 동작 저항(Ron)을 가진 MOS 전계효과 트랜지스터에 관한 것이다. MOS 전계효과 트랜지스터에서 절연층(5)으로 둘러싸인 다결정 실리콘(12)을 포함하는 보조전극(11)이 제 1 도전형의 반도체 영역(3)들 사이의 드리프트 통로에 제공된다.
Description
공지된 대로, 동작 저항 특히 전력용 MOS 전계효과 트랜지스터의 동작 저항(Ron)을 줄이기 위한 방법에 대해 오랜 동안 조사가 진행되었다. 따라서 예를 들어, US 5 216 275호에는 서두에 설명된 방법으로 기본적으로 구성되는 전력용 반도체를 개시한다: 이러한 반도체 장치의 드리프트 통로는 소위 "전압 지속 층(voltage sustaining layer)"에 제공된다. 전압 지속 층은 서로 교대로 위치한 수직의 p및 n도전 영역을 포함하며 그 사이에 이산화 실리콘으로 만들어진 절연층이 제공된다. 도 4 는 이런 형태의 통상적인 반도체 장치의 예로서 MOSFET을 도시한다.
이 공지된 MOSFET은 반도체 몸체부(1)를 포함하는데, 몸체부는 n+도전성 드레인 접촉영역(2), 예를 들어, 영역(6)에 매립된 p도전성 반도체 영역 ("몸체부" 영역)(6) 및 n도전성 반도체 영역(7)처럼 이산화 실리콘으로 된 절연층(5)에 의해 서로 절연되고 서로 교대하는 n도전성 및 p도전성 반도체 영역(3 및 4)을 가진다.
다른 금속들은 선택적으로 사용될 수도 있지만 실리콘은 일반적으로 반도체 몸체부(1)에 사용된다. 설명된 도전형은 선택적으로 반대로 될 수도 있다.
도핑된 다결정 실리콘으로 만들어진 게이트 전극(9)은 예를 들어, 이산화 실리콘 또는 질화 실리콘으로 만들어진 절연층(8)에 매립되며 단자(G)가 제공된다. 알루미늄으로 만들어진 금속층(10)은 예를 들어, n도전영역(7)과 접촉하며, 접지될 수도 있는 소스 단자(S)에 제공된다. 드레인 전압(+UD)은 드레인 단자(D)에 제공된 n+도전성 반도체 층(2)에 공급된다.
공급된 전압(+UD)때문에, 영역(3 및 4)은 전하 캐리어가 서로 공핍화 된다. 반도체 몸체부(1)의 2개의 주표면 사이에 필러(pillar)를 형성하는 이런 영역(3,4)에서 만일 n형 도핑 및 p형 도핑의 총 양이 거의 같거나 또는 너무 작아서 영역(3,4)은 항복이 발생하기 전에 완전히 전하 캐리어의 공핍화가 되면, 이러한 MOSFET은 높은 전압을 차단할 수 있으며 그럼에도 불구하고 낮은 동작 저항(Ron)을 갖는다. n도전성 영역(3)과 p도전성 영역(4) 사이의 절연층(5) 때문에 이 경우 영역(6) 하부에 배치된 p도전성 영역(4)은 p도전성 영역이 완전히 전하 캐리어의 공핍화되지 않는 한 n도전성 영역에 대해 접지된 전계 극판으로 작용한다.
도 4 에 도시된 구조를 갖는 MOSFET은 상대적으로 생산하기 복잡한데, 이는 특히 절연층(5) 및 n도전성 반도체 몸체부(1)에서 절연층에 의해 둘러싸인 p도전성 영역(4)의 형성 때문이다.
본 발명은-제 1 및 제 2 주표면을 갖는 제 1 도전형의 반도체 몸체부, 상기 반도체 몸체부에 매립된 제 1 도전형과 상반하는 적어도 하나의 제 2 도전형 제 1 반도체 영역,-제 1 반도체 영역에 제공되는 제 1 도전형의 적어도 하나의 제 2 반도체 영역,-적어도 제 2 반도체 영역과 반도체 몸체부 사이의 제 1 반도체 영역 상부 영역에 배치되는 게이트 전극,-제 2 주표면 상의 반도체 몸체부와 접촉하는 제 1 전극 및 적어도 제 2 반도체 영역과 접촉되는 제 2 전극을 가지는 MOS 전계효과 트랜지스터에 관한 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 MOSFET의 단면도이다.
도 2 는 본 발명의 제 2 실시예에 따른 MOSFET의 단면도이다.
도 3 은 본 발명의 제 3 실시예에 따른 MOSFET의 단면도이다.
도 4 는 현재의 MOSFET의 단면도이다.
따라서 본 발명의 목적은 현재의 MOSFET과 비슷하게 낮은 동작 저항을 갖으면서 제조가 상당히 간단한 MOSFET을 제공하는 것이다.
서두에 설명된 형태의 MOSFET의 경우, 본 목적은 절연층을 가진 적어도 하나의 보조전극이 반도체 몸체부에 제공된다는 장점에 의해 본 발명에 따라 성취되며, 보조 전극은 반도체 몸체부의 제 1 및 제 2 주표면 사이의 방향으로 확장하며 전기적으로 제 1 반도체 영역에 접속된다. 보조전극은 바람직하게 제 1 반도체 영역 바로 하부에 위치한다.
이 경우 이런 형태의 다수의 보조전극이 각 제 1 반도체 영역 하부에 제공되는 것이 또한 가능하다. 이들 보조 전극은 적당한 경우 "펜슬-형 방식(pencial-like manner)"으로 형성된다. 보조전극은 제 2 주표면, 즉 드레인 접촉 영역에 근접한 지점의 영역에서 상기 고농도로 도핑된 제 1 도전형의 층까지 확장될 수도 있다. 그러나, 보조전극이 반도체 몸체부와 상기 고농도로 도핑된 제 1 도전형의 반도체 층 사이에 제공되는 저 도핑된 상기 제 1 도전형의 층까지 확장할 수 있으며, 제 1 전극은 상기 반도체 층과 접촉한다.
보조전극 그 자체는 바람직하게 고농도로 도핑된 다결정 실리콘을 포함하는 한편, 이산화 실리콘은 바람직하게 절연층으로 사용된다.
보조전극의 깊이는 예를 들어, 5 내지 40 ㎛ 사이일 수도 있으나 반면 폭은 1 에서 5 ㎛의 크기일 수 있다. 보조전극의 다결정 실리콘 상의 절연층 두께는 0.1 내지 1 ㎛ 사이일 수도 있으며 이 두께는 제 2 주표면의 방향으로 또는 2개의 주표면 사이의 보조전극의 중심을 향해 증가할 수도 있다.
본 발명에 따른 MOSFET은 특히 간단한 방법으로 제조될 수 있다: 예를 들어 n도전성 반도체 몸체부에 트렌치가 에칭에 의해 도입된다. 트렌치의 벽 및 바닥은 산화에 의해 형성되는 절연체가 제공되며, 그 결과 실리콘을 포함하는 반도체 몸체부에서 이산화 실리콘층은 절연층으로 형성된다. 이어 트렌치는 n+또는 p+도전성 다결정 실리콘으로 충전되며, 아무런 문제도 일으키지 않는다.
이 경우, p+-형 도핑은 보조전극의 다결정 실리콘에 선호된다: 이는 만일 홀이 절연층에 있다면 차단 pn 접합이 n도전성 반도체 몸체부에서 홀을 통해 p-형 확산 후 도입되기 때문이다. 보조전극의 다결정 실리콘에 대한 n+-형 도핑의 경우, 대조적으로 n도전성 반도체 몸체부에 대한 단락이 상기 홀에 의해 일어날 것이다.
보조전극 자체는 필러(pillar), 그리드(grid) 또는 스트립(strip)으로 형성될 수도 있고 또는 다른 구조를 가질 수도 있다.
게다가, 보조전극이 서로에 대해 보다 근접하게 위치할수록 n도전성 반도체 영역은 보다 고농도로 도핑될 수도 있다. 그러나, 이 경우 서로 평행하게 위치한 보조전극을 가진 n도전성 반도체 영역의 측면 전하는 항복 전하의 2배에 해당하는 도펀트 양을 초과하지 않아야 하는 것을 유의해야 한다.
보조전극의 다결정성 실리콘에서의 n+형 또는 p+형 도핑이 균일할 필요는 없다. 오히려, 도핑 농도의 불안정이 이 경우 쉽게 허용된다. 더욱이 보조전극 또는 트렌치의 깊이는 중요하지 않다: 이것들은 고농도로 도핑된 드레인 접촉 영역까지 확장할 수 있으나 그럴 필요는 없다.
예를 들어, n도전성 반도체 몸체부 대신에 상이하게 도핑된 층이 상기 몸체부에 제공될 수도 있다.
본 발명은 도면을 참조하여 이하에서 보다 상세히 설명된다.
도 4 는 서두에서 이미 설명되었다. 도 4 에서 처럼 도 1 또는 도 3 에서 동일한 참조 부호가 서로 대응하는 부분에 사용되었다. 도 4 에서 처럼 설명된 각 도전형이 반대로 되는 것이 또한 가능하다.
도 1 은 본 발명에 따른 MOSFET의 실시예를 도시한다. 여기서는 도 4 에 따른 통상적인 MOSFET과 대조적으로 절연층(5)으로 둘러싸인 p도전 영역(4)은 제공되지 않는다. 오히려, 도 1 의 실시예의 MOSFET에서 n+ 또는 p+도핑된 다결정 실리콘(12)을 포함하며 절연층(5)에 둘어싸인 보조전극(11)이 제공된다. 다결정 실리콘 대신 적절한 경우 상이하게 대응하는 도전 재료를 사용할 수 있다. 게다가, 절연층(5)은 이산화 실리콘과는 다른 금속, 예를 들어 질화 실리콘 또는 택일적으로 이산화 실리콘 또는 질화 실리콘과 같은 상이한 절연막을 포함할 수도 있다.
이런 보조전극은 도 4 의 현재의 MOSFET에서 p도전 영역(4)과 유사한 효과를 갖는다: 드레인 단자(D)에 공급되는 드레인 전압(+UD)때문에, n도전 영역(3)은 전하 캐리어의 공핍상태이다. 이 경우 도 4 의 통상적 구조를 가진 MOSFET의 경우보다 절연층(5) 상에 더 큰 전계 강도를 일으킨다. 그러나, 이는 전하 캐리어 공핍에 영향을 미치지 않는다.
본 발명의 본질적인 장점은 도 1 에 따른 MOSFET가 도 4 에 따른 MOSFET에 비해 제조가 상당히 간단하다는 사실에 있다: 단지 반도체 몸체부(1) 내로 폭 1 내지 5 ㎛ 및 깊이 5 내지 40 ㎛ 를 갖는 층(2)의 한도까지 트렌치(13)를 에칭하는 것이 필요하며, 이어 트렌치의 벽은 이산화 실리콘으로 된 절연층(5) 및 두께 0.1 내지 1 ㎛로 산화에 의해 커버링된다. 이 경우 절연층(5)의 두께가 특별히 중요하지는 않다: 오히려, 트렌치(13)에서 절연층은 상층부에서 기저부 그렇지 않으면 중심을 향해서 증가한다.
그 후에 트렌치는 n+또는 p+도핑될 수도 있는 다결정 실리콘(12)으로 충전된다. 그러나 전술한 대로 절연층(5)에 있을 수 있는 홀에 대하여 p+형 도핑은 더 높은 수율을 산출하기 때문에 p+형 도핑이 보조전극(11)에 유리하다.
보조전극의 배치(11)는 각 반도체 셀의 배치와 일치할 필요는 없다. 오히려, 보조전극(11)은 필러, 그리드 또는 스트립의 형태나 다른 구성으로 제공될 수도 있다.
보조전극(11)이 서로 인접할수록 n도전영역(3)은 바람직하게 보다 고농도로 도핑된다. 필수적인 것은 서로 평행하게 확장한 보조전극(11) 때문에 n도전영역(3)의 측면 회로 전하는 항복전하에 일치하는 도펀트 양의 2배를 초과하지 않는다는 것이다.
n도전영역(3)(또는 반도체 몸체부(1)) 대신에 다른 도핑을 가진 다수의 층을 제공하는 것도 또한 가능하다. 게다가, n+도전 영역(2)은 도 1에서 사선(15)으로 도시된 것처럼 np+층 시퀀스 또는 n+p+층 시퀀스로 대체될 수도 있다. 이어 이 경우 IGBT(insulated gate bipolar transistor:절연 게이트 바이폴러 드랜지스터)가 존재한다.
끝으로, 보조전극(11)의 다결정 실리콘(12)의 도핑은 균일할 필요는 없다.
도 2 는 본 발명의 또다른 실시예를 도시하는데, 도 1 의 실시예와는 대조적으로 2개의 보조전극(11)은 각 셀에 할당된다. 적당한 경우 2개 또는 그 이상의 보조전극(11)이 각 셀에 제공될 수 있다.
끝으로, 보조전극(11)이 드레인 단자(D)의 측면에 고농도로 도핑된 n+도전층(2)까지 확장될 필요는 없다. 같은 식으로, 보조전극(11)이 n+도전층(2)과 n도전영역(3) 사이에 제공되는 n-도전층에 미치는 것이 가능하다.
이어 본 발명은 간단한 방법으로 제조될 수 있는 MOSFET이 단지 반도체 기술에서 트렌치를 도입할 때 통상적인 단계를 필요로 하는 것을 가능하게 한다. 그럼에도 불구하고 본 발명은 낮은 동작저항(Ron)보장한다.
본 발명에 따른 MOS 전계효과 트랜지스터의 수직구조는 전술한 실시예에서 설명된다. 그러나, 본 발명은 보조전극이 반도체 몸체부의 측면 방향으로 확장하는 측면 구조에 또한 적용될 수 있음은 당연하다.
Claims (14)
- - 제 1 및 제 2 주표면을 갖는 제 1 도전형의 반도체 몸체부(1)를 포함하는데, 제 2 도전형의 적어도 하나의 제 1 반도체 영역(6)은 상기 제 1 주표면의 측면상에서 상기 반도체 몸체부에 매립된 상기 제 1 도전형과 상반되며,- 상기 제 1 반도체 영역에 제공되는 적어도 하나의 제 1 도전형의 제 2 반도체 영역(7),- 상기 제 2 반도체 영역(7)과 상기 반도체 몸체부(1) 사이의 상기 제 1 반도체 영역(6)의 적어도 상부 영역에 배치되는 게이트 전극, 및- 상기 제 2 주표면 상의 상기 반도체 몸체부(1)와 접촉하는 제 1 전극(D), 및 적어도 상기 제 2 반도체 영역(7)과 접촉하는 제 2 전극(10;S)을 포함하는 MOS 전계효과 트랜지스터에 있어서,상기 반도체 몸체부(2)에는 절연층(5)이 제공되는 적어도 하나의 보조전극(11)이 제공되며, 상기 보조전극은 상기 반도체 몸체부(1)의 상기 제 1 및 제 2 주표면 사이의 방향으로 연장되며 상기 제 1 반도체 영역(6)에 전기적으로 접속되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 하나 또는 그 이상의 상기 보조전극(11)은 상기 각 제 1 반도체 영역(6) 바로 하부에 제공되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 보조전극은 펜슬-형 방식으로 형성되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 보조전극(11)은 상기 제 2 주표면의 상기 영역에서 고농도로 도핑된 제 1 도전형의 층(2)에 이르는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 보조전극(11)은 상기 반도체 몸체부(1)와 상기 고농도로 도핑된 제 1 도전형의 반도체 층(2) 사이에 제공되는, 저농도로 도핑된 제 1 도전형 층(14)에 이르며, 상기 제 1 전극(D)은 상기 반도체 층과 접촉하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 보조전극은 이산화 실리콘으로 만들어진 절연층(5)으로 둘러싸인 고농도로 도핑된 다결정 실리콘을 포함하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 보조전극(11)의 깊이는 5 내지 40 ㎛인 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 보조전극(11)의 폭은 1 내지 5 ㎛ 인 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 절연층의 두께는 0.1 내지 1 ㎛인 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 절연층(5)의 상기 두께는 상기 제 2 주표면을 향하는 방향으로 증가하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 절연층(5)의 상기 두께는 상기 보조전극(11)의 중심을 향해서 증가하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 상기 보조전극(11)은 트렌치(13)를 에칭하고 상기 절연층(5) 및 다결정 실리콘(12)으로 상기 트렌치를 충전함으로써 형성되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 6 항에 있어서, 상기 다결정 실리콘(12)은 균일하게 도핑되지 않는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 또는 제 2 항에 있어서, 고농도로 도핑된 제 1 도전형의 층(2) 또는 제 1 도전형의 층 및 고농도로 도핑된 제 2 도전형의 층을 포함하는 층 시퀀스 또는 고농도로 도핑된 제 1 도전형의 층 및 고농도로 도핑된 제 2 도전형의 층을 포함하는 층 시퀀스가 상기 제 2 주표면의 영역에서 반도체 몸체부(1) 상에 제공되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
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