JP3859969B2 - 補助電極を有するｍｏｓ電界効果トランジスタ - Google Patents

Description

【０００１】
本発明は、ＭＯＳ電界効果トランジスタであって、
・第１の主表面及び第２の主表面を有する１つの伝導形の半導体ボディを有し、半導体ボディはこの１つの伝導形のゾーンを形成し、半導体ボディにおいて第１の主表面の側に第１の伝導形とは正反対の他の伝導形の少なくとも１つの第１の半導体ゾーンが埋め込まれており、
・１つの伝導形の少なくとも１つの第２の半導体ゾーンを有し、第２の半導体ゾーンは第１の半導体ゾーンに設けられており、
・第２の半導体ゾーンと半導体ボディとの間の第１の半導体ゾーンの少なくとも上方の領域にゲート電極を有し、
・半導体ボディに第２の主表面において１つの伝導形の高濃度ドープされたコンタクトゾーンを介して接続する第１の電極を有し、及び、少なくとも第２の半導体ゾーンに接続する第２の電極を有する、ＭＯＳ電界効果トランジスタに関する。
【０００２】
周知のように以前から特にパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）のオン抵抗Ｒ_onを低減する可能性が研究されてきた。例えばＵＳ５２１６２７５には冒頭に挙げたように原理的に構成されているパワー半導体装置が記述されている。この半導体装置のドリフト区間にはいわゆる「電圧サステイニング層（Voltage sustaining layer）」が設けられている。この電圧サステイニング層は互いに相並んだ垂直のｐ形領域及びｎ形領域から成り、これらのｐ形領域及びｎ形領域は互いに交互に配置され、これらのｐ形領域とｎ形領域との間には二酸化シリコンから成る絶縁層が設けられている。このような通常の半導体装置の例として図４にＭＯＳＦＥＴが示されている。
【０００３】
この公知のＭＯＳＦＥＴはｎ⁺形ドレインコンタクトゾーン２、交互に配置されたｎ形半導体ゾーン及びｐ形半導体ゾーン３乃至は４、ｐ形半導体ゾーン（「ボディ」ゾーン）６及びこのゾーン６に埋め込まれたｎ形半導体ゾーン７を有する半導体ボディ１から成る。ｎ形半導体ゾーンとｐ形半導体ゾーン３乃至は４は例えば二酸化シリコンから成る絶縁層５によって相互に分離されている。
【０００４】
半導体ボディ１には、場合によっては他の材料も使用できるが、通常はシリコンが使用される。また場合によっては上記の伝導形を正反対にすることもできる。
【０００５】
ドープされた多結晶シリコンから成るゲート電極９は例えば二酸化シリコン又は窒化シリコンから成る絶縁層８に埋め込まれており、接続端子Ｇが設けられている。例えばアルミニウムから成る金属層１０はｎ形ゾーン７に接続し、アースされるソース端子Ｓが設けられている。ドレイン端子Ｄが設けられているｎ⁺形半導体層２にはドレイン電圧+Ｕ_Dが印加される。
【０００６】
電圧+Ｕ_Dが印加されると、ゾーン３及び４は相互に電荷担体によって空乏化される。半導体ボディ１の２つの主表面の間に柱状に延在するこれらのゾーン３、４においてｎドーピング及びｐドーピングの総量がほぼ同じである場合、又は、降伏が発生する前にこれらのゾーン３、４が完全に電荷担体によって空乏化されるほどにこれらのゾーン３、４においてｎドーピング及びｐドーピングの総量が僅少な場合、このようなＭＯＳＦＥＴは高い電圧を遮断することができ、しかもそれにもかかわらず小さいオン抵抗Ｒ_onを有する。この場合、ｎ形ゾーン３とｐ形ゾーン４との間の絶縁層５のために、これらのゾーンが電荷担体によって完全には空乏化されていない場合には、ゾーン６の下に設けられたｐ形ゾーン４がｎ形ゾーン３に対するアースされたフィールドプレートとして使用される。
【０００７】
図４に示された構造を有するＭＯＳＦＥＴはその製造において比較的コスト高であり、これはとりわけｎ形半導体ボディ１の中の絶縁層５及びこの絶縁層５によって周囲を囲まれたｐ形ゾーン４に起因する。
【０００８】
従って、本発明の課題は、この既存のＭＯＳＦＥＴのような小さいオン抵抗を持ちながらも、はるかに簡単に製造できるＭＯＳＦＥＴを提供することである。
【０００９】
上記課題は、冒頭に挙げたようなＭＯＳＦＥＴにおいて、本発明により、半導体ボディには絶縁層によって被覆された少なくとも１つの補助電極が設けられており、この補助電極は、半導体ボディの第１の主表面と第２の主表面との間の方向において第１の半導体ゾーンから１つの伝導形のゾーンを貫いて延在しており、第１の半導体ゾーンに電気的に接続されていることによって解決される。
【００１０】
この場合、複数のこのような補助電極を各々の第１の半導体ゾーンの下に設けることも可能である。これらの補助電極は「棒状に」形成されている。補助電極は第２の主表面の領域の１つの伝導形の高濃度ドープされた層にまで、すなわち、ドレインコンタクトゾーンの近傍にまで延在しうる。しかし、補助電極が１つの伝導形の低濃度ドープされた層にまでしか到達しておらず、この低濃度ドープされた層が半導体ボディと第１の電極に接続された高濃度ドープされた１つの伝導形の半導体層との間に設けられていることも可能である。
【００１１】
補助電極自体は有利には高濃度ドープされた多結晶シリコンから成り、他方で絶縁層には有利には二酸化シリコンが使用される。
【００１２】
補助電極の深さは例えば５μｍと４０μｍとの間であり、他方でこの補助電極の幅は１〜５μｍのオーダである。補助電極の多結晶シリコン上の絶縁層の厚さは０.１μｍと１μｍとの間である。この絶縁層の厚さは第２の主表面の方向に向かって増大してゆくか又は２つの主表面の間の補助電極の中央部に至るまで増大してゆく。
【００１３】
本発明のＭＯＳＦＥＴはとりわけ簡単なやり方で製造できる。すなわち、例えばｎ形半導体ボディにトレンチが例えばエッチングによって設けられる。これらのトレンチの壁面及び底部に絶縁層を設ける。これは酸化によって行われる。この結果、シリコンから成る半導体ボディにおいて絶縁層として二酸化シリコン層が形成される。次いで、これらのトレンチをｎ⁺形の又はｐ⁺形の多結晶シリコンで充填する。これは全く問題を生じない。
【００１４】
この場合、補助電極の多結晶シリコンにはｐ⁺ドーピングが有利である：つまり、絶縁層に孔が存在している場合には、ｐ形拡散の後でこの孔によってｎ形半導体ボディにおいて遮断ｐｎ接合部が生じる。これに対して、補助電極の多結晶シリコンに対するｎ⁺ドーピングの場合には、このような孔によってｎ形半導体ボディへの短絡が喚起されてしまう。
【００１５】
補助電極自体は、柱状、格子状又はストリップ状か又は他の形状を有することができる。
【００１６】
また、ｎ形半導体ゾーンは、補助電極が互いに近接して配置されればされるほど、まずます高濃度ドープされる。しかし、この場合、次のことが考慮される。すなわち、補助電極が互いにパラレルに延在している場合、ｎ形半導体ゾーンの側面の表面電荷は降伏電荷の２倍に相応するドーピング材料量を上回ってはならない。
【００１７】
補助電極の多結晶シリコンのｎ⁺ドーピング又はｐ⁺ドーピングは均一である必要はない。むしろ、この場合、ドーピング濃度の変動が許容される。また、補助電極の深さ乃至はトレンチの深さは重要ではない：これらは高濃度ドープされたドレインコンタクトゾーンにまで到達してもよいが、これはする必要があるわけではない。
【００１８】
例えばｎ形半導体ボディの代わりに、この半導体ボディに対して異なるドーピングを有する層を設けることもできる。
【００１９】
次に本発明を図面に基づいて詳しく記述する。
【００２０】
図１は本発明の第１の実施例のＭＯＳＦＥＴの断面図である。
【００２１】
図２は本発明の第２の実施例のＭＯＳＦＥＴの断面図である。
【００２２】
図３は本発明の第３の実施例のＭＯＳＦＥＴの断面図である。
【００２３】
図４は既存のＭＯＳＦＥＴの断面図である。
【００２４】
図４は既に冒頭で説明した。図１から図３までには、互いに対応する部分に対して図４と同一の参照符号が使用されている。また、図４と同じように、それぞれ記載されている伝導形は正反対でもよい。
【００２５】
図１は本発明のＭＯＳＦＥＴの実施例を示す。図４の従来のＭＯＳＦＥＴとは異なり、ここでは絶縁層５によって周囲を囲まれたｐ形ゾーン４が設けられていない。むしろ、図１の実施例のＭＯＳＦＥＴには補助電極１１が設けられており、これらの補助電極１１はそれぞれｎ⁺ドープ又はｐ⁺ドープされた多結晶シリコン１２から成り、絶縁層５によって周囲を囲まれている。多結晶シリコンの代わりに、場合によっては他に相応に導電性を有する材料も使用できる。また、絶縁層５は二酸化シリコンとは別の材料、例えば窒化シリコンから、又は、例えば二酸化シリコン又は窒化シリコンのような様々な絶縁フィルムからも構成されうる。
【００２６】
これらの補助電極は、図４の従来のＭＯＳＦＥＴにおけるｐ形ゾーン４に類似の効果を有する。すなわち、ドレイン電圧+Ｕ_Dがドレイン端子Ｄに印加されると、ｎ形ソーン３が電荷担体によって空乏化される。この場合、絶縁層５においては図４の従来の構造を有するＭＯＳＦＥＴの場合よりも大きな電界の電界強度が発生する。しかし、これは電荷担体によって行われる空乏化になんら影響を与えない。
【００２７】
本発明の重要な利点は、図１のＭＯＳＦＥＴは図４のＭＯＳＦＥＴよりもはるかに簡単に製造できることである。すなわち、幅が約１〜５μｍで深さが約５〜４０μｍのトレンチ１３をほぼ層２に至るまで半導体ボディ１にエッチングしさえすればよく、次いでトレンチ１３の壁面を酸化によって０.１〜１μｍの層厚を有する二酸化シリコンから成る絶縁層５で被覆する。この場合、絶縁層５の厚さは特に重要ではない。むしろ、この厚さはトレンチ１３において上部から下部へと又は中央部まで増大してもよい。
【００２８】
続いて、これらのトレンチはｐ⁺ドープされた又はｎ⁺ドープされた多結晶シリコン１２によって充填される。しかし、有利には補助電極１１に対するｐ⁺ドーピングの方が選ばれるべきである。なぜなら、可能性として絶縁層５に存在するかもしれない孔を顧慮すると、このｐ⁺ドーピングの方が、既に説明したように、より大きな歩留まりを生じるからである。
【００２９】
補助電極１１の配置は個々の半導体セルの配置と一致する必要はない。むしろ、補助電極１１は柱状に、格子状に又はストリップ状に又はその他の形状で設けられる。
【００３０】
ｎ形ゾーン３は、有利には、補助電極１１が互いに近接すればするほど、ますます高濃度ドープされる。重要なことは、補助電極１１が互いにパラレルに延在する場合、ｎ形ゾーン３の側面の表面電荷が降伏電荷に相応するドーピング材料量の２倍を上回らないことだけである。
【００３１】
ｎ形ゾーン３（乃至は半導体ボディ１）の代わりに、異なるドーピングを有する複数の層を設けることもできる。さらに、ｎ^＋形ゾーン２はｎ-ｐ^＋層構造又はｎ^＋-ｐ^＋層構造によって置き換えることもでき、これは図１において破線１５によって示されている。この場合には、ＩＧＢＴとなる（ＩＧＢＴ＝絶縁ゲートを有するバイポーラトランジスタ）。
【００３２】
最終的に、補助電極１１の多結晶シリコン１２のドーピングは均一である必要はない。
【００３３】
図２は本発明の他の実施例を示しており、この実施例では、図１の実施例とは異なり、２つの補助電極１１が各セルに割り当てられている。当然、場合によっては３つの又は複数の補助電極１１を各セル毎に設けることもできる。
【００３４】
最終的には、補助電極１１がドレイン端子Ｄの側の高濃度ドープされたｎ⁺形層２にまで到達することも必要ない。同様に、これらの補助電極１１がｎ⁺形層２とｎ形ゾーン３との間に設けられているｎ^-形層１４で終わることも可能である。
【００３５】
本発明はこのように簡単なやり方で製造できるＭＯＳＦＥＴを可能にする。このＭＯＳＦＥＴはトレンチの形成の際の半導体技術における通常のステップを必要とするだけであり、それにもかかわらず小さいオン抵抗Ｒ_onを保障する。
【００３６】
上記の実施例では本発明のＭＯＳ電界効果トランジスタの垂直構造が記述された。当然、本発明は、横方向構造にも適用可能であり、この横方向構造の場合には補助電極１１が半導体ボディにおいて横方向に延在する。
【図面の簡単な説明】
【図１】 本発明の第１の実施例のＭＯＳＦＥＴの断面図である。
【図２】 本発明の第２の実施例のＭＯＳＦＥＴの断面図である。
【図３】 本発明の第３の実施例のＭＯＳＦＥＴの断面図である。
【図４】 既存のＭＯＳＦＥＴの断面図である。
【符号の説明】
１ 半導体ボディ
２ ｎ⁺形ドレインコンタクトゾーン
３ ｎ形半導体ゾーン
４ ｐ形半導体ゾーン
５ 絶縁層
６ ｐ形半導体ゾーン（「ボディ」ゾーン）
９ ゲート電極
Ｇ 接続端子
１０ 金属層
Ｓ ソース端子
Ｄ ドレイン端子
+Ｕ_D ドレイン電圧
１１ 補助電極
１２ 多結晶シリコン
１３ トレンチ
１５ 破線
１４ ｎ^-形層

Claims (14)

1. ＭＯＳ電界効果トランジスタであって、
   第１の主表面及び第２の主表面を有する１つの伝導形の半導体ボディ（１）を有し、該半導体ボディ（１）はこの１つの伝導形のゾーン（３）を形成し、前記半導体ボディ（１）において前記第１の主表面の側に第１の伝導形とは正反対の他の伝導形の少なくとも１つの第１の半導体ゾーン（６）が埋め込まれており、
   前記１つの伝導形の少なくとも１つの第２の半導体ゾーン（７）を有し、該第２の半導体ゾーン（７）は前記第１の半導体ゾーン（６）に設けられており、
   前記第２の半導体ゾーン（７）と前記半導体ボディ（１）との間の前記第１の半導体ゾーン（６）の少なくとも上方の領域にゲート電極（９）を有し、
   前記半導体ボディ（１）に前記第２の主表面において１つの伝導形の高濃度ドープされたコンタクトゾーン（２）を介して接続する第１の電極（Ｄ）を有し、及び、少なくとも前記第２の半導体ゾーン（７）に接続する第２の電極（１０；Ｓ）を有する、ＭＯＳ電界効果トランジスタにおいて、
   前記半導体ボディ（１）には、絶縁層（５）によって被覆された少なくとも１つの補助電極（１１）が設けられており、該補助電極（１１）は前記半導体ボディ（１）の前記第１の主表面と第２の主表面との間の方向において前記第１の半導体ゾーン（６）から前記１つの伝導形のゾーン（３）を貫いて延在しており、前記第１の半導体ゾーン（６）に電気的に接続されていることを特徴とする、ＭＯＳ電界効果トランジスタ。
2. 各々の第１の半導体ゾーン（６）のすぐ下に１つ又は複数の補助電極（１１）が設けられていることを特徴とする請求項１記載のＭＯＳ電界効果トランジスタ。
3. 補助電極は棒状に形成されていることを特徴とする請求項１又は２記載のＭＯＳ電界効果トランジスタ。
4. 補助電極（１１）は第２の主表面の領域の１つの伝導形の高濃度ドープされた層（２）にまで到達していることを特徴とする請求項１から３のうちの１項記載のＭＯＳ電界効果トランジスタ。
5. 補助電極（１１）は１つの伝導形の低濃度ドープされた層（１４）にまで到達しており、前記層（１４）は半導体ボディ（１）と第１の電極（Ｄ）に接続された高濃度ドープされた前記１つの伝導形の半導体層（２）との間に設けられていることを特徴とする請求項１から３のうちの１項記載のＭＯＳ電界効果トランジスタ。
6. 補助電極は高濃度ドープされた多結晶シリコン（１２）から成り、該多結晶シリコン（１２）は二酸化シリコンから成る絶縁層（５）によって周囲を囲まれていることを特徴とする請求項１から５のうちの１項記載のＭＯＳ電界効果トランジスタ。
7. 補助電極（１１）の深さは５〜４０μｍであることを特徴とする請求項１から６のうちの１項記載のＭＯＳ電界効果トランジスタ。
8. 補助電極（１１）の幅は１〜５μｍであることを特徴とする請求項１から７のうちの１項記載のＭＯＳ電界効果トランジスタ。
9. 絶縁層の厚さは０.１μｍと１μｍとの間であることを特徴とする請求項１から８のうちの１項記載のＭＯＳ電界効果トランジスタ。
10. 絶縁層（５）の厚さは第２の主表面の方向に向かって増大してゆくことを特徴とする請求項１から９のうちの１項記載のＭＯＳ電界効果トランジスタ。
11. 絶縁層（５）の厚さは補助電極（１１）の中央部に至るまで増大してゆくことを特徴とする請求項１から９のうちの１項記載のＭＯＳ電界効果トランジスタ。
12. 補助電極（１１）は、トレンチ（１３）をエッチングすること及び前記トレンチ（１３）を絶縁層（５）及び多結晶シリコン（１２）で充填することによって製造されることを特徴とする請求項１から１１のうちの１項記載のＭＯＳ電界効果トランジスタ。
13. 多結晶シリコン（１２）は均一にはドープされていないことを特徴とする請求項６記載のＭＯＳ電界効果トランジスタ。
14. 第２の主表面の領域の半導体ボディ（１）において、１つの伝導形の高濃度ドープされた層がコンタクトゾーン（２）として設けられていることを特徴とする請求項１から１３のうちの１項記載のＭＯＳ電界効果トランジスタ。

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