JP2006310735A - 一体型本体短絡を有する上部ドレインｆｅｔ - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims 10
- 238000009413 insulation Methods 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract 2
- 238000012856 packing Methods 0.000 abstract 1
- 239000007943 implant Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 spacer nitride Chemical class 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
【課題】実装密度の向上した上部ドレインＭＯＳを提供する。
【解決手段】上部ドレインＭＯＳゲートデバイスは、半導体ダイの最上部にドレイン１７を有し、ダイ基板の底部にソース２０を有する。間隔を空けた平行トレンチ３０，３１は、ダイ上面から、ドリフト領域１４、チャネル領域１３を介して延び、基板領域において終了する。各トレンチ３０，３１の底部は、基板ソースをチャネル領域に短絡させるためにシリサイド導体５０，５１を収容する。シリサイド導体５０，５１は、その後、その上面において絶縁され、ゲート電極３６，３７が、チャネル／ソース短絡部を収容するものと同じトレンチ３０，３１に配置される。
【選択図】図１
【解決手段】上部ドレインＭＯＳゲートデバイスは、半導体ダイの最上部にドレイン１７を有し、ダイ基板の底部にソース２０を有する。間隔を空けた平行トレンチ３０，３１は、ダイ上面から、ドリフト領域１４、チャネル領域１３を介して延び、基板領域において終了する。各トレンチ３０，３１の底部は、基板ソースをチャネル領域に短絡させるためにシリサイド導体５０，５１を収容する。シリサイド導体５０，５１は、その後、その上面において絶縁され、ゲート電極３６，３７が、チャネル／ソース短絡部を収容するものと同じトレンチ３０，３１に配置される。
【選択図】図１
Description
本願は、出典を明示することによりその開示内容全体を本願明細書の一部とする２００４年１０月１日提出の米国仮出願第６０／６１５，４４７号の利益及び優先権を主張する。
本発明は、更に、出典を明示することによりその内容を本願明細書の一部とするＤａｎｉｅｌ Ｍ．Ｋｉｎｚｅｒ、Ｄａｖｉｄ Ｐａｕｌ Ｊｏｍｅｓ、及びＫｙｌｅ Ｓｐｒｉｎｇ名義で２００５年９月１日に提出された同時係属出願ＩＲ−２７５１「上部ドレインＭＯＳゲートデバイス及びその製造プロセス」米国出願番号第１１／２１７，８７０号に関連する。
本発明は、パワーＭＯＳゲートデバイスに関し、特に、半導体ダイの接合受領面の上にドレインが存在するデバイスに関する。
デバイスドレインが半導体ダイ又はウェーハの接合受領面の上に存在するパワーＭＯＳＦＥＴは、周知である。こうしたデバイスは、ダイの上面内に深く配置された本体接合部にソースを短絡させる手段を有する必要がある。この接合部を作成するのに利用可能な一方法は、本体接合部へ延び、その後、トレンチ底部において導電短絡を形成する専用のトレンチを形成することだった。これは、デバイスのセル（又はストライプ）毎に、ポリシリコンゲートトレンチと、間隔を空けた別個の短絡トレンチとを必要とすることから、ダイの面積を使用する。
本発明によれば、ソースと本体との短絡は、ゲートトレンチの底部において形成されるため、トレンチタイプのパワーＭＯＳゲートデバイスにおいて、高いゲートトレンチ密度が可能となる。好ましくは、短絡材料は、ゲートポリシリコンとドレインとの上にわたる断続シリサイド層の一部である、トレンチ底部の導電性シリサイドである。
先ず図１を参照すると、二つの隣接する「セル」を断面により図示しており、「セル」は、半導体ダイ内で延長或いは封入してよく、本発明に従って構築し得るものであり、ソースと本体との接合部は、各ゲートトレンチの底部に存在する。
したがって、図１において、図示したデバイスは、薄いＮ+タイプの層１１を上に有したＮ++基板１０を有する。Ｐ+層１２は、層１１の上に形成され、Ｐチャネル層１３は、層１２の上に形成される。Ｎ-ドリフト領域１４は、層１３の上に形成され、Ｎ+ドレイン接触層１５は、層１４の上に形成される。導電シリサイド層１６は、層１５の上に配置され、前部ドレイン金属１７は、シリサイド層１６の上に、接触して配置される。後部ソース金属２０は、本体１０の底部に堆積させることに留意されたい。Ｎチャネルデバイスが図示されている。導電形式を反転し、Ｐチャネルデバイスを形成してもよい。
他の多数の同一のトレンチのうち、二つのゲートトレンチは、トレンチ３０及び３１として図示したように、ウェーハにおいて形成される。トレンチ３０及び３１は、それぞれ底部酸化物セグメント３２及び３３のような絶縁酸化物を収容し、それぞれゲート酸化物３４及び３５により内側を覆われる。それぞれポリシリコン等で構成された導電ゲート部３６及び３７は、トレンチ３０及び３１内に配置され、ゲート３６及び３７とドレイン１７との間に適切な電位を加えた時、ゲート酸化物３４及び３５に対向するチャネル領域を反転させ、上部ドレイン１７と底部ソース２０との間でデバイスをオンにする作用が可能である。
全てのゲート３６、３７は、任意の望ましい形で、共に適切に接続されることに留意されたい（図示せず）。更に、トレンチ３０及び３１は、ポリ部３６及び３７の上方において、酸化物充填キャップ４０及び４１によって充填されることに留意されたい。
Ｎ領域１４と、Ｐ領域１３と、Ｎ領域１０とによって構成される寄生的Ｎ／Ｐ／Ｎトランジスタは、このバイポーラデバイスがオンになるのを防止するために短絡させる必要がある。本発明によれば、この短絡は、各トレンチ３０及び３１の底部において提供される。そのため、導電シリサイド短絡５０及び５１が、それぞれトレンチ３０及び３１の底部において形成され、ソース領域１０及び１１を、チャネル領域１３からのＰ+チャネル延長部に電気的に接続させる。
この短絡は、それぞれＮ+及びＮ接触領域６０及び６１の提供によって改善される。
図２乃至図５は、デバイス製造のための新規のプロセスと共に、本発明の第二の実施形態を図示している。
先ず図２を参照すると、初期プロセスステップと共に開始Ｎ++基板１００が図示されている。図１の実施形態と同様に、基板１００は、上にＮ層１０１を有し、層１０１の上にＰ+層１０２が存在する。Ｐチャネル層１０３は、チャネル接触層１０２の上に存在し、Ｎ+タイプドリフト領域１０４は、層１０３の上に存在する。上記及び図１の様々な層の厚さは、図の右手余白にマイクロメートルの単位で記載され、上部余白にオングストロームの単位で記載されている。
ウェーハを準備するシーケンスの第一の主要なステップとして、図２に示したように、ダイ上面の上で酸化物１１０を生成し、フォトリソグラフィステップを実行し、最終的に、一定の深度でドリフト領域１０４内へ延びる、間隔の空いたトレンチ１１１及び１１２を発生させ、層１０４に酸化物被覆メサ１１３及び１１４を残す。
その後、図３に示したように、更なるトレンチエッチングを行い、トレンチ１２０及び１２１を形成し、Ｎタイプ本体短絡インプラント１２２及び１２３をトレンチ１２０及び１２１それぞれの底部に形成する。
次に、ゲート酸化物（４５０Å）１２４、１２５をトレンチ１２０及び１２１それぞれにおいて生成し、ポリシリコン部１２６及び１２７をトレンチ１２０及び１２１それぞれに充填する。これらのポリシリコン部１２６及び１２７は、その後、ドーピングして導電性とし、次に、中心長さに沿って、それぞれインプラント１２２、１２３までエッチングする。
次に、窒化物層１３１及び１３２（１５０Å）を、トレンチ１２０及び１２１内において、ポリシリコンゲート部１２６及び１２７の露出壁全体に堆積させる。この後、窒化物及び酸化物エッチングにより、インプラント１２２及び１２３が露出される。インプラント（リン）は、必要ならば、短絡駆動の前に、この時点で実施可能であることに留意されたい。
次に図４を参照すると、更なるトレンチエッチングを実施して、ポリシリコンゲート１２６及び１２７の高さを低減し、トレンチ１２０及び１２１の底部において、Ｎ層１０１に対する窓１４０、１４１を開く。
その後、図５に示したように、スペーサ窒化物層１３１、１３２を除去し、メサ酸化物エッチングを実施して、酸化物１１０をメサ１１３及び１１４のレベルまで同平面となるように除去する。その後、Ｎ+ドレインインプラント１５０、１５１を、Ｎドリフト領域１１３及び１１４の最上部に形成する
次に、チタン層１５５及び１５６をドレインインプラント１５０、１５１それぞれの上に堆積させ、同時に、チタン接触層１５７及び１５８をトレンチ１２０及び１２１の底部に堆積させ、同じトレンチにおいて、ポリシリコンゲートとの本体短絡部として機能させる。急速熱アニールプロセスを実施し、余分なチタンを取り去り、その後、更なる急速熱アニールを行う。
その後、トレンチ１２０及び１２１に、絶縁材（図示せず）を充填し、ドレイン接触部（図示せず）を、ダイ最上部に形成し、シリサイド１５５及び１５６に接触させ、更に、ドレイン接触部（図示せず）を、基板１００の底部に堆積させる。
以上、本発明をその特定の実施形態に関連して説明してきたが、その他の多数の変更及び変形並びにその他の用途は当業者には明らかであろう。したがって、本発明は本明細書での特定の開示により限定されないことが好ましい。
Claims (15)
- 上部ドレインＭＯＳゲートデバイスであって、組み合わせとして、
上面及び底面と、前記底面から延びる一導電タイプの基板と、前記基板上の第二の導電タイプのチャネル領域と、前記チャネル領域上の前記一導電タイプのドリフト領域と、を有する半導体ダイと、
前記上面から延びて前記ドリフト領域と前記チャネル領域とを貫通して前記基板領域で終端する、平行に離間した複数のトレンチであって、前記トレンチのそれぞれの底部は、前記基板領域を前記チャネル領域に接続する導電層をそれぞれ有する、複数のトレンチと、
前記トレンチのそれぞれの底部における底部絶縁部と、
少なくとも前記チャネル領域の深さの部分に隣接した、前記トレンチのそれぞれの壁を覆うゲート酸化物と、
前記トレンチのそれぞれの内部において、その底部では前記底部絶縁部によって境界され、その側部では前記ゲート酸化物ライナによって境界された導電ゲート部と、
前記導電ゲート部の上部の上方において、前記トレンチの上部を実質的に充填する上部絶縁部と、
前記上面に配置され、前記トレンチ間の前記ドリフト領域に接触した上部ドレイン電極と、
前記底面に接続された底部ソース電極と、
を備えるデバイス。 - 前記一導電タイプは、Ｎタイプである、請求項１記載のデバイス。
- 前記導電部は、導電性ポリシリコンである、請求項１記載のデバイス。
- 前記トレンチの前記底部の前記導電層は、導電性シリサイドで形成されている、請求項１記載のデバイス。
- 更に、前記ドリフト領域層上に、前記一タイプのキャリアの増加した濃度を有する接触拡散部を含む、請求項１記載のデバイス。
- 更に、前記ドリフト領域上に導電性シリサイド層を含む、請求項１記載のデバイス。
- 更に、前記第二の導電タイプの拡散部であって、前記チャネル層と前記基板との間に配置され、前記チャネル層よりも高濃度を有する拡散部を含む、請求項１記載のデバイス。
- 更に、前記トレンチの前記壁に形成され、前記チャネル領域から前記基板へ延び、前記導電層の外側の壁に接触する前記一タイプの接触拡散部を含む、請求項１記載のデバイス。
- 更に、前記ドリフト領域層上に、前記一タイプのキャリアの増加した濃度を有する接触拡散部を含む、請求項４記載のデバイス。
- 更に、前記ドリフト領域上に、導電性シリサイド層を含む、請求項１記載のデバイス。
- 更に、前記ドリフト領域上に、導電性シリサイド層を含む、請求項９記載のデバイス。
- 更に、前記第二の導電タイプの拡散部であって、前記チャネル層と前記基板との間に配置され、前記チャネル層よりも高濃度を有する拡散部を含む、請求項１０記載のデバイス。
- 更に、前記第二の導電タイプの拡散部であって、前記チャネル層と前記基板との間に配置され、前記チャネル層よりも高濃度を有する拡散部を含む、請求項１１記載のデバイス。
- 更に、前記トレンチの前記壁に形成され、前記チャネル領域から前記基板へ延び、前記導電層の外側の壁に接触する前記一タイプの接触拡散部を含む、請求項１３記載のデバイス。
- 前記導電性シリサイド層は、単一の堆積ステップにおいて形成される、請求項１０記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61544704P | 2004-10-01 | 2004-10-01 | |
| US11/238,207 US7456470B2 (en) | 2004-10-01 | 2005-09-29 | Top drain fet with integrated body short |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006310735A true JP2006310735A (ja) | 2006-11-09 |
Family
ID=35455871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005289980A Ceased JP2006310735A (ja) | 2004-10-01 | 2005-10-03 | 一体型本体短絡を有する上部ドレインｆｅｔ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7456470B2 (ja) |
| EP (1) | EP1643559A3 (ja) |
| JP (1) | JP2006310735A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070158779A1 (en) * | 2006-01-12 | 2007-07-12 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a buried damage layer |
| US7648869B2 (en) * | 2006-01-12 | 2010-01-19 | International Business Machines Corporation | Method of fabricating semiconductor structures for latch-up suppression |
| US7276768B2 (en) * | 2006-01-26 | 2007-10-02 | International Business Machines Corporation | Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures |
| US7491618B2 (en) * | 2006-01-26 | 2009-02-17 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a conductive region |
| US20070194403A1 (en) * | 2006-02-23 | 2007-08-23 | International Business Machines Corporation | Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods |
| US7982284B2 (en) * | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
| DE102006029701B4 (de) * | 2006-06-28 | 2017-06-01 | Infineon Technologies Ag | Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils |
| US7633120B2 (en) * | 2006-08-08 | 2009-12-15 | Alph & Omega Semiconductor, Ltd. | Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates |
| US7754513B2 (en) * | 2007-02-28 | 2010-07-13 | International Business Machines Corporation | Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures |
| US7818702B2 (en) * | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
| US7989885B2 (en) * | 2009-02-26 | 2011-08-02 | Infineon Technologies Austria Ag | Semiconductor device having means for diverting short circuit current arranged in trench and method for producing same |
| US10205017B2 (en) * | 2009-06-17 | 2019-02-12 | Alpha And Omega Semiconductor Incorporated | Bottom source NMOS triggered Zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS) |
| DE102010039258B4 (de) * | 2010-08-12 | 2018-03-15 | Infineon Technologies Austria Ag | Transistorbauelement mit reduziertem Kurzschlussstrom |
| CN107482054B (zh) | 2011-05-18 | 2021-07-20 | 威世硅尼克斯公司 | 半导体器件 |
| US8471331B2 (en) * | 2011-08-15 | 2013-06-25 | Semiconductor Components Industries, Llc | Method of making an insulated gate semiconductor device with source-substrate connection and structure |
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- 2005-10-03 JP JP2005289980A patent/JP2006310735A/ja not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| US20060113589A1 (en) | 2006-06-01 |
| US7456470B2 (en) | 2008-11-25 |
| EP1643559A3 (en) | 2007-11-07 |
| EP1643559A2 (en) | 2006-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090901 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091026 |
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| A601 | Written request for extension of time |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091029 |
|
| A602 | Written permission of extension of time |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091029 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101203 |
|
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
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