JP2000252468A - 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法 - Google Patents
埋め込みゲートを有するｍｏｓゲート装置およびその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】トレンチゲート構造を有するＭＯＳトランジス
ターを提供する。 【解決手段】 改良されたトレンチＭＯＳゲート装置
は、上にドープされた層を配置したモノクリスタル半導
体基体２０１を具える。この上側層は上側表面上に重く
ドープされた第１の極性を有し、ドレイン領域２０３の
上に横たわる複数の本体領域を具える。上側層は、さら
に、その上側表面に、本体領域の極性と逆の第２の極性
を得る重くドープされた複数のソース領域を含む。ゲー
トトレンチ２０７は前記上側層の上側表面２１４からド
レイン領域２０３まで延在しており、位置のソース領域
を次の領域から隔離している。トレンチは誘電材料でで
きた層を具えるフロア２０９およびサイドウオール２０
８を有し、選択されたレベルまで満たされた導電ゲート
材料と、ゲート材料２１０の上に横たわりトレンチを実
質的に満たしている誘電材料でできた絶縁層を含む。
ターを提供する。 【解決手段】 改良されたトレンチＭＯＳゲート装置
は、上にドープされた層を配置したモノクリスタル半導
体基体２０１を具える。この上側層は上側表面上に重く
ドープされた第１の極性を有し、ドレイン領域２０３の
上に横たわる複数の本体領域を具える。上側層は、さら
に、その上側表面に、本体領域の極性と逆の第２の極性
を得る重くドープされた複数のソース領域を含む。ゲー
トトレンチ２０７は前記上側層の上側表面２１４からド
レイン領域２０３まで延在しており、位置のソース領域
を次の領域から隔離している。トレンチは誘電材料でで
きた層を具えるフロア２０９およびサイドウオール２０
８を有し、選択されたレベルまで満たされた導電ゲート
材料と、ゲート材料２１０の上に横たわりトレンチを実
質的に満たしている誘電材料でできた絶縁層を含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、特に、ＭＯＳゲート装置とその製造方法に
関する。
ものであり、特に、ＭＯＳゲート装置とその製造方法に
関する。
【０００２】
【従来の技術】トレンチゲート構造を有するＭＯＳトラ
ンジスタはプラナトランジスタに比して、高電流、低電
圧スイッチングに適用が可能な点が重要な利点である。
後者の構成では、高電流にて圧縮が生じ、このような状
態で動作するように意図したトランジスタの設計に実質
的に制約が生じることがある。
ンジスタはプラナトランジスタに比して、高電流、低電
圧スイッチングに適用が可能な点が重要な利点である。
後者の構成では、高電流にて圧縮が生じ、このような状
態で動作するように意図したトランジスタの設計に実質
的に制約が生じることがある。
【０００３】ＤＭＯＳ装置のトレンチゲートは、通常、
ソースからドレインへと延在し、サイドウオールを有す
るトレンチとフロアを具える。このトレンチとフロアは
各々熱成長した二酸化シリコン層に沿って並んでいる。
この整列したトレンチは、ドープしたポリシリコンで満
たされているこのトレンチゲート構造は圧縮電流を少な
くし、その結果、固有オン抵抗値を下げる。さらに、ト
レンチゲートでは、ソースの底部からトレンチの縦のサ
イドウオールに沿ってドレインの下側へトランジスタ本
体を横切って延在するＭＯＳチャンネル内において、セ
ルピッチを小さくすることができる。これによって、チ
ャンネル密度が高くなり、オン抵抗へのチャンネルの寄
与が減少する。トレンチ型ＤＭＯＳトランジスタの構造
と性能は、ソリッドステートエレクトロニクス、１９９
１、Ｖｏｌ．３４、Ｎｏ．５、ｐｐ４９３−５０７に掲
載されているブルシア及びロッセン（Bulucea and Ross
en)の文献、“高電流（１００Ａレンジ）スイッチング
用トレンチＤＭＯＳトランジスタテクノロジ”(Trench
DMOS Transistor Technology for High-Current (100A
Range) Switching)において、議論されている。ＤＭＯ
Ｓ装置のこのユーティリティの他にも、トレンチゲート
は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ
ｓ）、ＭＯＳ制御サイリスタ（ＭＣＴｓ）、他のＭＯＳ
ゲート装置においても有利に作用する。
ソースからドレインへと延在し、サイドウオールを有す
るトレンチとフロアを具える。このトレンチとフロアは
各々熱成長した二酸化シリコン層に沿って並んでいる。
この整列したトレンチは、ドープしたポリシリコンで満
たされているこのトレンチゲート構造は圧縮電流を少な
くし、その結果、固有オン抵抗値を下げる。さらに、ト
レンチゲートでは、ソースの底部からトレンチの縦のサ
イドウオールに沿ってドレインの下側へトランジスタ本
体を横切って延在するＭＯＳチャンネル内において、セ
ルピッチを小さくすることができる。これによって、チ
ャンネル密度が高くなり、オン抵抗へのチャンネルの寄
与が減少する。トレンチ型ＤＭＯＳトランジスタの構造
と性能は、ソリッドステートエレクトロニクス、１９９
１、Ｖｏｌ．３４、Ｎｏ．５、ｐｐ４９３−５０７に掲
載されているブルシア及びロッセン（Bulucea and Ross
en)の文献、“高電流（１００Ａレンジ）スイッチング
用トレンチＤＭＯＳトランジスタテクノロジ”(Trench
DMOS Transistor Technology for High-Current (100A
Range) Switching)において、議論されている。ＤＭＯ
Ｓ装置のこのユーティリティの他にも、トレンチゲート
は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ
ｓ）、ＭＯＳ制御サイリスタ（ＭＣＴｓ）、他のＭＯＳ
ゲート装置においても有利に作用する。
【０００４】図１は、従来のトレンチＭＯＳゲート装置
１００の構成を示す断面図である。図１には一つのＭＯ
ＳＦＥＴが示されているだけであるが、現在工業用に使
用されている装置は、通常、様々なセルラ状またはスト
ライプ状のレイアウトで配置されたＭＯＳＦＥＴｓアレ
イとして構成されている。
１００の構成を示す断面図である。図１には一つのＭＯ
ＳＦＥＴが示されているだけであるが、現在工業用に使
用されている装置は、通常、様々なセルラ状またはスト
ライプ状のレイアウトで配置されたＭＯＳＦＥＴｓアレ
イとして構成されている。
【０００５】装置１００は、ドープされた基板１０１
（Ｎ＋）を具え、その上にドープされたエピタキシャル
層１０２を成長させている。エピタキシャル層１０２
は、ドレイン領域１０３と、重くドープされた（Ｐ＋）
本体領域１０４と、Ｐ型ウエル１０５とを具える。エピ
タキシャル層１０２内で本体領域に隣接して、重くドー
プされた（Ｎ＋）ソース領域１０６が設けられている。
このソース領域は誘電性のゲートトレンチ１０７で互い
に隔離されており、このトレンチゲートはサイドウオー
ル１０８とフロア１０９を有する。ゲートトレンチ１０
７は実質的にゲート半導体材料１１０で満たされてい
る。ソース領域１０６とゲート半導体材料１１０は、装
置１００が機能するためには電気的に絶縁されていなけ
ればならないので、誘電層１１１で被覆されている。コ
ンタクト開口１１２を介して金属１１３は本体領域１０
４およびソース領域１０６に接続されている。
（Ｎ＋）を具え、その上にドープされたエピタキシャル
層１０２を成長させている。エピタキシャル層１０２
は、ドレイン領域１０３と、重くドープされた（Ｐ＋）
本体領域１０４と、Ｐ型ウエル１０５とを具える。エピ
タキシャル層１０２内で本体領域に隣接して、重くドー
プされた（Ｎ＋）ソース領域１０６が設けられている。
このソース領域は誘電性のゲートトレンチ１０７で互い
に隔離されており、このトレンチゲートはサイドウオー
ル１０８とフロア１０９を有する。ゲートトレンチ１０
７は実質的にゲート半導体材料１１０で満たされてい
る。ソース領域１０６とゲート半導体材料１１０は、装
置１００が機能するためには電気的に絶縁されていなけ
ればならないので、誘電層１１１で被覆されている。コ
ンタクト開口１１２を介して金属１１３は本体領域１０
４およびソース領域１０６に接続されている。
【０００６】コンタクト開口１１２は誘電層１１１内に
設けられている。この誘電層は、通常、従来のマスク／
エッチング技術で作った酸化物の蒸着層である。装置１
００のサイズは、絶縁に必要な誘電層の最小厚さ（ソー
ス領域１０６とゲートトレンチ１０７間の横方向の距
離）と、マスク／エッチング工程の許容誤差に依存す
る。誘電層１１１の厚さは最小限必要とされる電圧絶縁
のみならず、装置のスイッチング速度とスイッチングロ
スに影響するソース−ゲート容量を最小にする必要性に
も依存する。スイッチングロスは容量に直接比例する一
方で、誘電層の厚さに反比例する。従って、従来の装置
１００においては誘電層１１１の最小厚さは、通常、約
０．５−０．８μｍである。
設けられている。この誘電層は、通常、従来のマスク／
エッチング技術で作った酸化物の蒸着層である。装置１
００のサイズは、絶縁に必要な誘電層の最小厚さ（ソー
ス領域１０６とゲートトレンチ１０７間の横方向の距
離）と、マスク／エッチング工程の許容誤差に依存す
る。誘電層１１１の厚さは最小限必要とされる電圧絶縁
のみならず、装置のスイッチング速度とスイッチングロ
スに影響するソース−ゲート容量を最小にする必要性に
も依存する。スイッチングロスは容量に直接比例する一
方で、誘電層の厚さに反比例する。従って、従来の装置
１００においては誘電層１１１の最小厚さは、通常、約
０．５−０．８μｍである。
【０００７】上述したとおり、誘電層１１１に最小限必
要な厚さの限界は装置１００の最小サイズによる。サイ
ズを小さくして半導体装置の効率を改善する開発が望ま
れている。本発明はこれらの利益を提供するものであ
る。
要な厚さの限界は装置１００の最小サイズによる。サイ
ズを小さくして半導体装置の効率を改善する開発が望ま
れている。本発明はこれらの利益を提供するものであ
る。
【０００８】
【課題を解決するための手段】本発明は、トレンチＭＯ
Ｓゲート装置において、ドープされたモノクリスタル半
導体材料を具える基体と、前記基体上に配置されたドー
プされた上側層であって、上側表面を有し、この上側表
面に第１の極性を有する重くドープされた複数の本体領
域を具える上側層を具え、前記本体領域が前記上側層内
のドレイン領域の上に横たわっており、前記上側層がさ
らに、前記上側表面に、第２の極性を有し、前記上側層
内において前記上側表面から選択された深さまで延在す
る重くドープされた複数のソース領域と、前記ソース領
域の内の一つを次のソース領域から分離するゲートトレ
ンチを具え、前記トレンチが前記上側層の上側表面から
前記ドレイン領域へ延在しており、前記トレンチが誘電
材料層を具えるフロアとサイドウオールを有し、前記ト
レンチが前記上側層の上側表面の実質的に下にある選択
されたレベルまで導電ゲート材料で満たされているとと
もに、前記ゲート材料の上に横たわる誘電材料でできた
絶縁層で満たされており、前記トレンチ内の横たわって
いる誘電材料層が、前記上側層の上側表面とほぼ共通の
平面をなす上側表面を有し、前記基体はモノクリスタル
シリコンを具え、前記上側層はエピタキシャル層を具え
ることを特徴とする。
Ｓゲート装置において、ドープされたモノクリスタル半
導体材料を具える基体と、前記基体上に配置されたドー
プされた上側層であって、上側表面を有し、この上側表
面に第１の極性を有する重くドープされた複数の本体領
域を具える上側層を具え、前記本体領域が前記上側層内
のドレイン領域の上に横たわっており、前記上側層がさ
らに、前記上側表面に、第２の極性を有し、前記上側層
内において前記上側表面から選択された深さまで延在す
る重くドープされた複数のソース領域と、前記ソース領
域の内の一つを次のソース領域から分離するゲートトレ
ンチを具え、前記トレンチが前記上側層の上側表面から
前記ドレイン領域へ延在しており、前記トレンチが誘電
材料層を具えるフロアとサイドウオールを有し、前記ト
レンチが前記上側層の上側表面の実質的に下にある選択
されたレベルまで導電ゲート材料で満たされているとと
もに、前記ゲート材料の上に横たわる誘電材料でできた
絶縁層で満たされており、前記トレンチ内の横たわって
いる誘電材料層が、前記上側層の上側表面とほぼ共通の
平面をなす上側表面を有し、前記基体はモノクリスタル
シリコンを具え、前記上側層はエピタキシャル層を具え
ることを特徴とする。
【０００９】本発明はまた、トレンチＭＯＳゲート装置
の製造方法に関し、この方法は： （ａ）半導体基体上に、上側表面と下に横たわるドレイ
ン領域を具えるドープされた上側層を形成する工程と、
（ｂ）前記上側層内に第１の極性を有し、前記ドレイン
領域の上に横たわるウエル領域を形成する工程と、
（ｃ）前記上側層の上側表面上にゲートトレンチマスク
を形成する工程と、（ｄ）前記上側層の上側表面から前
記ウエル領域を介して前記ドレイン領域へ延在する複数
のゲートトレンチを形成する工程と、（ｅ）前記ゲート
トレンチの各々に前記誘電材料でできたサイドウオール
とフロアを形成する工程と、（ｆ）前記ゲートトレンチ
の各々を前記上側層の上側表面の実質的に下に位置する
選択されたレベルまで導電ゲート材料で満たす工程と、
（ｇ）前記上側層の上側表面から前記トレンチマスクを
除去する工程と、（ｈ）前記上側層の上側表面上と前記
ゲートトレンチ内に、前記ゲート材料の上に横たわって
おり前記トレンチを実質的に満たす誘電材料でできた絶
縁層を形成する工程と、（ｉ）前記上側層の上側表面か
ら前記誘電層を除去し、前記トレンチ内に前記誘電層が
残し、前記上側層の上側表面とほぼ共通の平面をなす上
側表面を有するように前記トレンチを実質的に満たすよ
うにする工程と、（ｊ）前記本体領域内に、第２の極性
を有し、前記上側層の上側表面から選択された深さまで
延在する重くドープされた複数のソース領域を形成する
工程と、（ｋ）前記上側層の上側表面に、第１の極性を
有する重くドープされた複数の本体領域を形成して、当
該本体領域が前記上側層のドレイン領域上に横たわるよ
うにする工程と、（ｌ）前前記上側層の上側表面上に、
記本体領域及びソース領域とメタルコンタクトと形成す
る工程と、を具え、（ｍ）前記基体が好ましくはモノク
リスタルシリコンを具え前記上側層がエピタキシャル層
を具えることを特徴とする。
の製造方法に関し、この方法は： （ａ）半導体基体上に、上側表面と下に横たわるドレイ
ン領域を具えるドープされた上側層を形成する工程と、
（ｂ）前記上側層内に第１の極性を有し、前記ドレイン
領域の上に横たわるウエル領域を形成する工程と、
（ｃ）前記上側層の上側表面上にゲートトレンチマスク
を形成する工程と、（ｄ）前記上側層の上側表面から前
記ウエル領域を介して前記ドレイン領域へ延在する複数
のゲートトレンチを形成する工程と、（ｅ）前記ゲート
トレンチの各々に前記誘電材料でできたサイドウオール
とフロアを形成する工程と、（ｆ）前記ゲートトレンチ
の各々を前記上側層の上側表面の実質的に下に位置する
選択されたレベルまで導電ゲート材料で満たす工程と、
（ｇ）前記上側層の上側表面から前記トレンチマスクを
除去する工程と、（ｈ）前記上側層の上側表面上と前記
ゲートトレンチ内に、前記ゲート材料の上に横たわって
おり前記トレンチを実質的に満たす誘電材料でできた絶
縁層を形成する工程と、（ｉ）前記上側層の上側表面か
ら前記誘電層を除去し、前記トレンチ内に前記誘電層が
残し、前記上側層の上側表面とほぼ共通の平面をなす上
側表面を有するように前記トレンチを実質的に満たすよ
うにする工程と、（ｊ）前記本体領域内に、第２の極性
を有し、前記上側層の上側表面から選択された深さまで
延在する重くドープされた複数のソース領域を形成する
工程と、（ｋ）前記上側層の上側表面に、第１の極性を
有する重くドープされた複数の本体領域を形成して、当
該本体領域が前記上側層のドレイン領域上に横たわるよ
うにする工程と、（ｌ）前前記上側層の上側表面上に、
記本体領域及びソース領域とメタルコンタクトと形成す
る工程と、を具え、（ｍ）前記基体が好ましくはモノク
リスタルシリコンを具え前記上側層がエピタキシャル層
を具えることを特徴とする。
【００１０】本発明はドープされた上側層を具えるモノ
クリスタル半導体基体の上に形成されたトレンチＭＯＳ
ゲート装置に関する。このドープされた上側層は、その
上側表面に、第１の極性を有し、ウエル領域とドレイン
領域の上に横たわる複数の重くドープされた本体領域を
具えている。この上側層はさらに、その上側表面に、前
記本体領域の極性と反対の第２の極性を有し、複前記上
側層内の選択された深さまで延在する複数の重くドープ
されたソース領域を具える。
クリスタル半導体基体の上に形成されたトレンチＭＯＳ
ゲート装置に関する。このドープされた上側層は、その
上側表面に、第１の極性を有し、ウエル領域とドレイン
領域の上に横たわる複数の重くドープされた本体領域を
具えている。この上側層はさらに、その上側表面に、前
記本体領域の極性と反対の第２の極性を有し、複前記上
側層内の選択された深さまで延在する複数の重くドープ
されたソース領域を具える。
【００１１】ゲートトレンチは前記上側層の上側表面か
ら前記ウエル領域を介して前記ドレイン領域まで延在し
ており、一のソース領域を次のソース領域から分離して
いる。トレンチは誘電材料層を具えるフロアとサイドウ
オールを有し、このトレンチを選択されたレベルまで埋
めている導電ゲート材料と、前記ゲート材料の上に横た
わり前記トレンチをほぼ埋めている誘電材料でできた絶
縁層を含む。従って、このトレンチ内の誘電材料ででき
た上に横たわる層の上側表面は前記上側層の上側表面と
ほぼ共通の平面をなす。
ら前記ウエル領域を介して前記ドレイン領域まで延在し
ており、一のソース領域を次のソース領域から分離して
いる。トレンチは誘電材料層を具えるフロアとサイドウ
オールを有し、このトレンチを選択されたレベルまで埋
めている導電ゲート材料と、前記ゲート材料の上に横た
わり前記トレンチをほぼ埋めている誘電材料でできた絶
縁層を含む。従って、このトレンチ内の誘電材料ででき
た上に横たわる層の上側表面は前記上側層の上側表面と
ほぼ共通の平面をなす。
【００１２】本発明は、高密度で、自己整合トレンチＭ
ＯＳゲート装置を形成する方法に関する。上側表面と下
に横たわるドレイン領域を有するドープされた上側層が
基体上に形成されており、第１の極性を有するウエル領
域が前記ドレイン領域の上の上側領域内に形成されてい
る。ゲートトレンチマスクが前記上側層の上側表面上に
形成され、前記上側表面から前記ウエル領域を介して前
記ドレイン領域まで延在している複数のゲートトレンチ
が前記上側層内でエッチングされる。
ＯＳゲート装置を形成する方法に関する。上側表面と下
に横たわるドレイン領域を有するドープされた上側層が
基体上に形成されており、第１の極性を有するウエル領
域が前記ドレイン領域の上の上側領域内に形成されてい
る。ゲートトレンチマスクが前記上側層の上側表面上に
形成され、前記上側表面から前記ウエル領域を介して前
記ドレイン領域まで延在している複数のゲートトレンチ
が前記上側層内でエッチングされる。
【００１３】それぞれが電材料を具え、選択されたレベ
ルまで導電ゲート材料で満たされているサイドウオール
とフロアが各ゲートトレンチ内に形成されている。トレ
ンチマスクが除去され、誘電材料でできた絶縁層が前記
上側層の上側表面上と、ゲートトレンチ内に形成され
る。ここで、絶縁層はゲート材料の上に横たわってトレ
ンチをほぼ埋めている。この誘電層が前記上側層の上側
表面から除去される。トレンチ内に残っている誘電層は
上側層の上側表面とほぼ共通の平面をなす上側面を有す
る。
ルまで導電ゲート材料で満たされているサイドウオール
とフロアが各ゲートトレンチ内に形成されている。トレ
ンチマスクが除去され、誘電材料でできた絶縁層が前記
上側層の上側表面上と、ゲートトレンチ内に形成され
る。ここで、絶縁層はゲート材料の上に横たわってトレ
ンチをほぼ埋めている。この誘電層が前記上側層の上側
表面から除去される。トレンチ内に残っている誘電層は
上側層の上側表面とほぼ共通の平面をなす上側面を有す
る。
【００１４】第１の極性を有する複数の重くドープされ
た本体領域が前記上側層の上側表面に形成される。この
上側表面の上にソースマスクが形成され、第２の極性を
有し、前記上側層内に選択された深さまで延在する重く
ドープされた複数のソース領域がこの本体領域に形成さ
れる。ソースマスクの除去に次いで、前記本体領域とソ
ース領域のメタルコンタクトが前記上側層の上側表面の
上に形成される。
た本体領域が前記上側層の上側表面に形成される。この
上側表面の上にソースマスクが形成され、第２の極性を
有し、前記上側層内に選択された深さまで延在する重く
ドープされた複数のソース領域がこの本体領域に形成さ
れる。ソースマスクの除去に次いで、前記本体領域とソ
ース領域のメタルコンタクトが前記上側層の上側表面の
上に形成される。
【００１５】
【発明の実施の形態】以下に、図面を参照して本発明の
実施形態をより詳細に説明する。ゲート−ソース間の誘
電絶縁用に必要な表面領域をなくすことによって、トレ
ンチＭＯＳゲート装置では、装置のサイズを実質的に小
さくすることが可能となった。この誘電層内にコンタク
ト開口を形成するマスク工程もなくなる。従って、ゲー
トトレンチは自己整合される。
実施形態をより詳細に説明する。ゲート−ソース間の誘
電絶縁用に必要な表面領域をなくすことによって、トレ
ンチＭＯＳゲート装置では、装置のサイズを実質的に小
さくすることが可能となった。この誘電層内にコンタク
ト開口を形成するマスク工程もなくなる。従って、ゲー
トトレンチは自己整合される。
【００１６】図２に改良型トレンチＭＯＳゲート装置２
００を示す。装置２００はドープされたＮ＋基体２０１
を具える。この基体の上にはエピタキシャルドープ上側
層２０２が蒸着されている。エピタキシャル層２０２は
ドレイン領域２０３と、重くドープされたＰ＋本体領域
２０４と、Ｐ−ウエル領域２０５を含む。エピタキシャ
ル層２０３内で本体領域２０４に重くドープされたＮ＋
ソース領域２０６が隣接しており、このソース領域は誘
電体のサイドウオール２０８とフロア２０９を有するゲ
ートトレンチ２０７で互いに隔てられている。トレンチ
２０７内に選択されたレベル２１１まで満たされている
ゲート材料２１０と、上に横たわっている誘電層２１２
が含まれている。ゲート材料２１０の選択されたレベル
２１１はＮ＋ソース領域２０６の選択された深さ２１６
と実質的に共通の平面をなす。これによってソース領域
２０６とゲート材料２１０間にオーバーラップが生じ
る。ゲート誘電層２１２の表面２１３はエピタキシャル
層２０２の表面２１４と実質的に共通の平面をなす。蒸
着された金属層２１５により、コンタクト開口を形成す
るためのマスク工程を行うことなく、本体領域２０４と
ソース領域２０６にコンタクトをとることが可能であ
る。
００を示す。装置２００はドープされたＮ＋基体２０１
を具える。この基体の上にはエピタキシャルドープ上側
層２０２が蒸着されている。エピタキシャル層２０２は
ドレイン領域２０３と、重くドープされたＰ＋本体領域
２０４と、Ｐ−ウエル領域２０５を含む。エピタキシャ
ル層２０３内で本体領域２０４に重くドープされたＮ＋
ソース領域２０６が隣接しており、このソース領域は誘
電体のサイドウオール２０８とフロア２０９を有するゲ
ートトレンチ２０７で互いに隔てられている。トレンチ
２０７内に選択されたレベル２１１まで満たされている
ゲート材料２１０と、上に横たわっている誘電層２１２
が含まれている。ゲート材料２１０の選択されたレベル
２１１はＮ＋ソース領域２０６の選択された深さ２１６
と実質的に共通の平面をなす。これによってソース領域
２０６とゲート材料２１０間にオーバーラップが生じ
る。ゲート誘電層２１２の表面２１３はエピタキシャル
層２０２の表面２１４と実質的に共通の平面をなす。蒸
着された金属層２１５により、コンタクト開口を形成す
るためのマスク工程を行うことなく、本体領域２０４と
ソース領域２０６にコンタクトをとることが可能であ
る。
【００１７】ゲート材料２１０はゲートトレンチ２０７
内に凹んで形成されておりゲートを絶縁するのに十分な
厚さの誘電層２１２を含み得るので、Ｎ＋ソース領域２
０６を形成するための拡散は、ゲート材料２１０のオー
バーラップを確実にするためには十分に深くなくてはな
らない。装置２００において、ソース領域２０６はＮ型
の極性を有し、また本体領域２０４はＰ型の極性を有す
ると記載されているが、これらの領域の極性は図２に示
されている極性と逆にしてもよい。
内に凹んで形成されておりゲートを絶縁するのに十分な
厚さの誘電層２１２を含み得るので、Ｎ＋ソース領域２
０６を形成するための拡散は、ゲート材料２１０のオー
バーラップを確実にするためには十分に深くなくてはな
らない。装置２００において、ソース領域２０６はＮ型
の極性を有し、また本体領域２０４はＰ型の極性を有す
ると記載されているが、これらの領域の極性は図２に示
されている極性と逆にしてもよい。
【００１８】図３（ａ）〜（ｄ）は装置２００を製造す
る工程を示す図である。図３（ａ）に示すように、ドー
プされた半導体基体２０１の上に、ドレイン領域２０３
を含むドープされた上側層２０２が形成される。基体２
０１はモノクリスタルシリコンとすることができる。上
側層２０２はエピタキシャル成長させたシリコンか、あ
るいは、低電圧装置（ｃａ１２Ｖ）用であれば、基体２
０１の重くドープされた部分を用いても良い。上側層表
面２１４にドーピングし、層２０２内にＰウエル領域２
０５を形成する。ゲートトレンチを規定するようにパタ
ーン形成されたトレンチマスクＴＭを表面２１４上に形
成し、Ｐ型ウエル領域２０５を介してドレイン領域２０
３まで延在するゲートトレンチ２０７を層２０２内でエ
ッチングする。トレンチの誘電体サイドウオール２０８
及びフロア２０９とがゲートトレンチ２０７内に形成さ
れる、これらは好ましくは蒸着させるか又は成長させた
２酸化シリコンを具える。次いで、トレンチ２０７を、
例えば金属、シリサイド、ドープされたポリシリコンな
どの導電ゲート材料２１０で、選択された深さ２１１ま
で埋める。
る工程を示す図である。図３（ａ）に示すように、ドー
プされた半導体基体２０１の上に、ドレイン領域２０３
を含むドープされた上側層２０２が形成される。基体２
０１はモノクリスタルシリコンとすることができる。上
側層２０２はエピタキシャル成長させたシリコンか、あ
るいは、低電圧装置（ｃａ１２Ｖ）用であれば、基体２
０１の重くドープされた部分を用いても良い。上側層表
面２１４にドーピングし、層２０２内にＰウエル領域２
０５を形成する。ゲートトレンチを規定するようにパタ
ーン形成されたトレンチマスクＴＭを表面２１４上に形
成し、Ｐ型ウエル領域２０５を介してドレイン領域２０
３まで延在するゲートトレンチ２０７を層２０２内でエ
ッチングする。トレンチの誘電体サイドウオール２０８
及びフロア２０９とがゲートトレンチ２０７内に形成さ
れる、これらは好ましくは蒸着させるか又は成長させた
２酸化シリコンを具える。次いで、トレンチ２０７を、
例えば金属、シリサイド、ドープされたポリシリコンな
どの導電ゲート材料２１０で、選択された深さ２１１ま
で埋める。
【００１９】図３（ｂ）を参照すると、トレンチマスク
ＴＭを除去した後に、トレンチ２０７内ゲート材料の
上、および表面２１４の上に絶縁誘導層２１２を形成す
ることによってトレンチ２０７のフィリングが完成す
る。誘導層２１２には２酸化シリコンを使用することが
できる。平坦化誘電エッチングを行って、トレンチ２０
７から誘電材料２１２を除去することなしに表面２１４
を再度露出させる。トレンチ２０７内の誘電層２１２の
表面２１３はこれによって層２０２の上側表面２１４と
実質的に共通の平面をなす。しかしながら、ソースコン
タクトを良くし、装置のオン抵抗特性を改善するために
は表面２１４の少し下まで表面２１３をエッチングする
のが良い。
ＴＭを除去した後に、トレンチ２０７内ゲート材料の
上、および表面２１４の上に絶縁誘導層２１２を形成す
ることによってトレンチ２０７のフィリングが完成す
る。誘導層２１２には２酸化シリコンを使用することが
できる。平坦化誘電エッチングを行って、トレンチ２０
７から誘電材料２１２を除去することなしに表面２１４
を再度露出させる。トレンチ２０７内の誘電層２１２の
表面２１３はこれによって層２０２の上側表面２１４と
実質的に共通の平面をなす。しかしながら、ソースコン
タクトを良くし、装置のオン抵抗特性を改善するために
は表面２１４の少し下まで表面２１３をエッチングする
のが良い。
【００２０】また、図３（ｂ）に示すように、Ｎ＋ソー
ス領域２０６はイオン注入と拡散により層２０２内に選
択された深さ２１６まで形成される。この深さは誘電材
料２１０の選択されたレベル２１１とほぼ共通の平面を
なし、これによってゲート材料２１０とソース領域２０
６との間にオーバーラップが生じる。
ス領域２０６はイオン注入と拡散により層２０２内に選
択された深さ２１６まで形成される。この深さは誘電材
料２１０の選択されたレベル２１１とほぼ共通の平面を
なし、これによってゲート材料２１０とソース領域２０
６との間にオーバーラップが生じる。
【００２１】図３（ｂ）を参照すると、表面２１４上に
本体マスクＭが形成されており、層２０２をさらにドー
ピングすることによってＰ＋本体領域２０４が形成され
る。ボディマスクＭを除去し、次いで、メタル２１５を
蒸着して本体領域２０４とソース領域２０６にコンタク
トをとり、図３（ｄ）に示すように、装置２００の形成
が完了する。メタル（図示せず）を基体の裏側に蒸着し
てドレイン領域２０３にコンタクトを取るようにするこ
ともできる。上述の製造シーケンスにおいては、ソース
領域２０６を本体領域２０４より先に形成しているが、
この順序はこれに限定されるものではない。また、上述
のマスキング工程は目的に応じて変化させることができ
る。
本体マスクＭが形成されており、層２０２をさらにドー
ピングすることによってＰ＋本体領域２０４が形成され
る。ボディマスクＭを除去し、次いで、メタル２１５を
蒸着して本体領域２０４とソース領域２０６にコンタク
トをとり、図３（ｄ）に示すように、装置２００の形成
が完了する。メタル（図示せず）を基体の裏側に蒸着し
てドレイン領域２０３にコンタクトを取るようにするこ
ともできる。上述の製造シーケンスにおいては、ソース
領域２０６を本体領域２０４より先に形成しているが、
この順序はこれに限定されるものではない。また、上述
のマスキング工程は目的に応じて変化させることができ
る。
【００２２】本発明の装置のゲートトレンチ２０７はオ
ープンセルストライプトポロジイ（open-cell stripe t
opology）あるいはクローズドセルセルラトポロジイ（c
losed-cell cellular topology）を有していても良い。
さらに、クローズドセルセルラトポロジイにおいては、
トレンチは四角形あるいはより好ましくは６角形として
も良い。装置２００は、図２に示されているように、パ
ワーＭＯＳＦＥＴであるが、本発明は、絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリス
タ（ＭＣＴ）、圧縮電解効果トランジスタ（ＡＣＣＵＦ
ＥＴ）などの他のＭＯＳゲート装置の構造にも適用する
ことができる。
ープンセルストライプトポロジイ（open-cell stripe t
opology）あるいはクローズドセルセルラトポロジイ（c
losed-cell cellular topology）を有していても良い。
さらに、クローズドセルセルラトポロジイにおいては、
トレンチは四角形あるいはより好ましくは６角形として
も良い。装置２００は、図２に示されているように、パ
ワーＭＯＳＦＥＴであるが、本発明は、絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリス
タ（ＭＣＴ）、圧縮電解効果トランジスタ（ＡＣＣＵＦ
ＥＴ）などの他のＭＯＳゲート装置の構造にも適用する
ことができる。
【００２３】図４（ａ）、（ｂ）及び図５は、本発明の
他の実施形態を示す図である。装置３００はドープされ
たＮ＋基体３０１を具え、この基体の上にドープされた
上側層３０２が配置されている。上側層３０２はドレイ
ン領域３０３とＰ型ウェル３０５を具える。図４（ａ）
に示すように、Ｐ＋本体領域３０４は層３０２内に形成
されており、ゲートトレンチ３０７によって互いに分離
されている。同様に、図４（ｂ）に示すように、イオン
注入と拡散によって上側層３０２内の選択された深さ３
１６まで形成されたＮ＋ソース領域３０６も、ゲートト
レンチ３０７によって分離されている。各ゲートトレン
チ３０７は誘電サイドウオール３０８とフロア３０９と
を具えており、選択されたレベル３１１まで満たされた
導電ゲート材料３１０と、上に横たわる誘電層３１２を
含む。ゲート誘電層３１２の表面３１３は上側層３０２
の表面３１４とほぼ共通の平面をなす。金属層３１５が
表面３１４の上に蒸着されており、本体領域３０４とソ
ース領域３０６のコンタクトをとる。
他の実施形態を示す図である。装置３００はドープされ
たＮ＋基体３０１を具え、この基体の上にドープされた
上側層３０２が配置されている。上側層３０２はドレイ
ン領域３０３とＰ型ウェル３０５を具える。図４（ａ）
に示すように、Ｐ＋本体領域３０４は層３０２内に形成
されており、ゲートトレンチ３０７によって互いに分離
されている。同様に、図４（ｂ）に示すように、イオン
注入と拡散によって上側層３０２内の選択された深さ３
１６まで形成されたＮ＋ソース領域３０６も、ゲートト
レンチ３０７によって分離されている。各ゲートトレン
チ３０７は誘電サイドウオール３０８とフロア３０９と
を具えており、選択されたレベル３１１まで満たされた
導電ゲート材料３１０と、上に横たわる誘電層３１２を
含む。ゲート誘電層３１２の表面３１３は上側層３０２
の表面３１４とほぼ共通の平面をなす。金属層３１５が
表面３１４の上に蒸着されており、本体領域３０４とソ
ース領域３０６のコンタクトをとる。
【００２４】図５に示すとおり、装置３００はＰ＋本体
領域３０４とＮ＋ソース領域３０６が交互に配置された
複数のアレイ３１７を含む。各アレイ３１７はゲートト
レンチ３０７に隣接して配置されており、ゲートトレン
チ３０７によって次のアレイ３１７から分離されてい
る。また、図５に示すように、ゲートトレンチ３０７の
横に配置されているアレイ３１７の縦寸法において、ソ
ース領域３０６がより広い部分を具え、ボディ領域３０
４はより狭い領域を具える。
領域３０４とＮ＋ソース領域３０６が交互に配置された
複数のアレイ３１７を含む。各アレイ３１７はゲートト
レンチ３０７に隣接して配置されており、ゲートトレン
チ３０７によって次のアレイ３１７から分離されてい
る。また、図５に示すように、ゲートトレンチ３０７の
横に配置されているアレイ３１７の縦寸法において、ソ
ース領域３０６がより広い部分を具え、ボディ領域３０
４はより狭い領域を具える。
【００２５】装置３００を形成するに際して、表面３１
４を再度露出させるための誘電層３１２の平坦化に次い
で、ドーピングによってＰ＋本体領域が上側層３０２内
に形成される。トレンチ３０７を横切って配置されるノ
ンクリティカルソースマスク（図示せず）が表面３１４
の上に形成され、ソース領域３０６がイオン注入と拡散
によって形成される。ゲートトレンチ３０７で分離され
たアレイ３１７内における本体領域３０４とソース領域
３０６の配置は、図４（ａ）、（ｂ）及び図５の装置３
００に示すように、装置の小型化をさらに進める。
４を再度露出させるための誘電層３１２の平坦化に次い
で、ドーピングによってＰ＋本体領域が上側層３０２内
に形成される。トレンチ３０７を横切って配置されるノ
ンクリティカルソースマスク（図示せず）が表面３１４
の上に形成され、ソース領域３０６がイオン注入と拡散
によって形成される。ゲートトレンチ３０７で分離され
たアレイ３１７内における本体領域３０４とソース領域
３０６の配置は、図４（ａ）、（ｂ）及び図５の装置３
００に示すように、装置の小型化をさらに進める。
【００２６】改良型トレンチＭＯＳゲート装置は、上に
ドープされた層を配置したモノクリスタル半導体基体を
具える。この上側層は、その上側表面上に重くドープさ
れた第１の極性を有し、ドレイン領域の上に横たわる複
数の本体領域を具える。上側層は、その上側表面に、前
記本体領域の極性と逆の第２の極性をなす重くドープさ
れた複数のソース領域をさらに含む。ゲートトレンチは
前記上側層の上側表面からドレイン領域まで延在してお
り、一のソース領域を次のソース領域から分離してい
る。トレンチは誘電材料でできた層を具えるフロアおよ
びサイドウオールを有し、選択されたレベルまで導電ゲ
ート材料が満たされた、前記ゲート材料の上に横たわり
トレンチを実質的に満たしている誘電材料でできた絶縁
層を含む。従って、トレンチ内の誘電材料でできた上に
横たわる層の上側表面は、上側層の上側表面と共通の平
面をなす。改良型ＭＯＳゲート装置を形成する方法は、
ゲートトレンチが選択されたレベルまで導電ゲート材料
で満たされている装置を提供する。このゲート材料の上
には、前記装置の上側層の上側表面とほぼ共通の平面を
なす上側表面を有する絶縁誘電層が形成されている。
ドープされた層を配置したモノクリスタル半導体基体を
具える。この上側層は、その上側表面上に重くドープさ
れた第１の極性を有し、ドレイン領域の上に横たわる複
数の本体領域を具える。上側層は、その上側表面に、前
記本体領域の極性と逆の第２の極性をなす重くドープさ
れた複数のソース領域をさらに含む。ゲートトレンチは
前記上側層の上側表面からドレイン領域まで延在してお
り、一のソース領域を次のソース領域から分離してい
る。トレンチは誘電材料でできた層を具えるフロアおよ
びサイドウオールを有し、選択されたレベルまで導電ゲ
ート材料が満たされた、前記ゲート材料の上に横たわり
トレンチを実質的に満たしている誘電材料でできた絶縁
層を含む。従って、トレンチ内の誘電材料でできた上に
横たわる層の上側表面は、上側層の上側表面と共通の平
面をなす。改良型ＭＯＳゲート装置を形成する方法は、
ゲートトレンチが選択されたレベルまで導電ゲート材料
で満たされている装置を提供する。このゲート材料の上
には、前記装置の上側層の上側表面とほぼ共通の平面を
なす上側表面を有する絶縁誘電層が形成されている。
【図１】図１は、従来のトレンチ型ＭＯＳゲート装置の
構成を示す断面図である。
構成を示す断面図である。
【図２】図２は、本発明の第１実施形態にかかるトレン
チ型ＭＯＳゲート装置の構成を示す断面図である。
チ型ＭＯＳゲート装置の構成を示す断面図である。
【図３】図３は、図２に示す装置の製造工程を示す断面
図である。
図である。
【図４】図４は、本発明の第２実施例にかかるトレンチ
型ＭＯＳゲート装置の構成を示す断面図である。
型ＭＯＳゲート装置の構成を示す断面図である。
【図５】図５は、図４に示す装置の平面図である。
２００、３００ 改良型トレンチＭＯＳゲート装置 ２０１、３０１ Ｎ＋基体 ２０２、３０２ エピタキシャルドープ上側層 ２０３、３０３ ドレイン領域 ２０４、３０４ Ｐ＋本体領域 ２０５、３０５ Ｐ−ウエル領域 ２０６、３０６ Ｎ＋ソース領域 ２０７、３０７ ゲートトレンチ ２０８、３０８ サイドウオール ２０９、３０９ フロア ２１０、３１０ ゲート材料 ２１１、３１１ レベル ２１２、３１２ 誘電層 ２１３、３１３ 表面 ２１４、３１４ 上側表面 ２１５、３１５ 金属層 ２１６、３１６ 深さ
Claims (13)
- 【請求項１】 ドープされたモノクリスタル半導体材料
を具える基体と、前記基体の上に配置されドープされた
上側層であって、上側表面を有し、その上側表面に第１
の極性を有する重くドープされた複数の本体領域を具え
る上側層を具え、前記本体領域は前記上側層のドレイン
領域に横たわっており、前記上側層がさらに前記上側表
面に第２の極性を有し前記上側表面から前記上側層内に
選択された深さまで延在する重くドープされた複数のソ
ース領域と、前記ソース領域のひとつを次のソース領域
から分離しているゲートトレンチとを具え、前記トレン
チは前記上側層の上側表面からドレイン領域へ延在して
おり、前記トレンチは誘電材料でできた層を具えるフロ
アとサイドウオールを有し、前記トレンチは前記上側層
の上側表面のほぼ下に選択されたレベルまでを満たす導
電ゲート材料と前記ゲート材料の上に横たわる誘電材料
でできた絶縁層で満たされており、前記トレンチ内の前
記誘電材料でできた上に横たわる層は前記上側層の上側
表面とほぼ共通の平面をなす上側表面を有し、前記基体
はモノクリスタルシリコンを具え、前記上側層がエピタ
キシャル層を具えていることを特徴とする、トレンチＭ
ＯＳゲート装置。 - 【請求項２】 請求項１に記載の装置において、前記上
側層が前記第１の極性を有するウェル領域を具え、当該
ウエル領域が前記本体領域とソース領域であって、前記
ドレイン領域の上に横たわっており、前記ソース領域の
一つが前記ソース領域の一つとゲートトレンチに隣接し
て配置されており、好ましくは前記ソース領域の一つが
二つのゲートトレンチの間に隣接して配置されているこ
とを特徴とする装置。 - 【請求項３】 請求項１に記載の装置において、前記複
数の本体領域と複数のソース領域は、各領域がゲートト
レンチに隣接して配置されており、本体領域とソース領
域が交互に配設されている複数のアレイを具え、前記ア
レイの一つが前記アレイの次のアレイから前記ゲートト
レンチによって分離されており、前記本体領域とソース
領域が交互に配設されている前記アレイの各々が前記ゲ
ートトレンチに沿った縦寸法を有し、前記縦寸法の内前
記ソース領域がより大きな部分を占め前記本体領域がよ
り小さな部分を占めていることを特徴とする装置。 - 【請求項４】 請求項１に記載の装置において、前記ト
レンチ内の前記ゲート材料の選択されたレベルが、前記
上側層における前記ソース領域の選択された深さとほぼ
共通の平面をなしており、前記ゲートトレンチの前記サ
イドウオールと、前記フロアと、前記絶縁層とを形成す
る誘電材料が２酸化シリコンを具えることを特徴とする
装置。 - 【請求項５】 請求項４に記載の装置において、前記ゲ
ートトレンチ内の前記導電ゲート材料が、金属、シリサ
イド及びドープされたポリシリコンでなす群から選択さ
れており、前記第１の極性がＰ型であり、前記第２の極
性がＮ型であるか、あるいは、前記第１の極性がＮ型で
あり、前記第２の極性がＰ型であることを特徴とする装
置。 - 【請求項６】 請求項１に記載の装置が、オープンセル
ストライプトポロジイを有する複数のゲートトレンチ
か、あるいはクローズドセルセルラトポロジイを有する
複数のゲートトレンチを具え、前記クローズドセルセル
ラトポロジイにおけるセルが、４角形または６角形の形
状を有することを特徴とする装置。 - 【請求項７】 トレンチＭＯＳゲート装置を形成する方
法において、当該方法が： （ａ）半導体基体上に、上側表面と下に横たわるドレイ
ン領域を具えるドープされた上側層を形成する工程と、
（ｂ）前記上側層内に、第１の極性を有し、前記ドレイ
ン領域の上に横たわるウエル領域を形成する工程と、
（ｃ）前記上側層の上側表面上にゲートトレンチマスク
を形成する工程と、（ｄ）前記上側層の上側表面から前
記ウエル領域を介して前記ドレイン領域まで延在する複
数のゲートトレンチを形成する工程と、（ｅ）前記ゲー
トトレンチの各々に誘電材料を具えるサイドウオールと
フロアを形成する工程と、（ｆ）前記ゲートトレンチの
各々を前記上側層の上側表面の実質的に下にある選択さ
れたレベルまで導電ゲート材料で埋める工程と、（ｇ）
前記トレンチマスクを前記上側層の上側表面から除去す
る工程と、（ｈ）前記上側層の上側表面上と前記ゲート
トレンチ内に、前記ゲート材料の上に横たわるととも
に、前記トレンチを実質的に満たす誘電材料でできた絶
縁層を形成する工程と、（ｉ）前記上側層の上側表面か
ら前記誘電層を除去し、前記誘電層を前記トレンチの中
に残存させて、前記トレンチが前記上側層の上側表面と
ほぼ共通の平面をなす上側表面を有するように前記トレ
ンチをほぼ埋める工程と、（ｊ）前記本体領域に、第２
の極性を有し、前記上側層の上側表面から選択された深
さまで延在する重くドープされたソース領域を形成する
工程と、（ｋ）前記上側層の上側表面に、第１の極性を
有し、前記上側層内の前記ドレイン領域の上に横たわる
重くドープされた複数の本体領域を形成する工程と、
（ｌ）前記上側層の上側表面の上に前記本体領域と前記
ソース領域へのメタルコンタクトを設ける工程を具え、
（ｍ）前記基体が好ましくはモノクリスタルシリコンを
具え、前記上側層がエピタキシャル層を具えることを特
徴とする方法。 - 【請求項８】 請求項７に記載の方法において、前記上
側層が重くドープされた前記基体部分を具え、前記ソー
ス領域の一つが前記本体領域の一つとゲートトレンチと
の間に隣接して配置されていることを特徴とする方法。 - 【請求項９】 請求項８に記載の方法において、前記ソ
ース領域の一つが二つのゲートトレンチの間に隣接して
設けられており、前記ウエル領域を形成する工程が前記
上側層をドーピングする工程を具えることを特徴とする
方法。 - 【請求項１０】 請求項９に記載の方法において、前記
重くドープされた本体領域を形成する工程が、前記上側
層をさらにドーピングする工程を具えており、前記重く
ドープされたソース領域を形成する工程がマスクイオン
注入工程と拡散工程を具えており、好ましくは前記マス
クイオン注入と拡散が、前記ゲートトレンチ内の前記ゲ
ート材料が満たしているレベルと実質的に共通の平面を
なし、前記ドープされた層内における選択された深さま
でなされていることを特徴とする方法。 - 【請求項１１】 請求項７に記載の方法において、前記
ソース領域と前記本体領域を形成する工程が：前記基体
の上側表面全体に前記第２の極性のイオンを注入し、次
いで前記基体の上側表面上に前記トレンチを横切る開口
を具える本体マスクを形成する工程と、 前記基体の上側表面に前記第１の極性のドーパントをド
ーピングし、次いで前記本体マスクを除去する工程を具
え、前記複数の本体領域と前記複数のソース領域が、各
々がゲートトレンチに隣接している本体領域とソース領
域とを交互に配設した複数のアレイを具えており、前記
アレイの一つが当該アレイの次のアレイから前記ゲート
トレンチによって分離されていることを特徴とする方
法。 - 【請求項１２】 請求項１１に記載の方法において、ゲ
ート領域とソース領域を交互に配置した前記アレイの各
々が前記ゲートトレンチに沿った縦寸法を有し、前記ソ
ース領域が当該縦寸法においてより大きく、前記本体領
域がより小さいことを特徴とする方法。 - 【請求項１３】 請求項７に記載の方法において、前記
ゲートトレンチ内の導電ゲート材料が、金属、シリサイ
ド、およびドープされたポリシリコンからなる群から選
択されたものであり、前記トレンチ内における前記ゲー
ト材料の選択されたレベルが前記上側層の前記ソース領
域の選択された深さと実質的に共通の平面をなしてお
り、前記第１の極性がＰ型、前記第２の極性がＮ型であ
るか、あるいは前記第１の極性がＮ型、前記第２の極性
がＰ型であることを特徴とする方法。
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