JP2018117070A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】サイズを小さくしつつ有効チャネル領域を損失しない半導体装置及びその製造方法を提供する。
【解決手段】基板と、基板の裏面側に設けられたドレイン領域と、ドレイン領域から基板表面間に設けられたベース層と、基板表面からドレイン領域に達するトレンチと、トレンチの底面から第一の高さまでのトレンチ内側を覆うゲート絶縁膜と、ゲート絶縁膜を介して同じ高さまで埋め込まれたゲート電極と、第一の高さより高い第二の高さまで埋め込まれた絶縁膜と、トレンチ内の残りの部分に埋め込まれたソース電極と、基板の表面から第二の高さよりも浅く設けられた、片側面がソース電極に接するベースコンタクト領域と、上面がベースコンタクト領域の底面の一部に接し、片側面がトレンチの側面に接するとともに一部がソース電極に接するソース領域と、基板の裏面上のドレイン電極とを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲートを備えた縦型ＭＯＳＦＥＴを有する半導体装置及びその製造方法に関するものである。
従来の縦型ＭＯＳＦＥＴの一つとして、例えば、特許文献１に示されているように、ゲート電極を基板に形成したトレンチ内の下部のみに設け、ソース電極とゲート電極を絶縁する層間絶縁膜をトレンチ内上部に埋め込み、かつその上面が基板表面とほぼ同一の平面をなすように形成し、当該平面上にソース電極を形成する構成としたものが提案されている。これにより、ゲート電極をトレンチ上部まで埋め込み、層間絶縁膜を基板表面上に形成した場合に必要となっていた、層間絶縁膜の上に形成するソース電極と基板表面のソース領域及びベースコンタクト領域とを接続するためのコンタクト開口を不要とし、装置の横方向におけるサイズの縮小を可能としている。
さらに、特許文献１（特に、図４、５参照）には、ストライプ状のトレンチに沿って、基板表面にソース領域とベースコンタクト領域を交互に配置することで、隣接するトレンチの間隔を縮小し、装置のサイズをさらに小さくすることも可能であることが開示されている。
特許第５１１８２７０号明細書
しかしながら、特許文献１等の従来の縦型ＭＯＳＦＥＴでは、ソース電極とソース領域及びベースコンタクト領域との接続のために、ソース領域とベースコンタクト領域を基板表面に横方向に並べて設ける必要がある。このため、ソース領域とベースコンタクト領域とは、工程ばらつきの影響を鑑みて、横方向にある程度の余裕をもたせて配置させる必要がある。したがって、さらなる装置サイズの縮小は困難である。
また、さらに特許文献１に開示された、ストライプ状のトレンチに沿って基板表面にソース領域とベースコンタクト領域を交互に配置する構造では、チャネル形成に必要なソース領域を犠牲にしてベースコンタクト領域を基板表面に形成する必要があり、ベースコンタクト領域を形成した領域においてチャネルが形成されないため、チャネル密度が低くなってしまう。
したがって、本発明は、サイズを小さくしつつチャネル密度の低下を抑制した縦型ＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、基板と、前記基板の裏面から所定の厚さを有して前記基板に設けられた第一導電型のドレイン領域と、前記基板の表面から前記ドレイン領域の上面に達するトレンチと、前記トレンチに隣接して前記ドレイン領域上に設けられた第二導電型のベース層と、前記トレンチの内側の底面及び側面を覆い、上端部が前記トレンチの底面から第一の高さに位置するゲート絶縁膜と、前記トレンチ内に前記ゲート絶縁膜を介して前記第一の高さまで埋め込まれたゲート電極と、前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に前記第一の高さよりも高い第二の高さまで埋め込まれた第一の絶縁膜と、前記トレンチ内の前記第一の絶縁膜上の残りの部分に埋め込まれたソース電極と、前記基板の表面から、前記第二の高さより高く前記トレンチの上部よりも低い第三の高さまでの深さを有し、一方の側面が前記ソース電極に接して設けられた前記ベース層よりも高濃度の第二導電型のベースコンタクト領域と、上面が前記ベースコンタクト領域の底面の一部に接し、一方の側面が前記トレンチの外側面に接するとともに該一方の側面の少なくとも一部が前記ソース電極に接し、底面から前記ドレイン領域までの前記トレンチの外側面に沿った前記ベース層がチャネル領域となるように設けられた第二導電型のソース領域と、前記基板の裏面上に前記ドレイン領域に接して設けられたドレイン電極とを備えることを特徴とする。
また、本発明の半導体装置の製造方法は、第一導電型の基板表面から基板の厚さより浅い深さで第二導電型のベース層を形成し、前記基板の残りの領域を第一導電型のドレイン領域として残存させる工程と、前記基板表面から前記ドレイン領域に達するようにトレンチを形成する工程と、前記トレンチの内側の底面及び側面にゲート絶縁膜を形成する工程と、前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記ゲート電極の上面の位置が前記トレンチの底面から第一の高さとなるまで前記ゲート電極をエッチングする工程と、前記トレンチの内側から不純物を注入し、トレンチの側面に接し、少なくとも前記基板表面から前記第一の高さまでの深さを備えるソース領域を形成する工程と、前記ゲート絶縁膜の上端部が前記第一の高さになるまで前記ゲート絶縁膜の上部をエッチングする工程と、前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に前記第一の高さよりも高い第二の高さまで第一の絶縁膜を形成する工程と、前記基板の表面から、前記第二の高さより高く前記トレンチの上部よりも低い第三の高さまでの深さを有し、前記トレンチの側面と前記ベース層及び前記ソース領域の上部に接する、前記ベース層よりも高濃度の第二導電型のベースコンタクト領域を形成する工程と、前記トレンチ内の前記第一の絶縁膜上の残りの部分に、前記ソース領域及び前記ベースコンタクト領域と接するソース電極を埋め込む工程とを備えることを特徴とする。
なお、上記「ベース層」、「ベースコンタクト領域」は、それぞれ「ボディ領域」、「ボディコンタクト領域」等と称されることもあるが、本明細書においては、「ベース層」、「ベースコンタクト領域」と称する。
本発明によれば、トレンチの側面において、ソース領域とベースコンタクト領域を縦方向に並べて配置し、トレンチに埋め込まれるソース電極とソース領域及びベースコンタクト領域とのコンタクトをとる構成としているため、従来のようにソース領域とベースコンタクト領域を基板表面に横方向に並べて設ける必要がなくなり、その分、横方向（水平方向）の装置のサイズを小さくできる。また、ベースコンタクト領域形成のためにチャネル形成に必要なソース領域を犠牲にする必要がなく、有効チャネル領域を損失しないため、チャネル密度の低下を防止することができる。
本発明の第一の実施形態である半導体装置の構造を示す断面図である。 本発明の第一の実施形態である半導体装置の平面構造を示す図であり、（ａ）は、第一の例の平面構造、（ｂ）は、第二の例の平面構造を示す。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第一の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第二の実施形態である半導体装置の構造を示す断面図である。 本発明の第二の実施形態である半導体装置の平面構造を示す図であり、（ａ）は、第一の例の平面構造、（ｂ）は、第二の例の平面構造を示す。 本発明の第二の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第二の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第二の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第二の実施形態である半導体装置の製造工程を示す断面図である。
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
図１は、本発明の第一の実施形態の縦型ＭＯＳＦＥＴを有する半導体装置１００を説明するための断面図である。
第一の実施形態の半導体装置１００は、図１に示すように、Ｎ型の不純物が高濃度に注入された高濃度半導体基板１０と、高濃度半導体基板１０の上に設けられたエピタキシャル層１５を備えている。なお、以下、高濃度半導体基板１０とエピタキシャル層１５を合わせて基板１６ともいう。
基板１６内には、Ｎ型高濃度半導体基板１０とその上に設けられたＮ型半導体層１１とからなるドレイン領域１７と、ドレイン領域１７の上に設けられたＰ型のベース層１２と、基板１６（エピタキシャル層１５）の表面からベース層１２を貫通してドレイン領域１７の上面に達するトレンチ２０とが設けられている。
トレンチ２０の内部には、トレンチ２０の底面及び底面から第一の高さＨ１までの側面を覆うゲート絶縁膜２１と、ゲート絶縁膜２１を介して第一の高さＨ１まで埋め込まれたゲート電極２２と、ゲート絶縁膜２１及びゲート電極２２の上部に位置し、第一の高さＨ１より高い第二の高さＨ２まで埋め込まれた層間絶縁膜２３と、トレンチ２０の残りの部分を埋めるソース電極３３が形成されている。このように、ゲート電極２２とソース電極３３とは、層間絶縁膜２３によってトレンチ２０内部で絶縁されている。
基板１６の表面のトレンチ２０を除く領域には、第二の高さＨ２よりも高く基板１６表面よりも低い第三の高さＨ３までの深さを有し、Ｐ型の不純物が高濃度に注入されたベースコンタクト領域１４が設けられている。
ベースコンタクト領域１４の下には、トレンチ２０の側面に接し、トレンチ２０側面に沿って第三の高さＨ３から少なくとも第一の高さＨ１までの深さを有し、Ｎ型の不純物が高濃度に注入されたソース領域１３が設けられている。これにより、ソース領域１３の底面からドレイン領域１７上面までのトレンチ２０の外側面に沿ったベース層１２がチャネル領域となる。
このように、第一の実施形態によれば、ソース領域１３とベースコンタクト領域１４をトレンチ２０の外側面に沿って縦方向に並べる構成としていることにより、トレンチ２０側面において、ソース領域１３及びベースコンタクト領域１４とソース電極３３とのコンタクトをとることができる。したがって、基板１６の上面においてソース電極３３とのコンタクトを取る必要がないため、半導体装置１００の横方向（水平方向）のサイズの縮小が可能となる。
なお、ソース電極３３は、上述のとおり、トレンチ２０の残りの部分に埋め込まれるとともに、基板１６表面全面にも設けられている。また、基板１６の裏面全面、すなわちドレイン領域１７の底面全面には、ドレイン電極３２が設けられている。
ここで、図２に、第一の実施形態の半導体装置１００の平面構造の例を示す。図２（ａ）は、第一の例の平面構造１００ａ、図２（ｂ）は、第二の例の平面構造１００ｂを示している。なお、図２（ａ）、（ｂ）のいずれにおいても、ソース電極３３は省略されている。
第一の例の平面構造１００ａは、図２（ａ）に示すように、トレンチ２０がストライプ状に形成されており、トレンチ２０の各側面に沿ってソース領域１３もストライプ状に形成されている。また、ベースコンタクト領域１４も、ソース領域１３上において、トレンチ２０の各側面に沿って、トレンチ２０を除く基板１６の表面全面にストライプ状に形成されている。
第二の例の平面構造１００ｂは、図２（ｂ）に示すように、トレンチ２０が格子状に形成されている。そして、トレンチ２０に囲まれた各領域において、トレンチ２０の側面に沿って、ソース領域１３が四角いリング状に形成されている。また、ベースコンタクト領域１４は、トレンチ２０に囲まれた各領域において、リング状のソース領域１３の上に、トレンチ２０の側面に沿うとともに、トレンチ２０を除く基板１６の表面全体に形成されている。
このように、トレンチ２０の平面構造は、ストライプ状、格子状のいずれでも構わない。どちらの場合においても、半導体装置１００のサイズを横方向（水平方向）に縮小でき、ソース領域１３がトレンチ２０の側面に沿った領域全体に形成されるため、チャネル領域が減少することはなく、チャネル密度を高くすることが可能となる。
次に、図１に示す第一の実施形態の半導体装置１００の製造方法につき、図３から図１１に示す工程断面図を用いて説明する。
図３に示すように、Ｎ型不純物が高濃度にドープされた高濃度半導体基板１０の上に、エピタキシャル成長により、Ｎ型不純物がドープされたエピタキシャル層１５を形成する。これにより、基板１６が形成される。
そして、エピタキシャル層１５（基板１６）の表面よりＰ型の不純物をドープすることにより、図４に示すように、Ｐ型のベース層１２を形成するとともに、ベース層１２の下にＮ型エピタキシャル層１５を残存させてＮ型半導体層１１を形成し、これにより、Ｎ型高濃度半導体基板１０とＮ型半導体層１１からなるＮ型のドレイン領域１７が形成される。
次に、図５に示すように、基板１６表面に絶縁膜２４をＣＶＤ法等により形成した後、フォトリソグラフィーによってトレンチ２０（図１参照）となる部分を開口したフォトレジストのパターン（図示せず）を形成する。続いて、該レジストパターンをマスクとして絶縁膜２４をパターニングし、トレンチ２０となる部分に開口を形成する。
次に、絶縁膜２４をマスクとしてベース層１２をエッチングすることで、図６に示すように、ベース層１２を貫通してドレイン領域１７に達するトレンチ２０を形成した後、絶縁膜２４を除去する。
その後、図７に示すように、トレンチ２０の底面及び側面を含む全面にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、ベース層１２及びドレイン領域１７の上面を熱酸化して形成する他に、誘電体をＣＶＤ法等により形成しても良い。
続いて、トレンチ２０をゲート電極材料で上部まで埋めた後に、図８に示すように、第一の高さＨ１までエッチバックすることで、ゲート電極２２を形成する。
次に、図８に示すように、トレンチ２０の上部に開口を有するフォトレジスト４０のパターンを形成し、これをマスクとしてトレンチ２０の内側面に対してＮ型の不純物を斜めイオン注入することで、トレンチ２０の側面に沿ってソース領域１３を形成する。このとき、ソース領域１３の下部はゲート電極２２の上面である第一の高さＨ１と同等もしくは少し深く形成されるため、ソース領域１３とゲート電極２２のオーバーラップも自己整合的に確約される。
フォトレジスト４０除去後、図９に示すように、ゲート絶縁膜２１のゲート電極２２より上に形成された部分を除去した後、トレンチ２０内を絶縁膜で埋め、基板１６表面よりも低く第一の高さＨ１よりも高い、第３の高さＨ３までエッチバックすることで層間絶縁膜２３を形成する。
その後、図１０に示すように、層間絶縁膜２３をソース領域１３のマスクとして、Ｐ型の不純物を全面にイオン注入することで、基板１６表面から第三の高さＨ３までの深さを有するベースコンタクト領域１４を形成する。なお、このときのイオン注入の傾きは、特定の角度に限定されない。
その後、図１１に示すように、層間絶縁膜２３を第一の高さＨ１より高く第三の高さＨ３より低い第二の高さＨ２の深さまで再びエッチバックする。層間絶縁膜２３は、ゲート電極２２とソース電極３３（図１参照）の絶縁のために必要な厚みを有している。
最後に、ソース電極３３をトレンチ２０内及び基板１６表面全面に形成し、ソース電極３３とソース領域１３及びベースコンタクト領域１４とのコンタクトをとり、さらに、基板１６の裏面全面にドレイン電極３２を形成することで、図１に示した第一の実施形態の半導体装置１００が得られる。
図１２は、本発明の第二の実施形態の縦型ＭＯＳＦＥＴを有する半導体装置２００を説明するための断面図である。なお、図１に示す第一の実施形態の半導体装置１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
第二の実施形態の半導体装置２００は、ベースコンタクト領域１４に代えてベースコンタクト領域１４２が設けられている点と、基板１６の表面上に絶縁膜２４２が設けられている点で第一の実施形態の半導体装置１００と異なる。
すなわち、半導体装置１００におけるベースコンタクト領域１４は、トレンチ２０の各側面に沿って、トレンチ２０を除く基板１６（ベース層）の表面全面に設けられているのに対し、半導体装置２００におけるベースコンタクト領域１４２は、トレンチ２０を除く基板１６の表面のうち、トレンチ２０の側面に沿ったソース領域１３の上部に設けられ、基板１６の残りの表面にはベース層１２が露出している。したがって、ベースコンタクト領域１４２は、一方の側面がトレンチ２０の側面においてソース電極３３に接し、他方の側面がベース層１２に接した構造となっている。
また、トレンチ２０を除く基板１６の表面上に、絶縁膜２４２が設けられている。
このように、第二の実施形態の半導体装置２００は、第一の実施形態の半導体装置１００と上記の点で構成が異なるが、これは、以下に説明する製造方法の違いによるものであり、半導体装置２００の構成によって得られる効果は、第一の実施形態の半導体装置１００によるものと同様である。
ここで、図１３に、第二の実施形態の半導体装置２００の平面構造の例を示す。図１３（ａ）は、第一の例の平面構造２００ａ、図１３（ｂ）は、第二の例の平面構造２００ｂを示している。なお、図１３（ａ）、（ｂ）のいずれにおいても、ソース電極３３及び絶縁膜２４２は省略されている。
これら平面構造についても、第一の実施形態の半導体装置１００とほぼ同様であるため、異なる点を中心に説明する。
第一の例の平面構造２００ａは、図１３（ａ）に示すように、ストライプ状に形成されたトレンチ２０の各側面に沿ってソース領域１３もストライプ状に形成されている。さらに、ベースコンタクト領域１４も、ソース領域１３上において、ソース領域１３と略同一の幅を持ってトレンチ２０の各側面に沿ってストライプ状に形成されている。したがって、隣接するトレンチ２０間におけるベースコンタクト領域１４の間の基板１６表面にベース層１２が露出した構成となっている。
第二の例の平面構造２００ｂは、図１３（ｂ）に示すように、格子状に形成されたトレンチ２０に囲まれた各領域において、トレンチ２０の側面に沿って、ソース領域１３が四角いリング状に形成されている。さらに、ベースコンタクト領域１４も、ソース領域１３上において、ソース領域１３と略同一の幅を持ってトレンチ２０の側面に沿って、四角いリング状に形成されている。したがって、トレンチ２０に囲まれた各領域の中央部の基板１６表面にベース層１２が露出した構成となっている。
このように、第二の実施形態の半導体装置２００においても、トレンチ２０の平面構造は、ストライプ状、格子状のいずれでも構わない。どちらの場合においても、上述の第一の実施形態の半導体装置１００と同様の効果を得ることができる。
次に、図１２に示す第二の実施形態の半導体装置２００の製造方法につき、図１４から図１７に示す工程断面図を用いて説明する。
第一の実施形態と同様にして図３から図５までの工程を経た後、図１４のように絶縁膜２４を絶縁膜２４２として残存させたままトレンチの底面及び側面にゲート絶縁膜２１を形成する。
その後、図１５のように、トレンチ２０を導電性材料、例えばポリシリコンで第一の高さＨ１まで埋めることでゲート電極２２を形成し、絶縁膜２４２をマスクとして、トレンチ２０の内側面に対して不純物を斜めイオン注入することで、トレンチ側面に沿って少なくとも第一の高さＨ１までの深さを有するソース領域１３を形成する。このように、絶縁膜２４２がイオン注入のマスクとなるため、第一の実施形態に対して、フォトリソグラフィーによるマスクパターンを形成する工程をなくすことができる。
続いて、図１６のように、トレンチ２０内を層間絶縁膜２３で埋め、第一の高さＨ１より高い第二の高さまでエッチバックすることで層間絶縁膜２３を形成する。
次に、図１７のように、絶縁膜２４２を残したままの状態で、トレンチ側面に対して不純物を斜めイオン注入することによって、基板１６表面より低く第２の高さＨ２より高い第三の高さＨ３までの深さを有し、一方の側面がトレンチ２０側面に接し、他方の側面がベース層１２に接するベースコンタクト領域１４を形成する。このとき、絶縁膜２４２が存在することにより、ソース領域１３に不純物が注入されることを防止できる。すなわち、絶縁膜２４２は、ソース領域１３のマスクとして機能する。このようにしてベースコンタクト領域１４を形成することにより、本実施形態によれば、第一の実施形態のように層間絶縁膜２３を二回エッチバックする必要がなくなり、また、絶縁膜２４２を除去する工程もないため、第一の実施形態に比べて工程を少なくできる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態で説明した半導体装置の構成において、Ｐ型とＮ型の構成要素の導電型を全て逆にしても良い。
また、図２（ｂ）及び図１３（ｂ）には、本発明の実施形態による半導体装置の平面構造として、トレンチ２０によって囲まれた各領域が四角形である例を示したが、この領域は四角形に限らず、四角形の角を落とした八角形や円形等であっても構わない。
１０ 高濃度半導体基板
１１ 半導体層
１２ ベース層
１３ ソース領域
１４、１４２ ベースコンタクト領域
１５ エピタキシャル層
１６ 基板
１７ ドレイン領域
２０ トレンチ
２１ ゲート酸化膜
２２ ゲート電極
２３ 層間絶縁膜
２４、２４２ 絶縁膜
３２ ドレイン電極
３３ ソース電極
４０ フォトレジスト
Ｈ１ 第一の高さ
Ｈ２ 第二の高さ
Ｈ３ 第三の高さ

Claims (10)

  1. 基板と、
    前記基板の裏面から所定の厚さを有して前記基板に設けられた第一導電型のドレイン領域と、
    前記基板の表面から前記ドレイン領域の上面に達するトレンチと、
    前記トレンチに隣接して前記ドレイン領域上に設けられた第二導電型のベース層と、
    前記トレンチの内側の底面及び側面を覆い、上端部が前記トレンチの底面から第一の高さに位置するゲート絶縁膜と、
    前記トレンチ内に前記ゲート絶縁膜を介して前記第一の高さまで埋め込まれたゲート電極と、
    前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に前記第一の高さよりも高い第二の高さまで埋め込まれた第一の絶縁膜と、
    前記トレンチ内の前記第一の絶縁膜上の残りの部分に埋め込まれたソース電極と、
    前記基板の表面から、前記第二の高さより高く前記トレンチの上部よりも低い第三の高さまでの深さを有し、一方の側面が前記ソース電極に接して設けられた前記ベース層よりも高濃度の第二導電型のベースコンタクト領域と、
    上面が前記ベースコンタクト領域の底面の一部に接し、一方の側面が前記トレンチの外側面に接するとともに該一方の側面の少なくとも一部が前記ソース電極に接し、底面から前記ドレイン領域までの前記トレンチの外側面に沿った前記ベース層がチャネル領域となるように設けられた第二導電型のソース領域と、
    前記基板の裏面上に前記ドレイン領域に接して設けられたドレイン電極とを備えることを特徴とする半導体装置。
  2. 前記ベースコンタクト領域は、底面の一部が前記ベース層に接していることを特徴とする請求項１に記載の半導体装置。
  3. 前記ベースコンタクト領域は、他方の側面が前記ベース層に接していることを特徴とする請求項１に記載の半導体装置。
  4. 前記ベースコンタクト領域上に設けられ、前記トレンチの上部に繋がる開口を有する第二の絶縁膜をさらに備え、前記ソース電極は前記開口内にも埋め込まれていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記トレンチは、所定の方向に延在していることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記トレンチは、前記ベース層の周囲を取り囲んでいることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 第一導電型の基板表面から基板の厚さより浅い深さで第二導電型のベース層を形成し、前記基板の残りの領域を第一導電型のドレイン領域として残存させる工程と、
    前記基板表面から前記ドレイン領域に達するようにトレンチを形成する工程と、
    前記トレンチの内側の底面及び側面にゲート絶縁膜を形成する工程と、
    前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
    前記ゲート電極の上面の位置が前記トレンチの底面から第一の高さとなるまで前記ゲート電極をエッチングする工程と、
    前記トレンチの内側から不純物を注入し、トレンチの側面に接し、少なくとも前記基板表面から前記第一の高さまでの深さを備えるソース領域を形成する工程と、
    前記ゲート絶縁膜の上端部が前記第一の高さになるまで前記ゲート絶縁膜の上部をエッチングする工程と、
    前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に前記第一の高さよりも高い第二の高さまで第一の絶縁膜を形成する工程と、
    前記基板の表面から、前記第二の高さより高く前記トレンチの上部よりも低い第三の高さまでの深さを有し、前記トレンチの側面と前記ベース層及び前記ソース領域の上部に接する、前記ベース層よりも高濃度の第二導電型のベースコンタクト領域を形成する工程と、
    前記トレンチ内の前記第一の絶縁膜上の残りの部分に、前記ソース領域及び前記ベースコンタクト領域と接するソース電極を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
  8. 前記ソース領域を形成する工程は、前記トレンチ内側面に対して不純物を斜めイオン注入することにより行われることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第一の絶縁膜を形成する工程とベースコンタクト領域を形成する工程は、前記第一の絶縁膜を前記第三の高さまで形成するステップと、前記第一の絶縁膜をマスクとしてイオン注入を行って前記ベースコンタクト領域を形成するステップと、その後、前記第一の絶縁膜を前記第二の高さまでエッチングするステップとを含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  10. 前記トレンチを形成する工程は、前記基板表面上に前記トレンチが形成される部分に開口を有する第二の絶縁膜を形成するステップを含み、
    前記ベースコンタクト領域を形成する工程は、前記第二の絶縁膜をマスクとして不純物をトレンチ内側面に対して斜めイオン注入するステップを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7417498B2 (ja) 2020-09-14 2024-01-18 株式会社東芝 半導体装置及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7119449B2 (ja) * 2018-03-16 2022-08-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019175930A (ja) * 2018-03-27 2019-10-10 エイブリック株式会社 半導体装置及びその製造方法
TWI713092B (zh) * 2018-10-23 2020-12-11 世界先進積體電路股份有限公司 半導體結構及其製造方法
US10770396B2 (en) 2018-12-28 2020-09-08 Vanguard International Semiconductor Corporation Semiconductor structure and method for fabricating the same
EP3690952A1 (en) * 2019-01-29 2020-08-05 Nexperia B.V. Trench gate semiconductor device and method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017699A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体素子及びその製造方法
JP2005116649A (ja) * 2003-10-06 2005-04-28 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置およびその製造方法
WO2011108191A1 (ja) * 2010-03-05 2011-09-09 パナソニック株式会社 半導体装置の製造方法および半導体装置
JP2012049466A (ja) * 2010-08-30 2012-03-08 Seiko Instruments Inc 半導体装置およびその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5118270A (ja) 1974-08-07 1976-02-13 Nishimura Plastics Packaging Haikigasujugaiseibunjokyakusochi
JPS58171861A (ja) * 1982-04-01 1983-10-08 Toshiba Corp 半導体装置
US6351009B1 (en) 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
JP3908040B2 (ja) * 2002-01-17 2007-04-25 沖電気工業株式会社 高耐圧縦型ｍｏｓトランジスタの製造方法
US7091573B2 (en) * 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
JP2005524929A (ja) * 2002-04-11 2005-08-18 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 低圧水銀放電ランプ
JP3677489B2 (ja) * 2002-05-29 2005-08-03 Ｎｅｃエレクトロニクス株式会社 縦型電界効果トランジスタ
JP5008247B2 (ja) * 2003-04-03 2012-08-22 セイコーインスツル株式会社 縦形ｍｏｓトランジスタの製造方法
DE10318625B4 (de) * 2003-04-24 2006-08-03 Infineon Technologies Ag Vertikale Speicherzelle und Verfahren zu deren Herstellung
JP2005011649A (ja) 2003-06-18 2005-01-13 Sanyo Electric Co Ltd 接着方法、その接着方法を利用可能なエレクトロルミネッセンスパネルの製造方法、及びエレクトロルミネッセンスパネル
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
JP5674530B2 (ja) * 2010-09-10 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置の制御装置
JP2012174989A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体装置の製造方法
CN102760662B (zh) * 2011-04-29 2014-12-31 茂达电子股份有限公司 半导体功率装置的制作方法
JP6065303B2 (ja) * 2012-06-15 2017-01-25 ローム株式会社 スイッチングデバイス
JP5831526B2 (ja) * 2013-01-17 2015-12-09 株式会社デンソー 半導体装置およびその製造方法
DE102014109926A1 (de) * 2014-07-15 2016-01-21 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer Vielzahl von Transistorzellen und Herstellungsverfahren
EP3203528B1 (en) * 2014-09-24 2022-03-23 Shindengen Electric Manufacturing Co., Ltd. Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and method for designing silicon carbide semiconductor device
US20160268446A1 (en) * 2015-03-10 2016-09-15 United Silicon Carbide, Inc. Trench vertical jfet with improved threshold voltage control
US9818827B2 (en) * 2015-04-08 2017-11-14 Infineon Technologies Austria Ag Field plate trench semiconductor device with planar gate
US10418452B2 (en) * 2015-12-10 2019-09-17 Infineon Technologies Austria Ag Semiconductor device with different gate trenches
US10141415B2 (en) * 2016-01-12 2018-11-27 Infineon Technologies Americas Corp. Combined gate and source trench formation and related structure
JP6660611B2 (ja) * 2016-01-15 2020-03-11 ローム株式会社 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017699A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体素子及びその製造方法
JP2005116649A (ja) * 2003-10-06 2005-04-28 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置およびその製造方法
WO2011108191A1 (ja) * 2010-03-05 2011-09-09 パナソニック株式会社 半導体装置の製造方法および半導体装置
JP2012049466A (ja) * 2010-08-30 2012-03-08 Seiko Instruments Inc 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7417498B2 (ja) 2020-09-14 2024-01-18 株式会社東芝 半導体装置及びその製造方法

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