KR100511099B1 - 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 title claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 230000002265 prevention Effects 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000002019 doping agent Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 19
- 239000010410 layer Substances 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical group 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
- H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 본 발명의 고전압 트랜지스터는 반도체 기판의 트렌치 내 홀에 형성된 펀치쓰루 방지막과, 트렌치 바닥아래에 펀치쓰루 방지막과 소정거리 이격되며 저농도의 도펀트가 주입된 드리프트 영역과, 트렌치 바닥 아래의 드리프트 영역내에 형성되며 고농도 도펀트가 주입된 소오스/드레인 영역과, 트렌치내에서 펀치쓰루 방지막을 감싸며 채널 영역이 되는 에피 실리콘막과, 트렌치내에서 드리프트 영역 일부면과 에피 실리콘막 상부면에 형성된 게이트 절연막과, 트렌치내에서 게이트 절연막 상부에서 형성되며 인번스 凹구조로 형성된 게이트 전극을 포함한다. 그러므로 본 발명은 에피 실리콘막의 측면 및 상부면 길이에 의해서 제한된 면적에서도 고전압 트랜지스터의 채널 길이를 증가시킬 수 있고, 소오스/드레인 영역과 연결되는 매몰 콘택에 의해 두 부분의 콘택 저항이 합쳐져 콘택에 인가되는 고전압을 강하되어 고전압의 내압을 낮출 수 있다.
Description
본 발명은 고전압 트랜지스터(high voltage transistor) 및 그 제조 방법에 관한 것으로서, 특히 트랜지스터의 면적을 축소할 수 있으며 고내압하에서도 동작할 수 있도록 구현한 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적인 고전압 트랜지스터는 애벌런치 브레이크다운 전압(avalanch break down voltage)을 향상시키기 위하여 고농도로 도핑된 소스/드레인과 저농도로 도핑된 영역(드리프트 영역)을 형성하여 DDD(Double Drain Doped) 구조를 사용한다.
도 1은 종래 기술에 의한 고전압 트랜지스터를 나타낸 수직 단면도이다. 도 1을 참조하여, 종래 고전압 트랜지스터의 일 예를 설명하면 다음과 같은 구조를 갖는다.
반도체 기판(10)의 p- 웰(well)(미도시됨)내 소정 간격 서로 이격되며 n 도펀트가 저농도로 도핑된 드리프트 영역(drift region)(12)이 형성되어 있으며 양쪽 드리프트 영역(12) 내에 각각 n 도펀트가 고농도로 도핑된 소오스/드레인 영역(18)이 형성되어 있다. 이때 소오스/드레인 영역(18)에 대응되는 게이트 전극(16)의 폭(width)이 채널 폭이 된다.다. 그리고 웰 상부면에 게이트 절연막(14)을 개재하여 게이트 전극(16)이 형성되어 있다.
이러한 고전압 트랜지스터의 구조에서는 고전압에 대한 내압을 견디기 위하여 소오스/드레인 영역(18)의 내압을 증가시키기 위하여 그레이드 정션(grade junction)으로 형성함으로써 브레이크다운 전압(breakdown voltage)을 증가시킨다. 즉, p-웰과 바로 만나는 정션 농도를 낮게 조정하기 위하여 먼저 저농도의 드리프트 영역(12)을 깊게 형성하고 드리프트 영역(12) 내에 고농도의 소오스/드레인 영역(18)을 형성한다.
그런데 종래 기술에 의한 고전압 트랜지스터는 높은 정션 내압과 게이트 절연막 사이의 내압을 증가시키면서 드리프트 영역(12)과 콘택 부위의 소오스/드레인 영역(18)과의 거리를 증가시키기 위하여 채널 길이를 증가시킴으로써 전체 트랜지스터 크기가 증가되는 단점이 있었다.
그러므로, 종래의 고전압 트랜지스터는 드리프트 영역(12)과 소오스/드레인 영역간의 농도 차이에 의하여 내압 특성이 결정되기 때문에 일정 수준 이상의 고전압 내압 특성을 얻기가 어려웠다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 반도체 기판에 트렌치를 형성하고 트렌치의 홀에 펀치쓰루 방지막을 형성한 후에 트렌치가 있는 기판내에 게이트 절연막, 게이트 전극 및 소오스/드레인 영역을 순차적으로 형성함으로써 트랜지스터의 크기를 증가시키지 않고서도 채널 길이를 증가시킬 수 있으며 고전압 내압 특성을 향상시킬 수 있는 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 드리프트 영역, 소오스/드레인 영역을 갖는 고전압 트랜지스터에 있어서, 반도체 기판의 트렌치 내 홀에 형성된 펀치쓰루 방지막과, 트렌치 바닥아래에 펀치쓰루 방지막과 소정거리 이격되며 저농도의 도펀트가 주입된 드리프트 영역과, 트렌치 바닥 아래의 드리프트 영역내에 형성되며 고농도 도펀트가 주입된 소오스/드레인 영역과, 트렌치내에서 펀치쓰루 방지막을 감싸며 채널 영역이 되는 에피 실리콘막과, 트렌치내에서 드리프트 영역 일부면과 에피 실리콘막 상부면에 형성된 게이트 절연막과, 트렌치내에서 게이트 절연막 상부에서 형성되며 인번스 凹구조로 형성된 게이트 전극을 포함한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 기판에 소정 깊이로 식각된 트렌치를 형성하고 트렌치 바닥 아래를 소정 깊이로 식각한 홀에 펀치쓰루 방지막을 형성하는 단계와, 트렌치내에서 펀치쓰루 방지막을 감싸며 채널 영역이 되는 에피 실리콘막을 형성하는 단계와, 트렌치내에서 드리프트 영역과 에피 실리콘막 상부면에 게이트 절연막을 형성하는 단계와, 트렌치 바닥아래에 펀치쓰루 방지막과 각각 소정거리 이격되며 저농도의 도펀트가 주입된 드리프트 영역을 형성하는 단계와, 트렌치내 게이트 절연막 상부에 인번스 凹구조로 게이트 전극을 형성하는 단계와, 결과물 전면에 절연막을 형성하고 절연막 및 게이트 절연막을 패터닝하여 드리프트 영역을 오픈하는 콘택홀을 형성하는 단계와, 드리프트 영역내에 고농도 도펀트가 주입된 소오스/드레인 영역을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 트렌치 구조의 고전압 트랜지스터를 나타낸 수직 단면도이다. 도 2에 도시된 바와 같이, 본 발명의 고전압 트랜지스터 일 예는 다음과 같은 구조를 갖는다.
반도체 기판(100)으로서 실리콘 기판의 트렌치 내에 홀에 T 형태로 형성되며 절연막으로 이루어진 펀치쓰루 방지막(110a)을 포함한다. 그리고 트렌치 바닥아래에 펀치쓰루 방지막(110a)과 소정거리 이격되며 저농도의 n형 도펀트가 주입된 드리프트 영역(128)이 형성되어 있고, 트렌치 바닥 아래의 드리프트 영역(128)내에 고농도의 n형 도펀트가 주입된 소오스/드레인 영역(136)이 형성되어 있다.
그리고 트렌치내에서 펀치쓰루 방지막(110a)을 감싸며 채널 영역이 되는 에피 실리콘막(120a)이 형성되어 있고, 드리프트 영역(128) 일부면과 에피 실리콘막(120a) 상부면에 게이트 절연막(130)이 형성되어 있다.
또한 트렌치내에서 게이트 절연막(130) 상부에 인번스 凹구조의 게이트 전극(132)이 형성되어 있고, 게이트 전극(132)과 트렌치 내측면 사이에 절연막(134)이 있는 콘택홀을 통해서 소오스/드레인 영역(136)과 수직으로 연결되는 매몰 콘택(138)이 형성되어 있다.
그러므로 본 발명에 따른 트렌치 구조의 고전압 트랜지스터는 트렌치내에 펀치쓰루 방지막(110a)에 의해 고전압의 내압하에서도 소오스와 드레인의 펀츠쓰루에 의한 브레이크다운 특성을 막는다.
또 본 발명은 펀치쓰루 방지막(110a) 상부에 형성된 에피 실리콘막(120a)의 측면 및 상부면 길이에 의해서 고전압 트랜지스터의 채널 길이를 증가시킬 수 있다.
또한 본 발명은 트렌치내 소오스/드레인 영역(136)과 연결되는 매몰 콘택(138)에 의해 두 부분의 콘택 저항이 합쳐져 콘택에 인가되는 고전압을 강하시켜 드레인의 내압 특성을 낮춘다.
도 3a 내지 도 3m은 본 발명의 일 실시예에 따른 고전압 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면들을 참조하면 본 발명의 고전압 트랜지스터는 다음과 같이 제조된다.
우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 사진 공정을 진행하여 트렌치 영역을 정의하는 포토레지스트 패턴(102)을 형성하고, 포토레지스트 패턴(102)에 의해 드러난 기판(100)을 소정 깊이로 식각하여 트렌치(104)를 형성한다. 이때 트렌치(104)는 고전압 트랜지스터의 게이트 절연막, 게이트 전극, 소오스/드레인 영역 뿐만 아니라 콘택 전극까지 형성될 부분이 된다. 그리고 포토레지스트 패턴(102)을 제거한다.
도 3b에 도시된 바와 같이, 트렌치가 있는 반도체 기판에 사진 공정을 진행하여 트렌치 바닥 일부가 오픈되는 홀 영역을 정의하는 포토레지스트 패턴(106)을 형성하고 포토레지스트 패턴(106)에 의해 드러난 트렌치 바닥 기판을 일정 깊이로 식각하여 홀을 형성한다. 그리고 포토레지스트 패턴(106)을 제거한다.
도 3c에 도시된 바와 같이, 트렌치 및 홀이 갭필되도록 절연막(110)을 매립하고 절연막(110)을 일정 두께가 되도록 전면 식각 공정으로 식각한다.
그 다음 도 3d에 도시된 바와 같이, 사진 공정을 진행하여 상기 절연막 상부에 포토레지스트 패턴(112)을 형성하고 건식 식각 공정으로 절연막을 패터닝하여 펀치쓰루 방지막(110a)을 형성한 후에 포토레지스트 패턴(112)을 제거한다. 여기서, 펀치쓰루 방지막(110a)은 고전압의 내압하에서도 소오스와 드레인의 펀츠쓰루에 의한 브레이크다운 특성을 막는 역할을 한다.
계속해서 도 3e에 도시된 바와 같이, 상기 결과물 전면에 절연막(114)으로서 실리콘산화막을 얇게 증착한 후에 사진 공정으로 펀치쓰루 방지막(110a)과 그 주위 트렌치 바닥이 일부 오픈되는 포토레지스트 패턴(116)을 형성한다.
그 다음 포토레지스트 패턴(116)에 의해 드러난 절연막(114)을 패터닝한 후에 포토레지스트 패턴(116)도 제거한다. 도 3f에 도시된 바와 같이, 상기 트렌치내에 에피 실리콘막(120)을 형성하는데, 절연막 패턴(114a)에 의해 펀치쓰루 방지막(110a) 주위의 기판 부분(118)과 에피 실리콘막(120)은 집적 접합된다. 118 부분은 이후 고전압 트랜지스터의 채널을 연결하게 되는 중요한 부분이기 때문에 에피택셜 실리콘막(120) 형성 이전에 세정 공정을 진행하여 에피 실리콘막(120)과 기판이 제대로 접합되도록 한다. 이때 에피 실리콘막(120)은 p- 도펀트가 도핑되어 있다.
그리고 도 3g에 도시된 바와 같이, 사진 공정을 진행하여 에피 실리콘막(120) 상부에 포토레지스트 패턴(122)을 형성하고 건식 식각 공정으로 에피 실리콘막(120a)을 패터닝하되, 펀치쓰루 방지막(110a) 주위의 기판 부분(118)이 오버랩되도록 패터닝한다. 그런 다음 포토레지스트 패턴(122)을 제거한다.
이어서 절연막 패턴(114a)을 블록킹 마스크로 삼아 경사진 이온 주입 각도로 문턱 전압 조절용 이온 주입 공정을 진행하여 에피 실리콘막(120a)에만 문턱 전압 조절용 도펀트가 주입되도록 한다. 이로 인해 도 3h에 도시된 바와 같이, 에피 실리콘막(120a)의 상부면과 측면이 모두 고전압 트랜지스터의 채널 영역(126)이 된다. 그리고 절연막 패턴을 제거한다.
그 다음 도 3i에 도시된 바와 같이, 에피 실리콘막(120a)과 트렌치 바닥 사이의 기판 내에 n형 도펀트를 저농도로 이온 주입하여 n- 드리프트 영역(128)을 형성한다. 이때 n- 드리프트 영역(128)을 위한 이온 주입시 기판과의 정션 브레이크다운을 증가시키고자 경사진 각도로 이온 주입 공정을 진행하여 에피 실리콘막(120a) 아래의 기판에도 n- 도펀트가 주입되어 오버랩되도록 셀로우 정션을 형성한다.
그리고 상기 결과물 전면에 게이트 절연막(130)으로서 실리콘산화막을 증착하는데, 게이트 절연막(130) 두께는 원하는 고전압 내압 특성을 고려하여 두께를 조절한다. 즉 내압을 높게 하려면 게이트 절연막(130)의 두께를 두껍게, 내압을 작게 하려면 게이트 절연막(130) 두께를 낮게 조정한다.
이어서 도 3j에 도시된 바와 같이, 트렌치내에 도전막으로서 도프트 폴리실리콘막을 매립하고 이를 패터닝하여 게이트 절연막(130) 상부에 인번스 凹구조로 게이트 전극(132)을 형성한다. 게이트 전극(132) 막은 언도프트 폴리실리콘막을 증착하고 n-형 도펀트를 주입한 후에 열처리하여 제조할 수 있다. 이때 n-형 도펀트 도우즈량은 원하는 고전압 트랜지스터의 내압 특성에 맞게 조정한다.
그리고 그 게이트 전극(132)이 형성된 기판 전면에 절연막(134)으로서 실리콘산화막을 증착한다.
도 3k에 도시된 바와 같이, 콘택홀 마스크를 이용한 사진 및 식각 공정을 진행하여 절연막(134) 및 게이트 절연막(130)을 패터닝하여 드리프트 영역(128) 표면이 오픈되는 콘택홀을 형성한다. 그런 다음 드리프트 영역(128) 내에 n형 도펀트를 고농도로 이온 주입하여 n+ 소오스/드레인 영역(136)을 형성한다.
계속해서 도 3l에 도시된 바와 같이, 절연막(134) 측면과 트렌치 사이의 콘택홀에 도전막으로서 도프트 폴리실리콘막을 매립하고 이를 패터닝하여 매몰 콘택(138)을 형성한다. 이후 열처리 공정을 진행하여 소오스/드레인 영역(136)내 도펀트를 매몰 콘택(138)으로 확산시켜서 콘택 부위의 저항을 높인다. 그리고 상기 결과물 전면에 층간 절연막(140)으로서 BPSG를 증착한 후에 그 표면을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다.
그리고나서 도 3m에 도시된 바와 같이, 층간 절연막(140)에 콘택홀 식각 공정을 진행하여 매몰 콘택(138) 또는 게이트 전극(132) 표면이 드러나는 콘택홀을 형성하고 도전막으로서 텅스텐 등의 금속을 매립하고 이를 패터닝하여 콘택 전극(142)을 형성한다. 이때 도면 부호 144는 매몰 콘택(138)이 소오스/드레인 영역(136)과 접하는 영역을 나타내는 부분이며 146은 에피 실리콘막(120a)내 소오스/드레인 영역(136) 사이의 채널 경로를 나타낸 것이다.
이에 따라 본 발명의 고전압 트랜지스터는 한정된 면적내 기판의 트렌치 및 펀치쓰루 방지막(110a)에 의해서 고전압 트랜지스터의 채널 길이를 증가시킬 수 있다.
또한 본 발명은 트렌치내 소오스/드레인 영역(136)과 연결되는 매몰 콘택(138)이 형성되기 때문에 콘택 저항을 증가시켜 외부에서 인가되는 고전압을 감소시킬 수 있다. 즉, 매몰 콘택(138)과 소오스/드레인 영역(136)의 접합 부위의 저항이 합쳐져 에피 실리콘막(120a)내 채널 영역과 인접된 드레인에 인가되는 전압을 강하(drop)시킬 수 있다.
이상 설명한 바와 같이, 본 발명은 트렌치내에 펀치쓰루 방지막에 의해 고전압의 내압하에서도 소오스와 드레인의 펀츠쓰루에 의한 브레이크다운 특성을 막는효가가 있다.
또 본 발명은 펀치쓰루 방지막 상부에 형성된 에피 실리콘막의 측면 및 상부면 길이에 의해서 제한된 면적에서도 고전압 트랜지스터의 채널 길이를 증가시킬 수 있다.
또한 본 발명은 트렌치내 소오스/드레인 영역과 연결되는 매몰 콘택에 의해 두 부분의 콘택 저항이 합쳐져 콘택에 인가되는 고전압을 강하되어 고전압의 내압을 낮출 수 있다.
따라서 본 발명은 고전압 트랜지스터가 축소되더라도 채널 길이를 증가시킬 수 있으며 고전압 내압 특성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 의한 고전압 트랜지스터를 나타낸 수직 단면도,
도 2는 본 발명에 따른 트렌치 구조의 고전압 트랜지스터를 나타낸 수직 단면도,
도 3a 내지 도 3m은 본 발명의 일 실시예에 따른 트렌치 구조의 고전압 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 110a : 펀치쓰루 방지막
120a : 에피 실리콘막 128 : 드리프트 영역
130 : 게이트 절연막 132 : 게이트 전극
136 : 소오스/드레인 영역 138 : 매몰 콘택
Claims (7)
- 드리프트 영역, 소오스/드레인 영역을 갖는 고전압 트랜지스터에 있어서,반도체 기판의 트렌치 내 홀에 형성된 펀치쓰루 방지막;상기 트렌치 바닥아래에 상기 펀치쓰루 방지막과 소정거리 이격되며 저농도의 도펀트가 주입된 드리프트 영역;상기 트렌치 바닥 아래의 상기 드리프트 영역내에 형성되며 고농도 도펀트가 주입된 소오스/드레인 영역;상기 트렌치내에서 상기 펀치쓰루 방지막을 감싸며 채널 영역이 되는 에피 실리콘막;상기 트렌치내에서 상기 드리프트 영역 일부면과 상기 에피실리콘막 상부면에 형성된 게이트 절연막; 및상기 트렌치내에서 상기 게이트 절연막 상부에서 형성되며 인번스 凹구조로 형성된 게이트 전극을 포함하는 것을 특징으로 하는 트렌치 구조의 고전압 트랜지스터.
- 제 1항에 있어서, 상기 펀치쓰루 방지막은 절연물질로 이루어지며 T형태를 갖는 것을 특징으로 하는 트렌치 구조의 고전압 트랜지스터.
- 제 1항에 있어서, 상기 게이트 전극과 상기 트렌치 내측면 사이에 절연막이 있는 콘택홀을 통해서 상기 소오스/드레인 영역과 수직으로 연결되는 매몰 콘택을 더 포함하는 것을 특징으로 하는 트렌치 구조의 고전압 트랜지스터.
- 반도체 기판에 소정 깊이로 식각된 트렌치를 형성하고 트렌치 바닥 아래를 소정 깊이로 식각한 홀에 펀치쓰루 방지막을 형성하는 단계;상기 트렌치내에서 상기 펀치쓰루 방지막을 감싸며 채널 영역이 되는 에피 실리콘막을 형성하는 단계;상기 트렌치내에서 상기 드리프트 영역과 상기 에피실리콘막 상부면에 게이트 절연막을 형성하는 단계;상기 트렌치 바닥아래에 상기 펀치쓰루 방지막과 각각 소정거리 이격되며 저농도의 도펀트가 주입된 드리프트 영역을 형성하는 단계;상기 트렌치내 상기 게이트 절연막 상부에 인번스 凹구조로 게이트 전극을 형성하는 단계;상기 결과물 전면에 절연막을 형성하고 절연막 및 게이트 절연막을 패터닝하여 드리프트 영역을 오픈하는 콘택홀을 형성하는 단계; 및상기 드리프트 영역내에 고농도 도펀트가 주입된 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 트렌치 구조의 고전압 트랜지스터의 제조 방법.
- 제 4항에 있어서, 상기 펀치쓰루 방지막은 절연물질로 이루어지며 T형태를 갖는 것을 특징으로 하는 트렌치 구조의 고전압 트랜지스터의 제조 방법.
- 제 4항에 있어서, 상기 에피 실리콘막을 형성하는 단계이후에, 상기 에피 실리콘막에만 문턱 전압 조절용 이온 주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 구조의 고전압 트랜지스터의 제조 방법.
- 제 4항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계이후에, 상기 게이트 전극과 상기 트렌치 내측면 사이에 절연막이 있는 콘택홀을 통해서 상기 소오스/드레인 영역과 수직으로 연결되는 매몰 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 구조의 고전압 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0079832A KR100511099B1 (ko) | 2003-11-12 | 2003-11-12 | 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0079832A KR100511099B1 (ko) | 2003-11-12 | 2003-11-12 | 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050045672A KR20050045672A (ko) | 2005-05-17 |
| KR100511099B1 true KR100511099B1 (ko) | 2005-08-30 |
Family
ID=37245327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0079832A KR100511099B1 (ko) | 2003-11-12 | 2003-11-12 | 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100511099B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790548B2 (en) | 2006-12-04 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods of fabricating field effect transistors including recessed forked gate structures |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929631B1 (ko) * | 2007-02-15 | 2009-12-03 | 주식회사 하이닉스반도체 | 모스펫 소자의 제조방법 |
-
2003
- 2003-11-12 KR KR10-2003-0079832A patent/KR100511099B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790548B2 (en) | 2006-12-04 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods of fabricating field effect transistors including recessed forked gate structures |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050045672A (ko) | 2005-05-17 |
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