KR20080006268A - 터널링 전계 효과 트랜지스터의 제조 방법 - Google Patents

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KR20080006268A KR1020060065205A KR20060065205A KR20080006268A KR 20080006268 A KR20080006268 A KR 20080006268A KR 1020060065205 A KR1020060065205 A KR 1020060065205A KR 20060065205 A KR20060065205 A KR 20060065205A KR 20080006268 A KR20080006268 A KR 20080006268A
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박동건
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삼성전자주식회사
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Abstract

자기 정렬 방식으로 터널링 전계 효과 트랜지스터를 제조하는 방법이 개시된다. 기판 상에 게이트 구조물을 형성한 후, 경사 이온 주입 공정으로 게이트 구조물에 대해 자기 정렬 되면서 게이트 구조물에 인접하는 비대칭 구조의 제1 및 제2 불순물 영역을 형성한다. 실리사이데이션 공정으로 제1 및 제2 불순물 영역들로부터 적어도 하나가 금속 실리사이드를 포함하는 제1 및 제2 소스/드레인 영역들을 형성한다. 제1 불순물 영역은 게이트 구조물로부터 이격되어 형성되며 제2 불순물 영역은 게이트 구조물 아래의 기판까지 연장된다. 제2 소스/드레인 영역은 게이트 구조물 아래의 기판까지 연장되는 소스/드레인 확장부를 포함한다. 게이트 구조물의 측벽 상에는 스페이서가 형성될 수 있다. 사진 식각 공정을 수행하지 않고도 게이트 구조물 및/또는 스페이서를 마스크로 이용하는 자기 정렬 방식으로 비대칭 구조의 소스/드레인 영역들을 구비하는 터널링 전계 효과 트랜지스터를 용이하게 제조할 수 있다.

Description

터널링 전계 효과 트랜지스터의 제조 방법{METHOD OF MANUFCATURING A TUNNELING FIELD EFFECT TRANSISTOR}
도 1 내지 도 4는 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100: 반도체 기판 15, 105: 소자 분리막
20: 게이트 절연막 25: 게이트 전극층
30, 110: 게이트 절연막 패턴 35, 115: 게이트 전극
40, 120: 게이트 구조물 45, 140: 스페이서
50, 125: 제1 불순물 영역 55, 130: 제2 불순물 영역
60, 145: 제1 소스/드레인 영역 65, 150: 제2 소스/드레인 영역
70, 155; 소스/드레인 확장부
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 자기 정렬(self align) 공정을 이용하여 터널링 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 디자인룰이 급격하게 감소하게 됨으로써 반도체 소자에 쇼트 채널(short channel) 효과에 기인하는 문제점들이 크게 나타나고 있다. 이러한 쇼트 채널 효과로 인한 문제점들을 해결하기 위하여 다양한 방법과 여러 가지 소자들이 제안되고 있는 바, 그 가운데 터널링 효과를 이용한 터널링 전계 효과 트랜지스터가 하나의 대안으로 떠오르고 있다. 그러나 상기 터널링 전계 효과 트랜지스터에 있어서, 게이트를 중심으로 소스/드레인 영역들이 서로 비대칭적으로 형성되어야만 트랜지스터가 효과적으로 동작할 수 있다. 그러나 이러한 비대칭 소스/드레인 영역들을 형성하는 데 여러 차례의 사진 식각 공정들이 요구되기 때문에 트랜지스터를 제조하는 공정이 복잡해지고 그 수율이 저하되는 문제점이 있다.
따라서 본 발명의 목적은 자기 정렬 방법을 이용하여 우수한 특성을 갖는 터널링 전계 효과 트랜지스터를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 터널링 전계 효과 트랜지스터의 제조 방법에 있어서, 반도체 기판 상에 게이트 구조물을 형성한 후, 경사 이온 주입 공정으로 상기 게이트 구조물에 인접하는 상기 반도체 기판에 상기 게이트 구조물에 대해 자기 정렬 되면서 서로 비대칭 구조를 갖는 제1 및 제2 불순물 영역을 형성한다. 이어서, 실리사이데이션 공정으로 상기 제1 및 제2 불순물 영역들로부터 적어도 하나가 금속 실리사이드를 포함하는 제1 및 제2 소스/드레인 영역들을 형성한다. 이 경우, 상기 제1 불순물 영역은 상기 게이트 구조물로부터 이격되어 형성되며 상기 제2 불순물 영역은 상기 게이트 구조물 아래의 상기 반도체 기판까지 연장된다. 또한, 상기 제2 소스/드레인 영역은 상기 게이트 구조물 아래의 상기 반도체 기판까지 연장되는 소스/드레인 확장부를 포함한다. 상기 게이트 구조물의 측벽 상에는 스페이서가 형성될 수 있다.
또한, 전술한 본 발명의 목적을 달성하기 위하여 본 발명의 바람직한 실시예들에 따른 터널링 전계 효과 트랜지스터의 제조 방법에 있어서, 반도체 기판 상에 게이트 구조물을 형성한 다음, 상기 게이트 구조물의 측벽 상에 스페이서를 형성한다. 이어서, 경사 이온 주입 공정으로 상기 게이트 구조물에 인접하는 상기 반도체 기판에 상기 스페이서에 대해 자기 정렬 되면서 서로 비대칭 구조를 갖는 제1 및 제2 불순물 영역을 형성한다. 계속하여, 실리사이데이션 공정으로 상기 제1 및 제2 불순물 영역들로부터 적어도 하나가 금속 실리사이드를 포함하는 제1 및 제2 소스/드레인 영역들을 형성한다. 이 때, 상기 제1 불순물 영역은 상기 스페이서로부터 이격되어 형성되며, 상기 제2 불순물 영역은 상기 스페이서 아래의 상기 반도체 기판까지 연장된다.
본 발명에 따르면, 추가적인 사진 식각 공정을 수행하지 않고도 게이트 구조물 및/또는 스페이서를 마스크로 이용하는 자기 정렬 방식으로 비대칭 구조의 소스 /드레인 영역들을 구비하는 터널링 전계 효과 트랜지스터를 용이하게 제조할 수 있다. 또한, 게이트 구조물만을 마스크로 이용하고 후에 스페이서를 형성할 경우, 터널링 전계 효과 트랜지스터의 전기적인 특성을 보다 안정화시킬 수 있다. 구체적으로는, 본 발명에 따른 터널링 전계 효과 트랜지스터에 있어서, P-N 정션에 의한 터널링이 일어나지 않으므로 디플레이션(depletion) 현상이 발생하지 않고, 금속 실리사이드 또는 금속에 의해 일함수 장벽 높이를 조절할 수 있기 때문에 터널링 전류량이 증대되어 전기적 특성이 향상된다.
이하, 본 발명의 바람직한 실시예들에 따른 터널링 전계 효과 트랜지스터의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만. 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 전극, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물이 기판, 각 층(막), 영역, 패턴 또는 구조물의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물이 직접 기판, 각 층(막), 영역, 전극, 패턴 또는 구조물 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물이 추가적으로 형성될 수 있다. 또한, 층(막), 전극, 영역, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아 니라 단지 각 공정, 층(막), 영역, 전극, 패턴 또는 구조물을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막), 영역, 전극, 패턴 또는 구조물에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1를 참조하면, 반도체 기판(10) 상에 소자 분리막(15)을 형성하여 반도체 기판(10)을 필드 영역 및 액티브 영역으로 구분한다. 반도체 기판(10)은 실리콘 웨이퍼, 벌크(bulk) 실리콘 기판, 또는 SOI(Silicon-On-Insulator) 기판을 포함한다. 소자 분리막(15)은 STI(Shallow Trench Isolation) 공정을 이용하여 반도체 기판(10) 상에 형성된다.
소자 분리막(15)에 의해 정의되는 상기 액티브 영역 상에 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 산화물 또는 금속 산화물을 사용하여 형성한다. 예를 들면, 게이트 절연막(20)은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 사용하여 형성된다. 또한, 게이트 절연막(20)은 산화막 및 질화막을 포함하는 다층 구조로 형성될 수 있다.
게이트 절연막(20) 상에 게이트 전극층(25)을 형성한다. 게이트 전극층(25)은 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 게이트 전극층(25)은 텅스텐, 티타늄, 알루미늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 티타늄-알루미늄 질화물 등을 사용하여 형성된다. 또한, 게이트 전극층(25)은 게이트 절연막(20)의 상면으로부터 약 1,000 Å∼2,000Å 정도의 두께로 형성된다.
도 2를 참조하면, 사진 식각 공정을 통해 게이트 전극층(25) 및 게이트 절연막(20)을 차례로 패터닝하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막 패턴(30) 및 게이트 전극(35)을 구비하는 게이트 구조물(40)을 형성한다. 본 발명의 다른 실시예에 따르면, 게이트 전극(35) 상에 게이트 구조물(40)을 보호하면서 후속하여 형성되는 상부 배선과의 전기적 절연을 위한 게이트 마스크(도시되지 않은)를 추가적으로 형성할 수 있다. 이 경우, 상기 게이트 마스크는 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물 등의 산질화물로 이루어진다.
게이트 구조물(40)을 덮으면서 반도체 기판(10) 상에 절연막을 형성한 후, 상기 절연막을 이방성 식각하여 게이트 구조물(40)의 측벽 상에 스페이서(45)를 형성한다. 스페이서(45)는 산화물 또는 질화물을 사용하여 형성된다. 예를 들면, 스페이서(45)는 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성된다.
도 3을 참조하면, 게이트 구조물(40) 및 스페이서(45)를 이온 주입 마스크들로 이용하여 게이트 구조물(40) 및 스페이서(45)에 인접하는 부분들의 액티브 영역에 경사 이온 주입 공정으로 불순물들을 주입한다. 즉, 게이트 구조물(40)이 형성된 반도체 기판(10)에 대하여 소정의 각도로 한쪽 방향에서만 불순물들을 주입하여 상기 액티브 영역에 제1 불순물영역(50) 및 제2 불순물 영역(55)을 형성한다. 이 때, 게이트 구조물(40)이 그림자 효과(shadow effect)을 일으켜 제1 불순물 영역(50)은 스페이서(45)로부터 소정의 간격으로 이격되는 반면 제2 불순물 영역(55)은 스페이서(45) 아래의 액티브 영역까지 형성된다.본 발명의 일 실시예에 있어서, 상기 액티브 영역이 P-형으로 도핑되어 있을 경우에는 보론(B)과 같은 P+형의 불순물을 경사 이온 주입하여 제1 및 제2 불순물 영역들(50, 55)을 형성할 수 있다. 본 발명의 다른 실시예에 따르면, P-형의 도전형을 갖는 상기 액티브 영역에 비소(As)와 같은 N+형의 불순물을 경사 이온 주입하여 제1 및 제2 불순물 영역들(50, 55)을 형성할 수 있다.
도 4를 참조하면, 실리사이데이션 공정을 이용하여 제1 불순물 영역(50) 및 제2 불순물 영역(55)으로부터 각기 금속 실리사이드를 포함하는 제1 소스/드레인 영역(60) 및 제2 소스/드레인 영역(65)을 형성한다. 구체적으로는, 제1 및 제2 불순물 영역(50, 55) 상에 코발트, 텅스텐, 티타늄 등의 금속을 증착한 다음, 증착된 금속을 열처리하여 제1 및 제2 소스/드레인 영역들(60, 65)을 형성한다. 이 경우, 제2 소스/드레인 영역(65)은 게이트 구조물(40) 아래까지 연장된 소스/드레인 확장부(70)를 구비하기 때문에 반도체 기판(10) 상에 비대칭 제1 및 제2 소스/드레인 영역들(60, 65)을 구비하는 터널링 전계 효과 트랜지스터가 형성된다. 본 발명의 일 실시예에 있어서, 상기 액티브 영역이 P+형으로 도핑되어 있을 경우에는 보론(B)과 같은 P+형의 불순물을 경사 이온 주입하여 금속 실리사이드를 포함하는 제1 및 제2 소스/드레인 영역들(60, 65)을 형성하는 동시에 제2 소스/드레인 영역(65)의 소스/드레인 확장부(70)를 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 불순물 영역들(50, 55) 중 어느 한쪽에만 실리사이데이션 공정을 이용함으로써, 제1 및 제2 소스/드레인 영역들(60, 65) 중 어느 하나만이 금속 실리사이드를 포함하게 할 수 있다. 본 발명의 또 다른 실시예에 따르면, P+형의 도 전형을 가지는 액티브 영역에 비소와 같이 N+형의 도전형을 갖는 불순물들을 경사 이온 주입하여 제1 소스/드레인 영역(60)을 형성하는 한편 소스/드레인 확장부(70)을 구비하는 제2 소스/드레인 영역(65)을 형성할 수 있다.
본 발명에 따르면, 게이트 구조물(40) 및 스페이서(45)를 마스크들로 이용하는 경사이온 주입 공정을 이용하여 반도체 기판(10)에 불순물들을 비대칭적으로 주입함으로써, 추가적인 사진 식각 공정 없이 게이트 구조물(40)을 중심으로 서로 비대칭 구조를 가지는 제1 및 제2 소스/드레인 영역들(60, 65)을 용이하게 형성할 수 있다. 즉, 게이트 구조물(40)과 스페이서(45)에 대하여 자기 정렬 방식으로 간단하게 비대칭 제1 및 제2 소스/드레인 영역들(60, 65)을 형성할 수 있다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 터널링 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체 기판(100) 상에 소자 분리막(105)을 형성하여 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의한 다음, 반도체 기판(100) 상에 게이트 절연막 및 게이트 전극층을 순차적으로 형성한다.
상기 게이트 전극층 및 게이트 절연막을 사진 식각 공정으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 절연막 패턴(100) 및 게이트 전극(115)을 포함하는 게이트 구조물(120)을 형성한다. 본 발명의 다른 실시예에 따르면, 상기 게이트 전극층 상에 게이트 마스크를 형성한 후, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 게이트 전극층 및 상기 게이트 절연막을 부분적으로 식각함으로써, 반도체 기판(100) 상에 게이트 구조물(120)을 형성할 수 있다.
도 6을 참조하면, 게이트 구조물(120)을 이온 주입 마스크로 이용하는 경사 이온 주입 공정을 수행하여 반도체 기판(100)의 액티브 영역에 제1 불순물 영역(125) 및 제2 불순물 영역(130)을 형성한다. 전술한 바와 같이, 게이트 구조물(120)에 기인하는 그림자 효과에 의해 제1 불순물 영역(125)과 제2 불순물 영역(130)은 서로 비대칭적으로 게이트 구조물(120)에 인접하는 액티브 영역에 형성된다. 즉, 제1 불순물 영역(125)은 게이트 구조물(120)로부터 소정의 간격으로 이격되는 반면 제2 불순물 영역(130)은 게이트 구조물(120) 아래 부분의 액티브 영역까지 연장된다.
도 7을 참조하면, 게이트 구조물(120)의 측벽 상에 스페이서(140)를 형성한 후, 상술한 바와 같은 실리사이데이션 공정을 수행하여 제1 및 제2 불순물 영역들(125, 130)로부터 적어도 어느 하나가 금속 실리사이드를 포함하는 제1 및 제2 소스/드레인 영역들(145, 150)을 형성한다. 마찬가지로, 제2 소스/드레인 영역(150)이 소스/드레인 확장부(155)을 구비하기 때문에, 제1 및 제2 소스/드레인 영역들(145, 150)은 서로 비대칭적으로 형성된다. 이와 같이, 스페이서(140)를 형성하기 전에 제1 및 제1 불순물 영역들(125, 130)을 형성할 경우에는 터널링 전계 효과 트랜지스터의 전기적 특성을 보다 안정화시킬 수 있다. 구체적으로는, 상기 경사 이온 주입 공정 시에 이온 주입 에너지를 크게 증가시키지 않고도 게이트 구조물(120) 아래에 제2 불순물 영역(130)을 형성할 수 있다. 또한, 제1 및 제2 소스/드레인 영역들(145, 150)의 형성시에 금속 실리사이드의 형성 깊이를 얇게 하여도 양호한 특성을 가지는 제1 및 제2 소스/드레인 영역들(145, 150)을 형성할 수 있 다.
전술한 바와 유사하게, 게이트 구조물(120)을 마스크로 이용하는 경사 이온 주입 공정을 이용하여 반도체 기판(10)에 불순물들을 비대칭적으로 주입함으로써, 추가적인 사진 식각 공정이 요구됨이 없이 게이트 구조물(120)에 대해 자기 정렬되는 비대칭 구조의 제1 및 제2 소스/드레인 영역들(145, 150)을 용이하게 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 추가적인 사진 식각 공정을 수행하지 않고도 게이트 구조물 및/또는 스페이서를 마스크로 이용하는 자기 정렬 방식으로 비대칭 구조의 소스/드레인 영역들을 구비하는 터널링 전계 효과 트랜지스터를 용이하게 제조할 수 있다. 또한, 게이트 구조물만을 마스크로 이용하고 후에 스페이서를 형성할 경우, 터널링 전계 효과 트랜지스터의 전기적인 특성을 보다 안정화시킬 수 있다. 구체적으로는, 본 발명에 따른 터널링 전계 효과 트랜지스터에 있어서, P-N 정션에 의한 터널링이 일어나지 않으므로 디플레이션(depletion) 현상이 발생하지 않고, 금속 실리사이드 또는 금속에 의해 일함수 장벽 높이를 조절할 수 있기 때문에 터널링 전류량이 증대되어 전기적 특성이 향상된다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    경사 이온 주입 공정으로 상기 게이트 구조물에 인접하는 상기 반도체 기판에 상기 게이트 구조물에 대해 자기 정렬 되면서 서로 비대칭 구조를 갖는 제1 및 제2 불순물 영역을 형성하는 단계;
    실리사이데이션 공정으로 상기 제1 및 제2 불순물 영역들로부터 적어도 하나가 금속 실리사이드를 포함하는 제1 및 제2 소스/드레인 영역들을 형성하는 단계를 포함하는 터널링 전계 효과 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 제1 불순물 영역은 상기 게이트 구조물로부터 이격되어 형성되며 상기 제2 불순물 영역은 상기 게이트 구조물 아래의 상기 반도체 기판까지 연장되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 제2 소스/드레인 영역은 상기 게이트 구조물 아래의 상기 반도체 기판까지 연장되는 소스/드레인 확장부를 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 불순물 영역들을 형성한 후, 상기 게이트 구조물의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
  5. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층 및 상기 게이트 절연막을 패터닝하여 게이트 절연막 패턴 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
  6. 제1항에 있어서, 상기 게이트 전극 상에 게이트 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
  7. 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 측벽 상에 스페이서를 형성하는 단계;
    경사 이온 주입 공정으로 상기 게이트 구조물에 인접하는 상기 반도체 기판에 상기 스페이서에 대해 자기 정렬 되면서 서로 비대칭 구조를 갖는 제1 및 제2 불순물 영역을 형성하는 단계;
    실리사이데이션 공정으로 상기 제1 및 제2 불순물 영역들로부터 적어도 하나가 금속 실리사이드를 포함하는 제1 및 제2 소스/드레인 영역들을 형성하는 단계를 포함하는 터널링 전계 효과 트랜지스터의 제조 방법.
  8. 제7항에 있어서, 상기 제1 불순물 영역은 상기 스페이서로부터 이격되어 형성되며 상기 제2 불순물 영역은 상기 스페이서 아래의 상기 반도체 기판까지 연장되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
  9. 제7항에 있어서, 상기 제2 소스/드레인 영역은 상기 게이트 구조물 아래의 상기 반도체 기판까지 연장되는 소스/드레인 확장부를 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
  10. 제7항에 있어서, 상기 게이트 구조물 상에 게이트 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조 방법.
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