CN110752153A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成栅极材料层；在栅极材料层上形成若干分立的核心层；在核心层的侧壁上形成掩膜侧墙；以核心层和掩膜侧墙为掩膜，对基底进行掺杂处理，在基底内形成掺杂区；在掺杂处理后，去除核心层；去除核心层后，以掩膜侧墙为掩膜，图形化栅极材料层，形成栅极层。本发明在去除核心层之前进行掺杂处理，所述核心层能够在所述掺杂处理的过程中起到掩膜的作用，相邻栅极层之间的基底不会受到所述掺杂处理的影响，从而实现了非对称掺杂的效果，即实现了仅在所述栅极层一侧基底内形成所述掺杂区的目的，且避免了额外光罩的采用、省去了一道光刻制程，从而降低了工艺成本。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在集成电路(Integrated Circuits)中，芯片的可靠性容易因内部电路受到静电放电(electro-static discharge，ESD)的影响而下降，且随着超大规模集成电路工艺技术的不断提高，静电放电对集成电路的破坏性变的越来越显著。因此，在集成电路设计中，通常采用ESD保护结构以减少静电破坏。
GGNMOS(gate-grounded NMOS，栅极接地NMOS)晶体管是CMOS制程中被广泛采用的静电保护结构，其主要采用寄生NPN三极管来泄放ESD静电脉冲产生的瞬间大电流，该寄生NPN三极管的开启电压取决于集电极反向PN结的雪崩击穿电压，即GGNMOS晶体管中漏区(drain)与阱区(well)之间的雪崩击穿电压。
目前，为了优化和降低GGNMOS晶体管的开启电压，通常采用的方案是在形成源区和漏区之后，选择性地对漏区所对应的区域进行ESD注入(ESD implant)，注入位置为漏区底部和阱区的交界处，从而引入齐纳管来降低雪崩击穿电压。
但是，为了实现非对称(symmetrical)掺杂的效果，相应需增加一道光刻制程，从而导致工艺成本的增加。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，降低工艺成本。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极材料层；在所述栅极材料层上形成若干分立的核心层；在所述核心层的侧壁上形成掩膜侧墙；以所述核心层和掩膜侧墙为掩膜，对所述基底进行掺杂处理，在所述基底内形成掺杂区；在所述掺杂处理后，去除所述核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，图形化所述栅极材料层，形成栅极层。
可选的，形成所述栅极层后，还包括：在所述栅极层两侧的基底内形成源漏掺杂区。
可选的，形成所述源漏掺杂区的步骤中，相邻所述栅极层之间的源漏掺杂区为共源区或共漏区。
可选的，对所述基底进行掺杂处理的步骤中，所述掺杂处理的工艺为离子注入工艺；所述离子注入工艺的注入能量为5KeV至50KeV。
可选的，所述半导体结构为GGNMOS晶体管或GDPMOS晶体管；对所述基底进行掺杂处理的步骤中，所述掺杂处理为ESD注入。
可选的，对所述基底进行掺杂处理的步骤中，所述掺杂处理的掺杂离子为N型离子，所述N型离子包括As、P和Sb中的至少一种；或者，所述掺杂处理的掺杂离子为P型离子，所述P型离子包括B、BF2、Ga和In中的至少一种。
可选的，在所述基底上形成栅极材料层后，在所述栅极材料层上形成核心层之前，还包括：在所述栅极材料层上形成栅极掩膜材料层；以所述掩膜侧墙为掩膜，图形化所述栅极材料层的步骤包括：以所述掩膜侧墙为掩膜，刻蚀所述栅极掩膜材料层，刻蚀后的剩余栅极掩膜材料层作为栅极掩膜层；形成所述栅极掩膜层后，以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层，刻蚀后的剩余栅极材料层作为所述栅极层。
可选的，形成所述栅极层后，去除所述掩膜侧墙；或者，形成所述栅极掩膜层后，刻蚀所述栅极材料层之前，去除所述掩膜侧墙。
可选的，所述核心层和掩膜侧墙中任一个的材料为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、多晶硅、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL材料、DARC材料或BARC材料。
可选的，在所述栅极材料层上形成核心层的步骤中，所述核心层的厚度为
至
可选的，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上多个分立的鳍部；在所述栅极材料层上形成核心层的步骤中，所述核心层为条状结构，且所述核心层横跨多个鳍部；形成栅极层的步骤中，所述栅极层横跨多个鳍部，且覆盖所述鳍部的部分顶部和部分侧壁。
相应的，本发明还提供一种半导体结构，包括：基底；栅极材料层，位于所述基底上；若干分立的核心层，位于所述栅极材料层上；掩膜侧墙，位于所述核心层的侧壁上；掺杂区，位于所述核心层和掩膜侧墙露出的栅极材料层下方的基底内。
可选的，所述基底用于形成GGNMOS晶体管或GDPMOS晶体管；所述掺杂区为ESD掺杂区。
可选的，所述掺杂区的掺杂离子为N型离子，所述N型离子包括As、P和Sb中的至少一种；或者，所述掺杂区的掺杂离子为P型离子，所述P型离子包括B、BF2、Ga和In中的至少一种。
可选的，所述半导体结构还包括：栅极掩膜材料层，位于所述核心层和栅极材料层之间、所述掩膜侧墙和栅极材料层之间、以及所述核心层和掩膜侧墙露出的栅极材料层上。
可选的，所述核心层和掩膜侧墙中任一个的材料为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、多晶硅、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL材料、DARC材料或BARC材料。
可选的，所述核心层的厚度为
至
可选的，所述基底包括衬底以及位于所述衬底上多个分立的鳍部；所述核心层为条状结构，且所述核心层横跨多个鳍部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在栅极材料层上形成若干分立的核心层，并在核心层的侧壁上形成掩膜侧墙后，以所述核心层和掩膜侧墙为掩膜，对所述基底进行掺杂处理，在所述基底内形成掺杂区，后续去除所述核心层后，以所述掩膜侧墙为掩膜图形化所述栅极材料层，以形成栅极层；所述核心层位于相邻掩膜侧墙之间，且所述掩膜侧墙用于作为形成所述栅极层的刻蚀掩膜，所述核心层的位置与相邻栅极层之间位置相对应，所以，通过在去除所述核心层之前进行所述掺杂处理的方式，所述核心层能够在所述掺杂处理的过程中起到掩膜的作用，相邻栅极层之间的基底不会受到所述掺杂处理的影响，从而实现了非对称掺杂的效果，即实现了仅在所述栅极层一侧基底内形成所述掺杂区的目的，且避免了额外光罩的采用、省去了一道光刻制程，从而降低了工艺成本。
可选方案中，形成所述栅极层后，还包括：在所述栅极层两侧的基底内形成源漏掺杂区；在所述基底用于形成GGNMOS晶体管或GDPMOS(gate to drainPMOS，栅极接VDD电源的PMOS)晶体管的情况下，所述源漏掺杂区中的源区则形成于所述核心层所对应区域的基底内，因此，通过所述掺杂处理以实现ESD注入的方式，能够起到降低GGNMOS晶体管或GDPMOS晶体管的雪崩击穿电压的效果，而且还能降低工艺成本。
附图说明
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，为了实现非对称掺杂的效果，相应需增加一道光刻制程，从而导致工艺成本的增加。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极材料层；在所述栅极材料层上形成若干分立的核心层；在所述核心层的侧壁上形成掩膜侧墙；以所述核心层和掩膜侧墙为掩膜，对所述基底进行掺杂处理，在所述基底内形成掺杂区；在所述掺杂处理后，去除所述核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，图形化所述栅极材料层，形成栅极层。
本发明在去除所述核心层之前进行所述掺杂处理，由于所述核心层位于相邻掩膜侧墙之间，且所述掩膜侧墙用于作为形成所述栅极层的刻蚀掩膜，因此所述核心层能够在所述掺杂处理的过程中起到掩膜的作用，相邻栅极层之间的基底不会受到所述掺杂处理的影响，从而实现了非对称掺杂的效果，即实现了仅在所述栅极层一侧基底内形成所述掺杂区的目的，且避免了额外光罩的采用，从而降低了工艺成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图1和图2，图1是俯视图(仅示意出鳍部)，图2是图1沿A1A2割线的剖视图，提供基底(未标示)。
所述基底用于为后续形成半导体结构提供工艺平台。
本实施例中，所述基底用于形成GGNMOS晶体管，即后续所形成的半导体结构为GGNMOS晶体管。在另一些实施例中，后续所形成的半导体结构为GDPMOS晶体。在其他实施例中，后续所形成的半导体结构还可以为其他类型的MOS晶体管。
本实施例中，后续所形成的半导体结构为鳍式场效应晶体管(FinFET)结构，因此，所述基底包括衬底100(如图2所示)以及位于所述衬底100上多个分立的鳍部110。
在其他实施例中，后续所形成的半导体结构还可以为平面晶体管结构，相应的，所述基底为平面衬底。
本实施例中，所述衬底100的材料为硅。在其他些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述初始衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述鳍部110的延伸方向为第一方向(如图1中X1X2方向所示)，平行于所述衬底100表面且垂直于所述第一方向的方向为第二方向(如图1中Y1Y2方向所示)，所述鳍部110沿所述第一方向和第二方向呈矩阵排列。
本实施例中，为了便于图示，仅示意出7个鳍部110，且所述鳍部110沿所述第二方向平行排列。
本实施例中，所述基底为P型基底，即所述衬底100和鳍部110内形成有阱区(图未示)，所述阱区的掺杂离子为P型离子，例如：B、Ga或In。在其他实施例中，根据晶体管的类型，所述基底也可以为N型基底，即所述衬底和鳍部内阱区的掺杂离子为N型离子，例如：As、P和Sb。
参考图3，图3是基于图2的剖视图，在所述基底(未标示)上形成栅极材料层135。
所述栅极材料层135用于为后续形成栅极结构提供工艺基础。具体地，后续通过对所述栅极材料层135进行图形化，以形成所述栅极结构中的栅极层。
本实施例中，后续所形成的栅极结构为多晶硅栅(Poly Gate)结构，因此所述栅极材料层135的材料为多晶硅。在其他实施例中，根据实际工艺需求，所述栅极材料层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
其中，根据实际工艺需求，合理设定所述栅极材料层135的厚度(未标示)。本实施例中，所述栅极材料层135的厚度为
至
本实施例中，采用沉积工艺(例如：炉管沉积工艺)，在所述基底上形成所述栅极材料层135，所述栅极材料层135覆盖所述鳍部110露出的衬底100，且还覆盖所述鳍部110的顶部和侧壁。
需要说明的是，为了提高后续栅极层的质量，且为后续制程提供良好的工艺平台，在所述基底上形成栅极材料层135后，还包括：对所述栅极材料层135进行平坦化处理，使剩余栅极材料层135具有平坦表面。
还需要说明的是，本实施例中，后续所形成的栅极结构为叠层结构，因此，在所述基底上形成栅极材料层135之前，还包括：形成覆盖所述鳍部110表面的栅氧化层120。
本实施例中，所述栅氧化层120的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
在另一些实施例中，当后续所形成的栅极结构为单层结构时，也可以不形成所述栅氧化层。
在其他实施例中，后续所形成的栅极结构还可以为金属栅(Metal Gate)结构，所述栅极材料层的材料相应还可以为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
继续参考图3，形成所述栅极材料层135后，还包括：在所述栅极材料层135上形成栅极掩膜材料层155。
后续通过图形化所述栅极掩膜材料层155，以形成栅极掩膜层，所形成的栅极掩膜层用于作为后续图形化所述栅极材料层135的刻蚀掩膜。
所述栅极掩膜材料层155的材料为硬掩膜(hard mask，HM)材料。所述栅极掩膜材料层155的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)、无定形碳(a-C)、碳氮氧化硅(SiOCN)或者它们的叠层。本实施例中，所述栅极掩膜材料层155的材料为氮化硅。
其中，为了保证后续所形成的栅极掩膜层能够起到刻蚀掩膜的作用，且为了提高后续所形成栅极层的侧壁形貌质量，所述栅极掩膜材料层155的厚度(未标示)不宜过小，也不宜过大。本实施例中，根据实际工艺情况，所述栅极掩膜材料层155的厚度为至
需要说明的是，形成所述栅极掩膜材料层155之前，还包括：在所述栅极材料层135上形成缓冲材料层145。
由于所述栅极掩膜材料层155的材料为氮化硅，因此所述栅极掩膜材料层155的应力较大，在所述栅极材料层135上形成所述栅极掩膜材料层155时，容易在所述栅极材料层135表面造成位错，通过在所述栅极材料层135和所述栅极掩膜材料层155之间形成所述缓冲材料层145，能够避免所述栅极材料层135和所述栅极掩膜材料层155直接接触时产生位错的问题；此外，后续图形化所述栅极掩膜材料层155和所述缓冲材料层145后，图形化的栅极掩膜材料层155和缓冲层145能够共同作为刻蚀所述栅极材料层135的刻蚀掩膜，从而能够在适当减小所述栅极掩膜材料层155厚度的情况下，保证后续栅极掩膜层的刻蚀掩膜作用不受影响。
本实施例中，所述缓冲材料层145的材料为氧化硅。
本实施例中，为了适应图形特征尺寸(critical dimension，CD)的不断缩小，采用自对准双重图形化(self-aligned double patterning，SADP)工艺以图形化所述栅极掩膜层。为此，所述形成方法还包括：
结合参考图4和图5，图4是基于图3的俯视图(仅示意出鳍部、核心层和掩膜侧墙)，图5是图4沿B1B2割线的剖视图，在所述栅极材料层135(如图5所示)上形成若干分立的核心(mandrel)层200。
所述核心层200用于为形成掩膜侧墙提供工艺基础；其中，所述掩膜侧墙用于作为后续图形化所述栅极掩膜材料层155和缓冲材料层145的刻蚀掩膜。
本实施例中，所述核心层200形成于所述栅极掩膜材料层155上。
需要说明的是，后续还会去除所述核心层200，因此，所述核心层200与所述栅极掩膜材料层155的材料刻蚀选择比较大，且所述核心层200的材料为易于被去除的材料，从而减小后续去除所述核心层200的工艺对所述栅极掩膜材料层155的损伤。
还需要说明的是，所述核心层200还在后续掺杂处理的过程中起到掩膜的作用，从而防止所述掺杂处理对所述核心层200底部的基底产生影响，因此所述核心层200对掺杂离子还具有一定的阻挡作用。
为此，本实施例中，所述核心层200的材料为多晶硅。在其他实施例中，所述核心层的材料还可以为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL(organic dielectric layer，有机介电层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料或BARC(bottomanti-reflective coating，底部抗反射涂层)材料。
其中，所述核心层200的厚度T(如图5所示)不宜过小，也不宜过大。后续掩膜侧墙的高度由所述核心层200的厚度T而定，如果所述核心层200的厚度T过小，则所述掩膜侧墙的高度相应较小，容易导致所述掩膜侧墙不足以作为刻蚀所述栅极掩膜材料层155和缓冲材料层145的刻蚀掩膜，而且，所述核心层200还在后续掺杂处理的过程中起到掩膜的作用，所述核心层200的厚度T过小，所述核心层200底部的基底受到所述掺杂处理的影响的概率也较高；如果所述核心层200的厚度T过大，则相邻核心层200之间的深宽比增加，从而容易导致后续形成所述掩膜侧墙的工艺窗口减小，还容易降低所述掩膜侧墙的形成质量。为此，本实施例中，所述核心层200的厚度T为
至
其中，所述核心层200的厚度T指的是：所述核心层200沿所述衬底100表面法线方向的尺寸。
根据实际工艺需求，后续所形成的栅极层沿所述第二方向(如图1中Y1Y2方向所示)横跨多个鳍部120，因此如图4所示，在所述栅极材料层135(如图5所示)上形成所述核心层200后，所述核心层200为条状结构，且所述核心层200横跨多个鳍部120。
本实施例中，为了便于图示，仅示意出3个核心层200，且所述核心层200沿所述第一方向(如图1中X1X2方向所示)平行排列。
本实施例中，所述核心层200沿所述第一方向的宽度(未标示)根据后续相邻栅极层的间隙(space)宽度而定。
继续参考图4和图5，在所述核心层200的侧壁上形成掩膜侧墙210。
所述掩膜侧墙210用于作为后续图形化所述栅极掩膜材料层155和缓冲材料层145的刻蚀掩膜。
因此，所述掩膜侧墙210的材料为适于作为刻蚀掩膜的材料；而且，所述核心层200与所述掩膜侧墙210的刻蚀选择比较大，从而减小后续去除所述核心层200的工艺对所述掩膜侧墙210的损伤，进而减小去除所述核心层200的工艺对所述掩膜侧墙210的刻蚀掩膜作用的影响。
为此，本实施例中，所述掩膜侧墙210的材料为氧化硅。在其他实施例中，所述掩膜侧墙的材料还可以为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、多晶硅、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL材料、DARC材料或BARC材料。
具体地，在所述核心层200的侧壁上形成掩膜侧墙210的步骤包括：形成保形覆盖所述栅极掩膜材料层155和核心层200的侧墙材料层(图未示)；刻蚀去除位于所述栅极掩膜材料层155上以及所述核心层200顶部的侧墙材料层，保留所述核心层200侧壁上的剩余侧墙材料层作为所述掩膜侧墙210。
本实施例中，为了提高所述侧墙材料层的厚度均一性，从而提高所述掩膜侧墙210沿所述第一方向(如图1中X1X2方向所示)的宽度(未标示)均一性，采用原子层沉积工艺形成所述侧墙材料层；而且，通过采用原子层沉积工艺，还有利于降低对所述侧墙材料层厚度的控制难度。在其他实施例中，还可以采用化学气相沉积工艺或旋涂工艺形成所述侧墙材料层。
本实施例中，采用各向异性的无掩膜干法刻蚀(blanket dry etch)工艺，选择性地沿所述衬底100表面法线方向对所述侧墙材料层进行刻蚀，从而保留所述核心层200侧壁上的侧墙材料层，以形成所述掩膜侧墙210。
其中，所述掩膜侧墙210用于作为后续图形化所述栅极掩膜材料层155和缓冲材料层145的刻蚀掩膜，所形成的栅极掩膜层用于作为后续图形化所述栅极材料层135以形成栅极层的刻蚀掩膜，因此所述掩膜侧墙210沿所述第一方向的宽度等于后续所形成栅极层沿所述第一方向的宽度。
参考图6，以所述核心层200和掩膜侧墙210为掩膜，对所述基底(未标示)进行掺杂处理300，在所述基底内形成掺杂区310。
由于所述核心层200位于相邻掩膜侧墙210之间，且所述掩膜侧墙210用于作为后续形成栅极层的刻蚀掩膜，则所述核心层200的位置与后续相邻栅极层之间的位置相对应，所以，通过在去除所述核心层200之前进行所述掺杂处理300的方式，所述核心层200能够在所述掺杂处理300的过程中起到掩膜的作用，相邻栅极层之间的基底不会受到所述掺杂处理300的影响，从而实现了非对称掺杂的效果，即实现了仅在所述栅极层一侧基底内形成所述掺杂区310的目的，且避免了额外光罩的采用、省去了一道光刻制程，从而降低了工艺成本。
需要说明的是，由于所述核心层200和掩膜侧墙210所露出区域对应的栅极材料层135为待去除的部分材料，因此通过在去除所述核心层200之前进行所述掺杂处理300的方式，对后续所形成的栅极层的影响也较小。
根据实际器件性能需求，所述掺杂处理300的掺杂离子类型与所述衬底100内阱区(图未示)的掺杂离子类型相同或者不同，所述掺杂处理300的掺杂离子可以为N型离子或P型离子；其中，所述N型离子包括As、P和Sb中的至少一种，所述P型离子包括B、BF2、Ga和In中的至少一种。在其他实施例中，所述掺杂处理的掺杂离子还可以为中性离子。
本实施例中，所述掺杂处理300的工艺为离子注入工艺，所述掺杂处理300的掺杂离子穿过所述栅极掩膜材料层155、缓冲材料层145、栅极材料层135和栅氧化层120，并注入至所述基底内的预设深度位置处。
所述离子注入工艺的注入能量不宜过小，也不宜过大。如果所述离子注入工艺的注入能量过小，则所述掺杂离子难以注入至所述基底内的预设深度位置处，甚至难以注入至所述基底内；如果所述离子注入工艺的注入能量过大，则容易引起注入污染和粒子散射等问题，而且还容易导致掺杂离子穿透所述核心层200并注入至所述核心层200下方的基底内。为此，本实施例中，所述离子注入工艺的注入能量为5KeV至50KeV。
其中，根据所述掺杂区310在所述基底内的预设深度位置、以及所选取的掺杂离子类型，合理设定所述离子注入工艺的注入能量。
本实施例中，后续所形成的半导体结构为GGNMOS晶体管，因此所述掺杂处理300为ESD注入，所述掺杂区310形成于所述核心层200和掩膜侧墙210露出的栅极材料层135下方的鳍部110内。
本实施例中，根据实际工艺需求，所述掺杂区310顶部至所述鳍部110顶部的距离为
至
后续形成所述栅极层后，还包括：在所述栅极层两侧的基底内形成源漏掺杂区，且所述源漏掺杂区中的源区形成于所述核心层200所对应区域的鳍部110内，所述源漏掺杂区中的漏区形成于所述掺杂区310上方的鳍部110内，因此，通过所述掺杂处理300以实现ESD注入的方式，能够选择性地对漏区所对应区域的基底进行ESD注入，从而起到降低GGNMOS晶体管的雪崩击穿电压的效果，进而提高GGNMOS晶体管的静电保护性能。
在另一些实施例中，当所形成的半导体结构为GDPMOS晶体管时，通过所述掺杂处理以实现ESD注入的方式，也能提高GDPMOS晶体管的静电保护性能。
在其他实施例中，当所形成的半导体结构为其他类型的晶体管时，在每一个晶体管中，仅栅极层一侧的基底内形成有所述掺杂区，从而也能满足单侧掺杂的特殊需求。
参考图7，在所述掺杂处理300(如图6所示)后，去除所述核心层200(如图6所示)。
通过去除所述核心层200，露出部分栅极掩膜材料层155，从而为后续的制程提供工艺基础。
本实施例中，为了提高对所述核心层200的去除速率，采用干法刻蚀工艺，刻蚀去除所述核心层200。具体地，所述核心层200的多晶硅，所述干法刻蚀工艺所采用的刻蚀气体相应包括氟-碳基气体。
在其他实施例中，根据所述核心层的材料，还可以选取湿法刻蚀工艺或者灰化工艺去除所述核心层。
结合参考图8和图9，去除所述核心层200(如图6所示)后，以所述掩膜侧墙210(如图7所示)为掩膜，图形化所述栅极材料层135(如图8所示)，形成栅极层130(如图9所示)。
具体地，形成所述栅极层130的步骤包括：
参考图8，以所述掩膜侧墙210(如图7所示)为掩膜，刻蚀所述栅极掩膜材料层155(如图7所示)，刻蚀后的剩余栅极掩膜材料层155作为栅极掩膜层150。
所述栅极掩膜层150用于作为后续刻蚀所述栅极材料层135的刻蚀掩膜。
本实施例中，为了提高所述栅极掩膜层150的侧壁形貌质量，采用各向异性的干法刻蚀工艺，刻蚀所述栅极掩膜材料层155。
需要说明的是，由于所述栅极掩膜材料层155和栅极材料层135之间形成有缓冲材料层145(如图7所示)，因此刻蚀所述栅极掩膜材料层155以形成栅极掩膜层150后，还刻蚀所述栅极掩膜层150露出的缓冲材料层145，保留所述栅极掩膜层150和栅极材料层135之间的剩余缓冲材料层145作为缓冲层140。
本实施例中，所述栅极掩膜材料层155的材料为氮化硅，所述缓冲材料层145的材料为氧化硅，相应的，所述栅极掩膜层150的材料为氮化硅，所述缓冲层140的材料为氧化硅。
本实施例中，在形成所述栅极掩膜层150后，去除所述掩膜侧墙210。
在其他实施例中，在形成所述栅极掩膜层后，还可以保留所述掩膜侧墙，使所述掩膜侧墙在后续刻蚀所述栅极材料层的过程中继续起到刻蚀掩膜的作用。
参考图9，以所述栅极掩膜层150为掩膜，刻蚀所述栅极材料层135(如图8所示)，刻蚀后的剩余栅极材料层135作为所述栅极层130。
本实施例中，所述栅极材料层135的材料为多晶硅，所述栅极层130的材料相应为多晶硅。
本实施例中，为了提高所述栅极层130的侧壁形貌质量，采用各向异性的干法刻蚀工艺，刻蚀所述栅极材料层135。其中，形成所述栅极层130后，所述栅极层130露出所述栅氧化层120。
本实施例中，所述栅极层130沿所述第二方向(如图1中Y1Y2方向所示)横跨多个鳍部110，且覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，同一鳍部110上形成有多个栅极层130，所述栅极层130为多指(multi-finger)条状结构，且所述多个栅极层130沿所述第一方向(如图1中X1X2方向所示)平行排列。
具体地，通过选取多指条状结构的栅极层130，有利于提高GGNMOS的静电保护能力。
需要说明的是，形成所述栅极层130后，保留所述栅极掩膜层150，所述栅极掩膜层150能够在后续工艺中对所述栅极层130顶部起到保护作用。
还需要说明的是，在其他实施例中，当在形成所述栅极掩膜层后保留所述掩膜侧墙时，相应的，在形成所述栅极层后，还包括：去除所述掩膜侧墙。
结合参考图10，形成所述栅极层130后，还包括：在所述栅极层130的侧壁上形成侧墙160。
所述侧墙160用于定义后续源漏掺杂区的形成区域，所述侧墙160的材料可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙160可以为单层结构或叠层结构。本实施例中，所述侧墙160为单层结构，所述侧墙160的材料为氮化硅。
需要说明的是，所述栅极层130顶部上形成有缓冲层140和栅极掩膜层150，因此所述侧墙160还覆盖所述缓冲层140和栅极掩膜层150的侧壁。
参考图11，形成所述侧墙160后，在所述栅极层130两侧的基底内形成源漏掺杂区(未标示)。
本实施例中，相邻所述栅极层130之间的源漏掺杂区为共源区或共漏区，也就是说，所述源漏掺杂区包括源区330和漏区340，且相邻晶体管共用一个源区330，或者相邻晶体管共用一个漏区340，因此形成所述源漏掺杂区后，所述源区330和所述漏区340间隔设置，且所述栅极层130位于相邻所述源区330和所述漏区340之间的基底上。
具体地，所述基底包括衬底100以及位于所述衬底100上多个分立的鳍部110，相应的，所述源区330形成于所述栅极层130一侧的鳍部110内，所述漏区340形成于所述栅极层130另一侧的鳍部110内。
当所形成的半导体结构为N型晶体管时，所述源漏掺杂区的掺杂离子为N型离子，所述N型离子包括As、P和Sb中的至少一种；当所形成的半导体结构为P型晶体管时，所述源漏掺杂区的掺杂离子为P型离子，所述P型离子包括B、Ga和In中的至少一种。
本实施例中，通过离子注入工艺320，形成所述源漏掺杂区。在其他实施例中，形成所述源漏掺杂区的步骤包括：刻蚀所述栅极层两侧的鳍部，在所述栅极层两侧的鳍部内形成凹槽；在所述凹槽内形成外延层，且在形成所述外延层的过程中进行原位自掺杂，在所述外延层内形成所述源漏掺杂区。
本实施例中，所述基底用于形成GGNMOS晶体管，相应的，所述源漏掺杂区的掺杂离子类型与所述掺杂区310的掺杂离子类型不同。
具体地，所述源漏掺杂区中的源区330形成于所述核心层200(如图6所示)所对应区域的鳍部110内，且所述源漏掺杂区中的漏区340位于所述掺杂区310上方的鳍部110内。具体地，所述掺杂区310位于所述漏区340底部和阱区(图未示)的交界处。
相应的，本发明还提供一种半导体结构。继续参考图4和图6，示出了本发明半导体结构一实施例的结构示意图，图4是俯视图(仅示意出鳍部、核心层和掩膜侧墙)，图6是基于图4沿B1B2割线的剖视图。
所述半导体结构包括：基底(未标示)；栅极材料层135，位于所述基底上；若干分立的核心层200，位于所述栅极材料层135上；掩膜侧墙210，位于所述核心层200的侧壁上；掺杂区310，位于所述核心层200和掩膜侧墙210露出的栅极材料层135下方的基底内。
所述基底用于为半导体结构的形成提供工艺平台。
本实施例中，所述基底用于形成GGNMOS晶体管，即后续所形成的半导体结构为GGNMOS晶体管。在另一些实施例中，后续所形成的半导体结构为GDPMOS晶体。在其他实施例中，后续所形成的半导体结构还可以为其他类型的MOS晶体管。
本实施例中，后续所形成的半导体结构为鳍式场效应晶体管(FinFET)结构，因此，所述基底包括衬底100以及位于所述衬底100上多个分立的鳍部110。
在其他实施例中，后续所形成的半导体结构还可以为平面晶体管结构，相应的，所述基底为平面衬底。
本实施例中，所述衬底100的材料为硅。在其他些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述初始衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述鳍部110的延伸方向为第一方向(如图1中X1X2方向所示)，平行于所述衬底100表面且垂直于所述第一方向的方向为第二方向(如图1中Y1Y2方向所示)，所述鳍部110沿所述第一方向和第二方向呈矩阵排列。本实施例中，为了便于图示，仅示意出7个鳍部110，且所述鳍部110沿所述第二方向平行排列。
本实施例中，所述基底为P型基底，即所述衬底100和鳍部110内形成有阱区(图未示)，所述阱区的掺杂离子为P型离子，例如：B、Ga或In。在其他实施例中，所述基底也可以为N型基底，即所述阱区的掺杂离子为N型离子，例如：As、P和Sb。
所述栅极材料层135用于为形成栅极结构提供工艺基础。具体地，后续通过对所述栅极材料层135进行图形化，以形成所述栅极结构中的栅极层。
本实施例中，所述栅极结构为多晶硅栅结构，因此所述栅极材料层135的材料为多晶硅。在其他实施例中，根据实际工艺需求，所述栅极材料层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
其中，根据实际工艺需求，合理设定所述栅极材料层135的厚度(未标示)。本实施例中，所述栅极材料层135的厚度为
至
本实施例中，所述栅极材料层135覆盖所述鳍部110露出的衬底100，且还覆盖所述鳍部110的顶部和侧壁。
需要说明的是，本实施例中，后续所形成的栅极结构为叠层结构，因此，所述半导体结构还包括：栅氧化层120，位于所述栅极材料层135和所述鳍部110之间。
本实施例中，所述栅氧化层120的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
在另一些实施例中，当后续所形成的栅极结构为单层结构时，也可以不设有所述栅氧化层。
在其他实施例中，后续所形成的栅极结构还可以为金属栅结构，所述栅极材料层的材料相应还可以为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
本实施例中，所述半导体结构还包括：栅极掩膜材料层155，位于所述核心层200和栅极材料层135之间、所述掩膜侧墙210和栅极材料层135之间、以及所述核心层200和掩膜侧墙210露出的栅极材料层135上。
所述栅极掩膜材料层155用于为栅极掩膜层的形成提供工艺基础。其中，所述栅极掩膜层用于作为后续图形化所述栅极材料层135的刻蚀掩膜。
所述栅极掩膜材料层155的材料为硬掩膜材料。所述栅极掩膜材料层155的材料可以为氮化硅、氧化硅、氮氧化硅、碳氧化硅、无定形碳、碳氮氧化硅或者它们的叠层。本实施例中，所述栅极掩膜材料层155的材料为氮化硅。
其中，为了保证所述栅极掩膜层能够起到刻蚀掩膜的作用，且为了提高后续所形成栅极层的侧壁形貌质量，所述栅极掩膜材料层155的厚度(未标示)不宜过小，也不宜过大。本实施例中，根据实际工艺情况，所述栅极掩膜材料层155的厚度为
至
需要说明的是，所述栅极掩膜材料层155和所述栅极材料层135之间形成有缓冲材料层145。本实施例中，所述缓冲材料层145的材料为氧化硅。
由于所述栅极掩膜材料层155的材料为氮化硅，因此所述栅极掩膜材料层155的应力较大，在所述栅极材料层135上形成所述栅极掩膜材料层155时，容易在所述栅极材料层135表面造成位错，通过在所述栅极材料层135和所述栅极掩膜材料层155之间形成所述缓冲材料层145，能够避免所述栅极材料层135和所述栅极掩膜材料层155直接接触时产生位错的问题；此外，后续图形化所述栅极掩膜材料层155和所述缓冲材料层145后，图形化的栅极掩膜材料层155和缓冲层145共同作为刻蚀所述栅极材料层135的刻蚀掩膜，从而能够在适当减小所述栅极掩膜材料层155厚度的情况下，保证后续栅极掩膜层的刻蚀掩膜作用不受影响。
本实施例中，为了适应图形特征尺寸的不断缩小，采用SADP工艺以图形化所述栅极材料层135，因此，所述核心层200用于为所述掩膜侧墙210的形成提供工艺基础；其中，所述掩膜侧墙210用于作为后续图形化所述栅极掩膜材料层155和缓冲材料层145的刻蚀掩膜。
本实施例中，所述核心层200位于所述栅极掩膜材料层155上。
需要说明的是，所述核心层200与所述栅极掩膜材料层155的材料刻蚀选择比较大，且所述核心层200的材料为易于被去除的材料，从而减小去除所述核心层200的工艺对所述栅极掩膜材料层155的损伤。
而且，所述核心层200还在形成所述掺杂区310的掺杂处理过程中起到掩膜的作用，从而防止所述掺杂处理对所述核心层200底部的基底产生影响，因此所述核心层200对掺杂离子还具有一定的阻挡作用。
为此，本实施例中，所述核心层200的材料为多晶硅。在其他实施例中，所述核心层的材料还可以为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL材料、DARC材料或BARC材料。
其中，所述核心层200的厚度T(如图5所示)不宜过小，也不宜过大。所述掩膜侧墙210的高度由所述核心层200的厚度T而定，如果所述核心层200的厚度T过小，则所述掩膜侧墙210的高度相应较小，容易导致所述掩膜侧墙210不足以作为刻蚀所述栅极掩膜材料层155和缓冲材料层145的刻蚀掩膜，而且，所述核心层200还在形成所述掺杂区310的掺杂处理过程中起到掩膜的作用，所述核心层200的厚度T过小，所述核心层200底部的基底受到所述掺杂处理的影响的概率也较高；如果所述核心层200的厚度T过大，则相邻核心层200之间的深宽比增加，从而容易降低所述掩膜侧墙210的形成质量。为此，本实施例中，所述核心层200的厚度T为
至
其中，所述核心层200的厚度T指的是：所述核心层200沿所述衬底100表面法线方向的尺寸。
根据实际工艺需求，后续所形成的栅极层沿所述第二方向(如图1中Y1Y2方向所示)横跨多个鳍部120，因此如图4所示，本实施例中，所述核心层200为条状结构，且所述核心层200横跨多个鳍部120。
本实施例中，为了便于图示，仅示意出3个核心层200，且所述核心层200沿所述第一方向(如图1中X1X2方向所示)平行排列。
本实施例中，所述核心层200沿所述第一方向的宽度(未标示)根据后续相邻栅极层的间隙宽度而定。
所述掩膜侧墙210的材料为适于作为刻蚀掩膜的材料；而且，所述核心层200与所述掩膜侧墙210的刻蚀选择比较大，从而减小去除所述核心层200的工艺对所述掩膜侧墙210的损伤，进而减小去除所述核心层200的工艺对所述掩膜侧墙210的刻蚀掩膜作用的影响。
为此，本实施例中，所述掩膜侧墙210的材料为氧化硅。在其他实施例中，苏搜掩膜侧墙的材料还可以为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、多晶硅、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL材料、DARC材料或BARC材料。
本实施例中，由于所述掩膜侧墙210用于作为后续图形化所述栅极掩膜材料层155和缓冲材料层145的刻蚀掩膜，所形成的栅极掩膜层用于作为后续图形化所述栅极材料层135以形成栅极层的刻蚀掩膜，因此所述掩膜侧墙210沿所述第一方向的宽度等于所述栅极层沿所述第一方向的宽度。
本实施例中，所述掺杂区310位于所述核心层200和掩膜侧墙210露出的栅极材料层135下方的鳍部110内。
具体地，所述掺杂区310通过以所述核心层200和掩膜侧墙210为掩膜，对所述基底进行掺杂处理的方式所形成。由于所述核心层200位于相邻掩膜侧墙210之间，且所述掩膜侧墙210用于作为后续形成栅极层的刻蚀掩膜，所述核心层200的位置与后续相邻栅极层之间的位置相对应，所以，通过在去除所述核心层200之前形成所述掺杂区310的方式，所述核心层200能够在形成所述掺杂区310的掺杂处理过程中起到掩膜的作用，相邻栅极层之间的基底不会受到所述掺杂处理的影响，从而实现了非对称掺杂的效果，即实现了仅在所述栅极层一侧基底内形成所述掺杂区310的目的，且避免了额外光罩的采用、省去了一道光刻制程，从而降低了工艺成本。
根据实际器件性能需求，所述掺杂区310的掺杂离子类型与所述衬底100中阱区的掺杂离子类型相同或者不同，所述掺杂区310的掺杂离子可以为N型离子或P型离子；其中，所述N型离子包括As、P和Sb中的至少一种，所述P型离子包括B、Ga和In中的至少一种。在其他实施例中，所述掺杂区的掺杂离子还可以为中性离子。
本实施例中，后续所形成的半导体结构为GGNMOS晶体管，因此所述掺杂区310为ESD掺杂区。在半导体领域中，GGNMOS晶体管中的源区形成于所述核心层200所对应区域的鳍部110内，所述掺杂区310位于所述核心层200和掩膜侧墙210露出的栅极材料层135下方的鳍部110内，且GGNMOS晶体管中的漏区形成于所述掺杂区310上方的鳍部110内。
具体地，所述掺杂区310位于所述漏区底部和阱区(图未示)的交界处，通过所述ESD掺杂区，从而起到降低GGNMOS晶体管的雪崩击穿电压的效果，进而提高GGNMOS晶体管的静电保护性能，而且降低了工艺成本。
本实施例中，根据实际工艺需求，所述掺杂区310顶部至所述鳍部110顶部的距离为
至
在另一些实施例中，当所形成的半导体结构为GDPMOS晶体管时，通过所述ESD掺杂区，也能在提高GDPMOS晶体管的静电保护性能的同时，降低工艺成本。
在其他实施例中，当所形成的半导体结构为其他类型的晶体管时，在每一个晶体管中，仅栅极层一侧的基底内形成有所述掺杂区，从而也能满足单侧掺杂的特殊需求。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极材料层；
在所述栅极材料层上形成若干分立的核心层；
在所述核心层的侧壁上形成掩膜侧墙；
以所述核心层和掩膜侧墙为掩膜，对所述基底进行掺杂处理，在所述基底内形成掺杂区；
在所述掺杂处理后，去除所述核心层；
去除所述核心层后，以所述掩膜侧墙为掩膜，图形化所述栅极材料层，形成栅极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极层后，还包括：在所述栅极层两侧的基底内形成源漏掺杂区。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区的步骤中，相邻所述栅极层之间的源漏掺杂区为共源区或共漏区。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述基底进行掺杂处理的步骤中，所述掺杂处理的工艺为离子注入工艺；
所述离子注入工艺的注入能量为5KeV至50KeV。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为GGNMOS晶体管或GDPMOS晶体管；
对所述基底进行掺杂处理的步骤中，所述掺杂处理为ESD注入。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述基底进行掺杂处理的步骤中，所述掺杂处理的掺杂离子为N型离子，所述N型离子包括As、P和Sb中的至少一种；或者，所述掺杂处理的掺杂离子为P型离子，所述P型离子包括B、BF2、Ga和In中的至少一种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成栅极材料层后，在所述栅极材料层上形成核心层之前，还包括：在所述栅极材料层上形成栅极掩膜材料层；
以所述掩膜侧墙为掩膜，图形化所述栅极材料层的步骤包括：以所述掩膜侧墙为掩膜，刻蚀所述栅极掩膜材料层，刻蚀后的剩余栅极掩膜材料层作为栅极掩膜层；形成所述栅极掩膜层后，以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层，刻蚀后的剩余栅极材料层作为所述栅极层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述栅极层后，去除所述掩膜侧墙；
或者，形成所述栅极掩膜层后，刻蚀所述栅极材料层之前，去除所述掩膜侧墙。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述核心层和掩膜侧墙中任一个的材料为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、多晶硅、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL材料、DARC材料或BARC材料。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极材料层上形成核心层的步骤中，所述核心层的厚度为
至
11.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上多个分立的鳍部；
在所述栅极材料层上形成核心层的步骤中，所述核心层为条状结构，且所述核心层横跨多个鳍部；
形成栅极层的步骤中，所述栅极层横跨多个鳍部，且覆盖所述鳍部的部分顶部和部分侧壁。
12.一种半导体结构，其特征在于，包括：
基底；
栅极材料层，位于所述基底上；
若干分立的核心层，位于所述栅极材料层上；
掩膜侧墙，位于所述核心层的侧壁上；
掺杂区，位于所述核心层和掩膜侧墙露出的栅极材料层下方的基底内。
13.如权利要求12所述的半导体结构，其特征在于，所述基底用于形成GGNMOS晶体管或GDPMOS晶体管；所述掺杂区为ESD掺杂区。
14.如权利要求12所述的半导体结构，其特征在于，所述掺杂区的掺杂离子为N型离子，所述N型离子包括As、P和Sb中的至少一种；或者，所述掺杂区的掺杂离子为P型离子，所述P型离子包括B、Ga和In中的至少一种。
15.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：栅极掩膜材料层，位于所述核心层和栅极材料层之间、所述掩膜侧墙和栅极材料层之间、以及所述核心层和掩膜侧墙露出的栅极材料层上。
16.如权利要求12所述的半导体结构，其特征在于，所述核心层和掩膜侧墙中任一个的材料为无定形硅、无定形碳、无定形锗、氧化硅、氮氧化硅、氮化硅、氮化碳、多晶硅、碳化硅、碳氮化硅、碳氮氧化硅、光刻胶、ODL材料、DARC材料或BARC材料。
17.如权利要求12所述的半导体结构，其特征在于，所述核心层的厚度为
至
18.如权利要求12所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上多个分立的鳍部；
所述核心层为条状结构，且所述核心层横跨多个鳍部。
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|---|---|---|---|---|
| CN113823591A (zh) * | 2020-06-18 | 2021-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102640273A (zh) * | 2009-12-01 | 2012-08-15 | 国际商业机器公司 | 用于在相同芯片上形成具有多个掺杂的鳍片场效晶体管的方法及结构 |
| US20130230953A1 (en) * | 2012-03-02 | 2013-09-05 | Gaku Sudo | Method for manufacturing semiconductor device |
| US20160218010A1 (en) * | 2015-01-23 | 2016-07-28 | Bok-Young LEE | Method of forming minute patterns and method of manufacturing a semiconductor device using the same |
| CN106252282A (zh) * | 2015-06-12 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN106935505A (zh) * | 2015-12-30 | 2017-07-07 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
-
2018
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102640273A (zh) * | 2009-12-01 | 2012-08-15 | 国际商业机器公司 | 用于在相同芯片上形成具有多个掺杂的鳍片场效晶体管的方法及结构 |
| US20130230953A1 (en) * | 2012-03-02 | 2013-09-05 | Gaku Sudo | Method for manufacturing semiconductor device |
| US20160218010A1 (en) * | 2015-01-23 | 2016-07-28 | Bok-Young LEE | Method of forming minute patterns and method of manufacturing a semiconductor device using the same |
| CN106252282A (zh) * | 2015-06-12 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN106935505A (zh) * | 2015-12-30 | 2017-07-07 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113823591A (zh) * | 2020-06-18 | 2021-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113823591B (zh) * | 2020-06-18 | 2023-06-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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