CN112825327A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底内形成有相邻接的阱区和漂移区；在漂移区中形成沟槽；在沟槽中形成扩散阻挡层；形成扩散阻挡层后，在阱区和漂移区交界处的基底上形成栅极结构，栅极结构位于扩散阻挡层靠近阱区的一侧；在栅极结构一侧的阱区内形成源区，在栅极结构另一侧的漂移区内形成漏区，漏区位于漂移区中的扩散阻挡层远离阱区的一侧。本发明实施例中，半导体结构工作时，在扩散阻挡层的阻挡作用下，漏区中的掺杂离子不易扩散到栅极结构下方的沟道区中，这使得栅极结构两侧的源区和漏区的耗尽层不易扩展，从而有利于改善短沟道效应，进而提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateraldouble diffusion MOS，LDMOS)制程，为一主流趋势。LDMOS制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路与LDMOS可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减(reduced surface electric field，RESURE)技术与低厚度外延(BPI)或N型阱区(N-well)，可以达到高电压与低导通阻抗的目标。
LDMOS器件为近似于传统场效应晶体管(FET)器件FET器件的一种场效应晶体管器件(FET)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且依次于沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的是传统的FET器件中的一对源/漏极区域制成与栅电极相对称，而LDMOS器件中的漏极区域比源极区域更远离栅电极，并且漏极区域同时形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内具有相邻接的阱区和漂移区；栅极结构，位于所述阱区和漂移区交界处的所述基底上；源区，位于所述栅极结构一侧的所述阱区内；漏区，位于所述栅极结构另一侧的所述漂移区内；扩散阻挡层，位于所述漏区与所述栅极结构之间的所述漂移区中，所述扩散阻挡层用于阻挡所述漏区中的掺杂离子向所述栅极结构下方的沟道区中扩散。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有相邻接的阱区和漂移区；在所述漂移区中形成沟槽；在所述沟槽中形成扩散阻挡层；形成所述扩散阻挡层后，在所述阱区和漂移区交界处的基底上形成栅极结构，所述栅极结构位于所述扩散阻挡层靠近阱区的一侧；在所述栅极结构一侧的阱区内形成源区，在所述栅极结构另一侧的漂移区内形成漏区，所述漏区位于所述漂移区中的所述扩散阻挡层远离阱区的一侧。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的半导体结构中，基底内具有相邻接的阱区和漂移区，栅极结构位于阱区和漂移区交界处的基底上，源区位于所述栅极结构一侧的所述阱区内，漏区位于所述栅极结构另一侧的漂移区内，扩散阻挡层位于所述漏区与所述栅极结构之间的所述漂移区中，所述扩散阻挡层用于阻挡漏区中的掺杂离子扩散到所述栅极结构下方的沟道区中；在半导体结构工作时，在所述扩散阻挡层的作用下，漏区中的掺杂离子不易扩散到所述栅极结构下方的沟道区中，这使得漏区的耗尽层不易扩展，从而有利于改善短沟道效应，进而提高半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图10是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图11和图12是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的半导体结构仍有电学性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构示出了一种LDMOS的设计，所述半导体结构包括：衬底(图中未示出)和位于所述衬底上的鳍部10，所述鳍部10内具有相邻接的阱区11和漂移区12；栅极结构20，横跨所述阱区11和漂移区12交界处的鳍部10，且覆盖所述鳍部10的部分顶壁和部分侧壁；源区31，位于所述栅极结构20一侧的阱区11内；漏区32，位于所述栅极结构20另一侧的漂移区12内且与所述栅极结构20相隔离。
以N型横向双扩散金属氧化物半导体场效应晶体管(NLDMOS)为例，当器件工作时，载流子从所述漏区32流出，穿过所述漏区32与所述栅极结构20之间的漂移区12，流向所述栅极结构20下方的沟道。通常漏区32中具有N型离子(例如磷离子、砷离子或锑离子)，用于提高载流子的迁移速率，但所述漏区32中的掺杂离子易扩散到栅极结构20下方的沟道区中，在半导体结构工作时，漏区32的耗尽层容易扩展，从而短沟道效应严重，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内具有相邻接的阱区和漂移区；栅极结构，位于所述阱区和漂移区交界处的所述基底上；源区，位于所述栅极结构一侧的所述阱区内；漏区，位于所述栅极结构另一侧的所述漂移区内；扩散阻挡层，位于所述漏区与所述栅极结构之间的所述漂移区中，所述扩散阻挡层用于阻挡所述漏区中的掺杂离子向所述栅极结构下方的沟道区中扩散。
本发明实施例的半导体结构中，基底内具有相邻接的阱区和漂移区，栅极结构位于阱区和漂移区交界处的基底上，源区位于所述栅极结构一侧的所述阱区内，漏区位于所述栅极结构另一侧的漂移区内，扩散阻挡层位于所述漏区与所述栅极结构之间的所述漂移区中，所述扩散阻挡层用于阻挡漏区中的掺杂离子扩散到所述栅极结构下方的沟道区中；在半导体结构工作时，在所述扩散阻挡层的作用下，漏区中的掺杂离子不易扩散到所述栅极结构下方的沟道区中，这使得漏区的耗尽层不易扩展，从而有利于改善短沟道效应，进而提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图10，是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图，以下将结合附图对本发明实施例提供的半导体结构的形成方法进行详细说明。
参考图2至图4，图3为图2在AA方向的剖面图，图4是基于图2的剖面图，提供基底，基底内形成有相邻接的阱区101(如图3所示)和漂移区102(如图3所示)。
基底用于为后续形成LDMOS提供工艺平台。
本实施例中，基底包括衬底100和位于衬底100上的鳍部109。
本实施例中，以半导体结构为LDMOS鳍式场效应晶体管为例，基底包括衬底100以及分立于衬底100上的鳍部109。其他实施例中，LDMOS还可以为平面晶体管，相应的基底为平面衬底。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部109与衬底100为一体结构。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制初始鳍部高度的目的。
因此，鳍部109的材料与衬底100的材料相同，鳍部109的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，鳍部的材料也可以与衬底的材料不同。
漂移区102中具有第一型离子，阱区101中具有第二型离子，第一型离子和第二型离子的导电类型不同。
具体的，阱区101和漂移区102形成于鳍部109中，且阱区101和漂移区102相接触，阱区101作为横向扩散区以形成具有浓度梯度的沟道，漂移区102用于承受较大的分压。
具体地，本实施例中，半导体结构用于形成NLDMOS时，第一型离子为N型离子，N型离子包括磷离子、砷离子和锑离子中的一种或多种，第二型离子为P型离子，P型离子包括硼离子、镓离子和铟离子中的一种或多种。
半导体结构用于形成PLDMOS时，第一型离子为P型离子，P型离子包括硼离子、镓离子和铟离子中的一种或多种，第二型离子为N型离子，N型离子包括磷离子、砷离子和锑离子中的一种或多种。
具体的，形成阱区101和漂移区102的步骤包括：形成覆盖衬底100和鳍部109侧壁的隔离材料层112；采用平坦化工艺去除高于鳍部109顶部的隔离材料层112；去除高于鳍部109顶部的隔离材料层112后，形成第一注入掩膜层(图中未示出)，第一注入掩膜层露出待形成漂移区102的鳍部109；对第一注入掩膜层露出的鳍部109掺杂第一型离子，形成漂移区102；形成漂移区102后，形成覆盖漂移区102且露出鳍部109部分区域的第二注入掩膜层113，第二注入掩膜层113露出待形成阱区的鳍部109；对第二注入掩膜层113露出的鳍部109掺杂第二型离子，形成阱区101。
本实施例中，先形成漂移区102，后形成阱区101。其他实施例中，还可以先形成阱区，后形成漂移区。
本发明实施例，采用离子注入方式对第一注入掩膜层露出的鳍部109掺杂第一型离子，形成漂移区102。离子注入具有操作简单，工艺成本低等特点。
本发明实施例，采用离子注入方式对第二注入掩膜层113露出的鳍部109掺杂第二型离子，形成阱区101。离子注入具有操作简单，工艺成本低等特点。
本实施例中，第一注入掩膜层和第二注入掩膜层113分别作为形成阱区101和漂移区102的注入掩膜。
第一注入掩膜层和第二注入掩膜层113为能够起到掩膜作用且易于去除的材料，使得在去除第一注入掩膜层和第二注入掩膜层113时减少对其他膜层结构的损伤。
本实施例中，第一注入掩膜层和第二注入掩膜层113的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organicdielectric layer，有机介电层)材料、旋涂碳(spin on carbon，SOC)、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
半导体结构的形成方法包括：在形成阱区101后，去除第二注入掩膜层113。
本发明实施例，隔离材料层112覆盖鳍部109的侧壁和衬底100，因此在采用离子注入方式形成阱区101和漂移区102的过程中，隔离材料层112起到保护衬底100和鳍部109，使得衬底100和鳍部109免受损伤。
如图4所示，半导体结构的形成方法还包括：形成漂移区102和阱区101后，回刻蚀部分厚度的隔离材料层112，形成隔离层111。
隔离层111用于隔离相邻鳍部109。
本实施例中，隔离层111的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层111的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离相邻器件的作用。
参考图5，在漂移区102中形成沟槽114。
沟槽114为后续形成扩散阻挡层提供空间。
本实施例中，采用干法刻蚀工艺刻蚀漂移区102，在漂移区102中形成沟槽114。干法刻蚀工艺具有各向异性刻蚀特点，具有较好的刻蚀剖面控制性，有利于使得沟槽114的形貌满足工艺需求。另外，采用干法刻蚀工艺，有利于精确控制沟槽114的深度。
需要说明的是，在漂移区102中形成沟槽114的过程中，沟槽114还形成在阱区101中。
本实施例中，形成沟槽114的步骤包括：在基底上形成掩膜层115，掩膜层115中具有开口116，开口116露出待形成沟槽的区域；以掩膜层115为掩膜刻蚀漂移区102和阱区101，在漂移区102和阱区101中均形成沟槽114。
具体的，掩膜层115形成在漂移区102和阱区101上。
掩膜层115为能够起到掩膜作用且易于去除的材料，使得后续在去除掩膜层115时减少对其他膜层结构的损伤。
本实施例中，掩膜层115的材料为有机材料，例如：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、旋涂碳(spin on carbon，SOC)、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
形成掩膜层115的步骤包括：形成覆盖基底的掩膜材料层(图中未示出)；图形化掩膜材料层，在掩膜材料层中形成开口116，剩余的掩膜材料层作为掩膜层115。
本实施例中，采用旋涂工艺形成掩膜材料层。
后续半导体结构的形成过程还包括：在阱区101和漂移区102交界处的基底上形成栅极结构，栅极结构位于漂移区102中的沟槽114以及阱区101中的沟槽114之间；形成栅极结构后，在漂移区102中形成漏区，漏区位于漂移区102中沟槽114远离阱区101的一侧，在阱区101中形成源区，源区位于阱区101中的沟槽114远离漂移区102的一侧。
需要说明的是，沟槽114不宜过深也不宜过浅。通常源区和漏区在同一步骤中形成，源区的底端与漏区的底端，在鳍部109中所处的高度近似相同。若沟槽114过深，在半导体结构工作时，电流从漏区流经沟道和源区的路径变大，从而导致半导体结构的导通电阻变大，进而导通电流变小，不易提高半导体结构的电学性能。若沟槽114过浅，漏区中的第一型离子仍有可能从扩散阻挡层的底端扩散至栅极结构下方沟道区，在半导体结构工作时，使得漏区的耗尽层易扩展，不利于改善短沟道效应。且若过少的低于漏区的底端，扩散阻挡层106对源区和漏区的应力较小，不易显著提高沟道中载流子的迁移速率。本实施例中，形成沟槽114的步骤中，沟槽114的底端比后续形成的漏区的底端低10纳米至20纳米，低指代的是沟槽114的底端位于漏区底端的下方。
需要说明的是，以垂直于栅极结构的延伸方向为横向，沟槽114的横向尺寸不宜过大，也不宜过小。后续在沟槽114中形成扩散阻挡层，扩散阻挡层的材料为高应力的介电材料，若扩散阻挡层横向尺寸过大，扩散阻挡层106顶部对后续形成的源区和漏区的应力过大，易导致源区和漏区中出现断裂或错位的情况，一方面易导致源区和漏区存在漏电流的情况，另一方面，在半导体结构工作时，源区和漏区中断裂或错位处易产生过多的热量，导致半导体结构的性能较差；另外，因为扩散阻挡层106的材料为介电材料，扩散阻挡层106的横向尺寸过大，易导致半导体结构的导通电阻变大，导通电流变小，不易提高半导体结构的电学性能。若沟槽114横向尺寸过小，源区和漏区中的第一型离子易穿过扩散阻挡层，扩散至沟道区中。在半导体结构工作时，导致源区和漏区的耗尽层易扩展，不易改善短沟道效应。本实施例中，形成沟槽114的步骤中，沟槽114的横向尺寸为20纳米至30纳米。
参考图6至图7，在沟槽114中形成扩散阻挡层106(如图7所示)。
本发明实施例中，基底内具有相邻接的阱区101和漂移区102，后续在阱区101和漂移区102交界处的基底上形成栅极结构，并在漂移区102中形成漏区，漏区位于漂移区102中沟槽114远离阱区101的一侧。所述扩散阻挡层106位于漏区与栅极结构之间的漂移区102中，扩散阻挡层106用于阻挡漏区中的掺杂离子扩散到栅极结构下方的沟道区中；在半导体结构工作时，在扩散阻挡层106的作用下，漏区中的掺杂离子不易扩散到栅极结构下方的沟道区中，这使得栅极结构两侧的源区和漏区的耗尽层不易扩展，从而有利于改善短沟道效应，进而提高半导体结构的电学性能。
需要说明的是，扩散阻挡层106还形成在阱区101中的沟槽114中，因此，阱区101中的扩散阻挡层106，用于阻挡源区中的第一型离子向栅极结构103下方的沟道区中扩散。
本实施例中，扩散阻挡层106的材料包括氮化硅。氮化硅具有较高的致密度，能够使得漏区中的第一型离子难以穿过扩散阻挡层106，扩散至沟道区中，且氮化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成扩散阻挡层106的工艺难度和工艺成本。其他实施例中，扩散阻挡层的材料还可以为类金刚石，类金刚石具有较高的致密度，同样能够使得漏区中的第一型离子扩散至沟道区中。
还需要说明的是，扩散阻挡层106还能够对漏区提供应力，在半导体结构工作时，能够提高沟道中载流子的迁移速率。
本实施例中，半导体结构为NLDMOS，扩散阻挡层106用于为源区和漏区提供拉应力，拉伸沟道可以改进电子的迁移速率。其他实施例中，半导体结构为PLDMOS，扩散阻挡层用于为源区和漏区提供压应力，压缩沟道可以改进空穴的迁移率。
本实施例中，扩散阻挡层106的材料包括氮化硅，氮化硅为高应力的材料，能够对漏区提供应力，在半导体结构工作时，能够提高沟道中载流子的迁移速率。其他实施例中，扩散阻挡层的材料为类金刚石时，类金刚石为高应力材料，同样能够对漏区提供应力，在半导体结构工作时，能够提高沟道中载流子的迁移速率。
形成扩散阻挡层106的步骤包括：在沟槽114和开口116中形成扩散阻挡材料层117(如图6所示)；采用平坦化工艺去除高于开口116的扩散阻挡材料层117；进行平坦化工艺后，回刻蚀部分厚度的扩散阻挡材料层117，剩余的位于沟槽114中的扩散阻挡材料层117作为扩散阻挡层106。
本实施例中，采用高密度等离子体化学气相淀积工艺(HDPCVD)工艺形成扩散阻挡材料层117。高密度等离子体化学气相淀积工艺使得淀积工艺可以应用于低温(250摄氏度至450摄氏度)，其工艺过程中，能够在同一反应腔室中同步进行淀积和刻蚀，具有更好的高深宽比间隙填充能力、良好的淀积膜、对硅片的粘附能力强、更高的淀积速率以及更少的空洞或针孔等淀积缺陷，有利于提高扩散阻挡材料层117的致密度，相应的有利于提高扩散阻挡层106对沟道的应力。在其他实施例中，还可以采用原子层沉积工艺形成扩散阻挡材料层。
半导体结构的形成方法还包括：形成扩散阻挡层106后，去除掩膜层115。
本实施例中，采用灰化工艺去除掩膜层115。
需要说明的是，结合参考图6，半导体结构的形成方法还包括：在形成沟槽114后，在沟槽114中形成扩散阻挡层106前，在沟槽114的侧壁和底壁形成反型层107，反型层107中掺杂有第二型离子，第二型离子与第一型离子的导电类型不同。
第二型离子的导电类型与第一型离子的导电类型不同，反型层107使得源区和漏区中的第一型离子不易扩散至扩散阻挡层106的表面，在半导体结构工作时，使得扩散阻挡层106的侧壁和底部不易存在漏电流的现象。另外，扩散阻挡层106和反型层107构成的叠层结构，使得源区和漏区中的第一型离子不易扩散到沟道区中，因此，在半导体结构工作时，源区和漏区的耗尽层不易扩展，有利于改善短沟道效应，进而有利于提高半导体结构的电学性能。
本实施例中，形成反型层107的步骤包括：采用选择性外延生长工艺(selectiveepitaxy growth，SEG)在沟槽114中形成外延层(图中未示出)，且形成外延层的过程中，对外延层掺杂第二型离子。
选择性外延生长工艺形成的外延层的纯净度高，生长缺陷少，形成质量高。在其他实施例中，还可以采用原子层沉积工艺、化学气相沉积工艺或低压炉管工艺形成外延层。
本实施例中，采用原位自掺杂工艺对外延层进行离子掺杂，形成反型层107。通过采用原位自掺杂的方式，有利于提高反型层107中掺杂离子浓度的均一性，从而提高反型层107的质量和性能。其他实施例中，还可以在形成外延层后，采用离子注入的方式对外延层进行离子掺杂，形成反型层。
具体的，外延层的材料包括碳化硅、硅或锗化硅。本实施例中，外延层的材料包括硅。反型层107通过选择性外延生长工艺形成，鳍部109的材料为硅，有利于提高外延层的形成质量。
本实施例中，半导体结构为NLDMOS，第二型离子为P型离子，P型离子包括硼离子、镓离子或铟离子。其他实施例中，半导体结构为PLDMOS，第二型离子为N型离子，N型离子包括磷离子、砷离子或锑离子。
需要说明的是，反型层107不易过厚也不易过薄。反型层107的主体材料为硅，硅的致密度低于氮化硅的致密度，若反型层107过厚，反型层107会过多的占据扩散阻挡层106的空间，导致用于形成扩散阻挡层106的空间较小，导致反型层107和扩散阻挡层106组成的叠层结构对第一型离子的阻挡能力较弱，相应的，还易导致扩散阻挡层106对漏区的应力不足，不易提高沟道中载流子的迁移速率。若反型层107过薄，源区和漏区中的第一型离子扩散到反型层107中时，反型层107中的第二型离子易与第一型离子发生电性中和，从而导致漏区中的第一型离子扩散在扩散阻挡层106的表面，导致阱区101中的扩散阻挡层106的侧壁和底部存在漏电流的现象。本实施例中，反型层107的厚度为5纳米至10纳米。
需要说明的是，半导体结构的形成方法还包括：形成扩散阻挡层106后，形成栅极结构前，对扩散阻挡层106进行退火处理。
退火处理使得扩散阻挡层106变得更加致密，扩散阻挡层106能够对后续形成的源区和漏区提供更大的应力。
本实施例中，采用尖峰退火对扩散阻挡层106进行退火处理。其他实施例中，还可以采用激光退火工艺对扩散阻挡层进行退火处理。
参考图8，形成扩散阻挡层106后，在阱区101和漂移区102交界处的基底上形成栅极结构103，栅极结构103位于扩散阻挡层106靠近阱区101的一侧。
基底中，被栅极结构103覆盖的区域形成有沟道区。具体的，鳍部109中，被栅极结构103覆盖的区域作为沟道区。
本实施例中，栅极结构103用于控制LDMOS沟道的开启和关断。
具体的，栅极结构103横跨于鳍部109上，且覆盖鳍部109的部分顶壁和部分侧壁。
由于LDMOS为高压器件，因此栅极结构103包括：栅介质层1031，位于阱区101和漂移区102交界处的鳍部109表面；栅极层1032，位于栅介质层1031上。
本实施例中，栅极结构103为多晶硅栅(poly gate)结构，相应的，栅介质层1031的材料为氧化硅；栅极层1032的材料为多晶硅。
本实施例中，半导体结构还包括：在栅极结构103的侧壁上形成侧墙110。在半导体结构的形成过程中，侧墙110对栅极结构103侧壁起到保护作用。
本实施例中，侧墙110的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
参考图9，在栅极结构103一侧的阱区101内形成源区104，在栅极结构另一侧的漂移区102内形成漏区105，漏区105位于所述漂移区102中的所述扩散阻挡层106远离阱区101的一侧。
在半导体结构工作时，源区104和漏区105用于为沟道提供应力，提高沟道中载流子的迁移率。
本实施例中，漏区105和源区104内的掺杂离子导电类型与漂移区102内的掺杂离子导电类型相同，均为第一型离子。
具体的，形成漏区105以及掺杂区106的步骤包括：在漂移区102和阱区101上形成遮挡层(图中未示出)，遮挡层覆盖扩散阻挡层106；以遮挡层为掺杂掩膜在漂移区102中形成漏区105，在阱区101中形成源区104。
遮挡层作为形成源区104和漏区105的掺杂掩膜，在掺杂形成源区104和漏区105的过程中，降低扩散阻挡层106被掺杂的概率，使得扩散阻挡层106能够更好的起到阻挡源区104和漏区105中的第一型离子往沟道区中扩散。
遮挡层为能够起到掩膜作用且易于去除的材料，使得在后续去除遮挡层时减少对其他膜层结构的损伤。
本实施例中，遮挡层的材料为有机材料，例如：BARC材料、ODL材料、SOC材料、光刻胶、DARC材料、DUO材料或APF材料。
半导体结构的形成方法还包括：形成源区104和漏区105后，去除遮挡层。
需要说明的是，本实施例中，形成沟槽114(如图5所示)的步骤中，沟槽114的底端比后续形成的漏区的底端低10纳米至20纳米，因此，所述漏区105的底端比所述扩散阻挡层106的底端高10纳米至20纳米。
参考图10，在形成源区104和漏区105后，在栅极结构103和漏区105之间的漂移区102上形成硅化物阻挡层108，硅化物阻挡层108延伸至栅极结构103中靠近漏区105的侧壁和部分顶部上。
本发明实施例中，先形成源区104和漏区105，后形成硅化物阻挡层108，在形成硅化物阻挡层108的过程中，硅化物阻挡层108能够精确的覆盖扩散阻挡层106以及漏区105中靠近栅极结构103的部分区域，使得后续形成的金属硅化物层不易与扩散阻挡层106接触，避免了半导体结构中出现尖端漏电的问题。且源区104和漏区105在硅化物阻挡层108之前先形成，从而使得源区104和漏区105用于更大的工艺窗口，进而源区104和漏区105形成的区域较大，使得半导体结构的接触电阻较小。
需要说明的是，硅化物阻挡层108还延伸至漏区105中靠近栅极结构103的部分区域上。
硅化物阻挡层108用于防止硅化物(Salicide)层的生长，从而防止硅化物层形成在栅极结构103和漏区105之间的漂移区102上，避免硅化物层对漂移区102内的耗尽区形成产生不良影响，进而保证NLDMOS的耐压性能。
具体的，硅化物阻挡层108的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，硅化物阻挡层108的材料为氧化硅。
还需要说明的是，本实施例中，半导体结构的形成方法中，先形成源区104和漏区105，后形成硅化物阻挡层108。
其他实施例中，还可以先形成硅化物阻挡层，后形成源区和漏区。先形成的硅化物阻挡层在后续形成源区和漏区的过程中，可以起到掩膜的作用，使得在掺杂形成源区和漏区的过程中，第一型离子在硅化物阻挡层的遮挡下，不易进入栅极结构和漏区之间的漂移区中，从而使得第一型离子不易扩散至沟道区中，且在半导体结构工作时，使得源区和漏区的耗尽层不易扩展，有利于改善短沟道效应，提升半导体结构的电性性能。
参考图11和图12，是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图。本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：
参考图11，遮挡层(图中未示出)露出漂移区202的扩散阻挡层206中远离栅极结构203的部分区域。相应的，以遮挡层为掺杂掩膜形成漏区205的过程中，漂移区202的扩散阻挡层206中远离栅极结构203的部分区域形成漏区205。
漏区205会占据，漂移区202中部分区域的扩散阻挡层206以及部分区域的反型层207，剩余的反型层207仅形成在扩散阻挡层206和漂移区202之间，漏区205直接与扩散阻挡层206接触。扩散阻挡层206在阻挡漏区205中的第一型离子扩散至沟道区中的情况下，能够使得漏区205获得更大的应力，在半导体结构工作时，有利于提高沟道中载流子的迁移速率。
本实施例中，所述遮挡层还露出所述阱区201的扩散阻挡层206中远离栅极结构203的部分区域，相应的，以所述遮挡层为掺杂掩膜形成源区204的过程中，阱区201的扩散阻挡层206中远离栅极结构203的部分区域形成源区204。
源区204会占据，阱区201中部分区域的扩散阻挡层206以及部分区域的反型层207，剩余的反型层207仅形成在扩散阻挡层206和阱区201之间，源区204直接与扩散阻挡层206接触。源区204直接与扩散阻挡层206接触，扩散阻挡层206在阻挡源区204的第一型离子扩散至沟道区中的情况下，能够使得源区204获得更大的应力，在半导体结构工作时，有利于提高沟道中载流子的迁移速率。
参考图12，在形成源区204和漏区205后，在栅极结构203和漏区205之间的漂移区202上形成硅化物阻挡层208，硅化物阻挡层208延伸至栅极结构203中靠近漏区205的侧壁和部分顶部上。
本发明实施例中，先形成源区204和漏区205，后形成硅化物阻挡层208，在形成硅化物阻挡层208的过程中，硅化物阻挡层208能够精确的覆盖扩散阻挡层206以及漏区205中靠近栅极结构203的部分区域，使得后续形成的金属硅化物层不易与扩散阻挡层206接触，避免了半导体结构中出现尖端漏电的问题。且源区204和漏区205在硅化物阻挡层208之前先形成，从而使得源区204和漏区205用于更大的工艺窗口，进而源区204和漏区205形成的区域较大，使得半导体结构的接触电阻较小。
需要说明的是，硅化物阻挡层208还延伸至漏区205中靠近栅极结构203的部分区域上。
硅化物阻挡层208用于防止硅化物(Salicide)层的生长，从而防止硅化物层形成在栅极结构203和漏区205之间漂移区202上，避免硅化物层对漂移区202内的耗尽区形成产生不良影响，进而保证NLDMOS的耐压性能。
具体的，硅化物阻挡层208的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，硅化物阻挡层208的材料为氧化硅。
还需要说明的是，本实施例中，半导体结构的形成方法中，先形成源区204和漏区205，后形成硅化物阻挡层208。
其他实施例中，还可以先形成硅化物阻挡层，后形成源区和漏区。先形成的硅化物阻挡层在后续形成源区和漏区的过程中，可以起到掩膜的作用，使得在掺杂形成源区和漏区的过程中，第一型离子在硅化物阻挡层的遮挡下，不易进入栅极结构和漏区之间的漂移区中，从而使得第一型离子不易扩散至沟道区中，且在半导体结构工作时，使得源区和漏区的耗尽层不易扩展，有利于改善短沟道效应，提升半导体结构的电性性能。
图10是本发明实施例半导体结构第一实施例的结构示意图。以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
参考图10，本实施例半导体结构包括：基底，基底内形成有相邻的阱区101和漂移区102；栅极结构103，位于阱区101和漂移区102交界处的基底上；源区104，位于栅极结构103一侧的阱区101内；漏区105，位于栅极结构103另一侧的漂移区102内；扩散阻挡层106，位于漏区105与栅极结构103之间的漂移102区中，扩散阻挡层106用于阻挡漏区105中的掺杂离子向栅极结构103下方的沟道区中扩散。
本发明实施例的半导体结构中，扩散阻挡层106位于漏区105与栅极结构103之间的漂移区102中，扩散阻挡层106用于阻挡漏区105中的掺杂离子扩散到栅极结构103下方的沟道区中；在半导体结构工作时，在扩散阻挡层106的作用下，漏区105中的掺杂离子不易扩散到栅极结构103下方的沟道区中，这使得漏区105的耗尽层不易扩展，从而有利于改善短沟道效应，进而提高半导体结构的电学性能。
本实施例中，以半导体结构为LDMOS鳍式场效应晶体管为例，基底包括衬底100以及分立于衬底100上的鳍部109。其他实施例中，LDMOS还可以为平面晶体管，相应的基底为平面衬底。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部109与衬底100为一体结构。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制初始鳍部高度的目的。
因此，鳍部109的材料与衬底100的材料相同，鳍部109的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，鳍部的材料也可以与衬底的材料不同。
半导体结构还包括：隔离层(图中未示出)，位于鳍部109露出的衬底100上。
隔离层作为浅沟槽隔离结构(STI)，用于对相邻器件起到隔离作用。
本实施例中，隔离层的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高隔离层的用于隔离相邻器件的效果。在其他实施例中，隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
本实施例中，阱区101和漂移区102位于鳍部109内，且阱区101和漂移区102相接触，阱区101作为横向扩散区以形成具有浓度梯度的沟道，漂移区102用于承受较大的分压。
漂移区102中形成有第一型离子，阱区101中形成有第二型离子，第二型离子与第一型离子的导电类型不同。
具体地，本实施例中的半导体结构为NLDMOS，第一型离子为N型离子，N型离子包括磷离子、砷离子和锑离子中的一种或多种，第二型离子为P型离子，P型离子包括硼离子、镓离子和铟离子中的一种或多种。
其他实施例中，半导体结构为PLDMOS时，第一型离子为P型离子，P型离子包括硼离子、镓离子和铟离子中的一种或多种，第二型离子为N型离子，N型离子包括磷离子、砷离子和锑离子中的一种或多种。
本实施例中，栅极结构103用于控制LDMOS沟道的开启和关断。
具体的，栅极结构103横跨于鳍部109上，且覆盖鳍部109的部分顶壁和部分侧壁。鳍部109中，被栅极结构103覆盖的区域作为沟道区。
由于LDMOS为高压器件，因此栅极结构103包括：栅介质层1031，位于阱区101和漂移区102交界处的鳍部109表面；栅极层1032，位于栅介质层1031上。
本实施例中，栅极结构103为多晶硅栅(poly gate)结构，相应的，栅介质层1031的材料为氧化硅；栅极层1032的材料为多晶硅。
其他实施例中，栅极结构还可以为金属栅(metal gate)结构，相应的，栅介质层为高k栅介质层，栅极层为金属栅电极。
本实施例中，半导体结构还包括：侧墙110，位于栅极结构103的侧壁上。侧墙110用于定义源区104的形成区域，还用于在半导体结构的形成过程中对栅极结构103侧壁起到保护作用。
本实施例中，侧墙110的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
半导体结构还包括：源区104，位于栅极结构103另一侧的阱区101内；漏区105，位于栅极结构103另一侧的漂移区102内。
漏区105和源区104内的掺杂离子的导电类型与漂移区102内的掺杂离子的导电类型相同，相应的，源区104和漏区105中均具有第一型离子；
在半导体结构工作时，源区104和漏区105为沟道提供应力，增大沟道中载流子的迁移速率。
具体的，漏区105位于栅极结构103一侧的漂移区102内；源区104位于栅极结构103另一侧的阱区101内。
本实施例中，半导体结构为NLDMOS，源区104和漏区105内的第一型离子为N型离子。在其他实施例中，当半导体结构为PLDMOS时，源区和漏区内的第一型离子相应为P型离子。
扩散阻挡层106，位于漏区105与栅极结构103之间的漂移区102中，扩散阻挡层106用于阻挡漏区105中的第一型离子向栅极结构103下方的沟道区中扩散。
本实施例中，扩散阻挡层106的材料包括氮化硅。氮化硅具有较高的致密度，能够使得漏区105中的第一型离子难以穿过扩散阻挡层106，扩散至沟道区中，且氮化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成扩散阻挡层106的工艺难度和工艺成本。其他实施例中，扩散阻挡层的材料还可以为类金刚石，类金刚石具有较高的致密度，同样能够使得漏区中的第一型离子扩散至沟道区中。
还需要说明的是，扩散阻挡层106还能够对漏区105提供应力，在半导体结构工作时，能够提高沟道中载流子的迁移速率。
本实施例中，扩散阻挡层106的材料包括氮化硅，氮化硅为高应力的材料，能够对漏区105提供应力，在半导体结构工作时，能够提高沟道中载流子的迁移速率。其他实施例中，扩散阻挡层的材料为类金刚石时，类金刚石为高应力材料，同样能够对漏区提供应力，在半导体结构工作时，能够提高沟道中载流子的迁移速率。
本实施例中，半导体结构为NLDMOS，扩散阻挡层106用于为漏区105提供拉应力(tensile stress)，拉伸沟道可以改进电子的迁移速率。其他实施例中，半导体结构为PLDMOS，扩散阻挡层用于为漏区提供压应力(compression stress)，压缩沟道可以改进空穴的迁移率。
需要说明的是，扩散阻挡层106还位于栅极结构103与源区104之间的阱区101中。
阱区101中的扩散阻挡层106用于阻挡源区104中的第一型离子向栅极结构103下方的沟道区中扩散。
同时，阱区101中的扩散阻挡层106还能够对源区104提供应力，在半导体结构工作时，能够提高沟道中载流子的迁移速率。
本实施例中，扩散阻挡层106的底端低于漏区105的底端。通过使扩散阻挡层106的底端低于漏区105的底端，漏区105中的第一型离子从扩散阻挡层106的底端扩散至沟道区中的路径变长，从而漏区105中的第一型离子不易从扩散阻挡层106的底端扩散至栅极结构103下方沟道区，在半导体结构工作时，使得漏区105的耗尽层不易扩展，从而有利于改善短沟道效应，进而提高半导体结构的电学性能。
另外，与扩散阻挡层的底端高于或齐平于漏区底端的情况相比，扩散阻挡层106的底端低于漏区105的底端，还有利于增大扩散阻挡层106对源区104和漏区105的应力，从而提高沟道中载流子的迁移速率。
需要说明的是，扩散阻挡层106的底端至漏区105的底端的距离不宜过小，也不宜过大。通常源区104和漏区105在同一步骤中形成，源区104的底端与漏区105的底端，在鳍部109中所处的高度近似相同。若距离过小，漏区105和源区104中的第一型离子仍有可能从扩散阻挡层106的底端扩散至栅极结构103下方沟道区，在半导体结构工作时，使得漏区105和源区104的耗尽层易扩展，不利于改善短沟道效应，且距离过小时，扩散阻挡层106对源区104和漏区105的应力较小，不易显著提高沟道中载流子的迁移速率。若距离过大，在半导体结构工作时，电流从漏区105流经沟道和源区104的路径变大，从而导致半导体结构的导通电阻变大，进而导通电流变小，不易提高半导体结构的电学性能。本实施例中，扩散阻挡层的底端比漏区底端低10纳米至20纳米。
需要说明的是，以垂直于栅极结构103的延伸方向为横向，扩散阻挡层106的横向尺寸不宜过大，也不宜过小。扩散阻挡层106的材料为高应力的材料，若扩散阻挡层106横向尺寸过大，扩散阻挡层106顶部对源区104和漏区105的应力过大，易导致源区104和漏区105中出现断裂或错位的情况，一方面易导致源区104和漏区105存在漏电流的情况，另一方面，在半导体结构工作时，源区104和漏区105中断裂或错位处易产生过多的热量，导致半导体结构的性能较差；另外，因为扩散阻挡层106的材料为介电材料，扩散阻挡层106的横向尺寸过大，易导致半导体结构的导通电阻变大，导通电流变小，不易提高半导体结构的电学性能。若扩散阻挡层106横向尺寸过小，源区104和漏区105中的第一型离子易穿过扩散阻挡层106，扩散至沟道区中。在半导体结构工作时，导致源区104和漏区105的耗尽层易扩展，不易改善短沟道效应。本实施例中，扩散阻挡层106的横向尺寸为20纳米至30纳米。
继续参考图10，半导体结构还包括：反型层107，位于扩散阻挡层106与漂移区102之间以及扩散阻挡层106与漏区105之间，反型层107中具有第二型离子，第二型离子与第一型离子的导电类型不同。
第二型离子的导电类型与第一型离子的导电类型不同，反型层107使得漏区105中的第一型离子不易扩散至扩散阻挡层106的表面，在半导体结构工作时，使得扩散阻挡层106的侧壁和底部不易存在漏电流的现象。另外，扩散阻挡层106和反型层107构成的叠层结构，使得漏区105中的第一型离子不易扩散到沟道区中，因此，在半导体结构工作时，漏区105的耗尽层不易扩展，有利于改善短沟道效应，进而有利于提高半导体结构的电学性能。
需要说明的是，反型层107还位于阱区101中，阱区101中的反型层107，位于扩散阻挡层106与阱区101之间以及扩散阻挡层106与源区104之间。
同理，阱区101中的反型层107，使得源区104中的第一型离子不易扩散至阱区101中的扩散阻挡层106的表面，在半导体结构工作时，使得阱区101中的扩散阻挡层106的侧壁和底部不易存在漏电流的现象。另外，阱区101中，扩散阻挡层106和反型层107构成的叠层结构，使得源区104中的第一型离子不易扩散到沟道区中，因此，在半导体结构工作时，源区104的耗尽层不易扩展，有利于改善短沟道效应，进而有利于提高半导体结构的电学性能。
具体的，反型层107的材料包括具有第二型离子的碳化硅、硅或锗化硅。本实施例中，反型层107的材料包括具有第二型离子的硅。反型层107一般通过选择性外延生长工艺形成，鳍部109的材料为硅，反型层107的材料为具有第二型离子的硅，有利于提高反型层107的形成质量。
本实施例中，半导体结构为NLDMOS，第二型离子为P型离子，P型离子包括硼离子、镓离子或铟离子。其他实施例中，半导体结构为PLDMOS，第二型离子为N型离子，N型离子包括磷离子、砷离子或锑离子。
需要说明的是，反型层107不易过厚也不易过薄。反型层107的主体材料为硅，硅的致密度低于氮化硅的致密度，若反型层107过厚，反型层107会过多的占据扩散阻挡层106的空间，导致用于形成扩散阻挡层106的空间较小，导致反型层107和扩散阻挡层106组成的叠层结构对第一型离子的阻挡能力较弱，相应的，还易导致扩散阻挡层106对漏区105的应力不足，不易提高沟道中载流子的迁移速率。若反型层107过薄，源区104和漏区105中的第一型离子扩散到反型层107中时，反型层107中的第二型离子易与第一型离子发生电性中和，从而导致漏区105中的第一型离子扩散在扩散阻挡层106的表面，导致阱区101中的扩散阻挡层106的侧壁和底部存在漏电流的现象。本实施例中，反型层107的厚度为5纳米至10纳米。
图12是本发明实施例半导体结构第二实施例的结构示意图。
本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：示出了扩散阻挡层206在半导体结构中的另一种位置示意图，扩散阻挡层206直接与漏区205接触，反型层207，位于扩散阻挡层206与漂移区202之间。
本实施例中，漏区205直接与扩散阻挡层206接触，扩散阻挡层206在阻挡漏区205中的第一型离子扩散至沟道区中的情况下，能够使得漏区205获得更大的应力，在半导体结构工作时，有利于提高沟道中载流子的迁移速率。
需要说明的是，反型层207还位于阱区201中，阱区201中的反型层207，位于扩散阻挡层206与阱区201之间，扩散阻挡层206直接与源区204接触。
本实施例中，源区204直接与扩散阻挡层206接触，扩散阻挡层206在阻挡源区204中的第一型离子扩散至沟道区中的情况下，能够使得源区204获得更大的应力，在半导体结构工作时，有利于提高沟道中载流子的迁移速率。
半导体结构包括：硅化物阻挡层208，位于栅极结构203和漏区205之间的漂移区202上，且硅化物阻挡层208延伸至栅极结构203中靠近漏区205的侧壁和部分顶部上。
需要说明的是，硅化物阻挡层208还延伸至漏区205中靠近栅极结构203的部分区域上。
硅化物阻挡层208用于防止硅化物(Salicide)层的生长，从而防止硅化物层形成在栅极结构203和漏区205之间漂移区202上，避免硅化物层对漂移区202内的耗尽区形成产生不良影响，进而保证NLDMOS的耐压性能。
具体的，硅化物阻挡层208的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，硅化物阻挡层208的材料为氧化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底内具有相邻接的阱区和漂移区；
栅极结构，位于所述阱区和漂移区交界处的所述基底上；
源区，位于所述栅极结构一侧的所述阱区内；
漏区，位于所述栅极结构另一侧的所述漂移区内；
扩散阻挡层，位于所述漏区与所述栅极结构之间的所述漂移区中，所述扩散阻挡层用于阻挡所述漏区中的掺杂离子向所述栅极结构下方的沟道区中扩散。
2.如权利要求1所述的半导体结构，其特征在于，所述漂移区具有第一型离子；
所述半导体结构还包括：反型层，位于所述扩散阻挡层与漂移区之间，或者位于所述扩散阻挡层与漂移区之间以及所述扩散阻挡层与漏区之间，所述反型层中具有第二型离子，所述第二型离子与第一型离子的导电类型不同。
3.如权利要求2所述的半导体结构，其特征在于，所述反型层的厚度为5纳米至10纳米。
4.如权利要求2所述的半导体结构，其特征在于，所述反型层的材料包括具有所述第二型离子的碳化硅、硅或锗化硅。
5.如权利要求1或2所述的半导体结构，其特征在于，所述扩散阻挡层的底端比所述漏区底端低10纳米至20纳米。
6.如权利要求1或2所述的半导体结构，其特征在于，以垂直于所述栅极结构的延伸方向为横向，所述扩散阻挡层的横向尺寸为20纳米至30纳米。
7.如权利要求1或2所述的半导体结构，其特征在于，所述扩散阻挡层的材料包括氮化硅或类金刚石。
8.如权利要求1或2所述的半导体结构，其特征在于，所述扩散阻挡层和所述漏区接触。
9.如权利要求1或2所述的半导体结构，其特征在于，所述扩散阻挡层还位于所述栅极结构与所述源区之间的所述阱区中。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有相邻接的阱区和漂移区；
在所述漂移区中形成沟槽；
在所述沟槽中形成扩散阻挡层；
形成所述扩散阻挡层后，在所述阱区和漂移区交界处的基底上形成栅极结构，所述栅极结构位于所述扩散阻挡层靠近阱区的一侧；
在所述栅极结构一侧的阱区内形成源区，在所述栅极结构另一侧的漂移区内形成漏区，所述漏区位于所述漂移区中的所述扩散阻挡层远离阱区的一侧。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，
形成所述漂移区的步骤中，所述漂移区中掺杂有第一型离子；
所述半导体结构的形成方法还包括：在形成所述沟槽后，在所述沟槽中形成所述扩散阻挡层前，在所述沟槽的侧壁和底壁形成反型层，所述反型层中掺杂有第二型离子，所述第二型离子与第一型离子的导电类型不同。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述反型层的厚度为5纳米至10纳米。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述反型层的步骤包括：采用选择性外延生长工艺在所述沟槽中形成外延层，且形成所述外延层的过程中，对所述外延层掺杂第二型离子。
14.如权利要求10或11所述的半导体结构的形成方法，其特征在于，在所述漂移区中形成沟槽的过程中，所述沟槽还形成在所述阱区中；
形成所述栅极结构的步骤中，所述栅极结构位于所述漂移区中的扩散阻挡层以及所述阱区中的扩散阻挡层之间；
形成所述源区的步骤中，所述源区位于所述阱区中的所述扩散阻挡层远离所述漂移区的一侧。
15.如权利要求10或11所述的半导体结构的形成方法，其特征在于，形成所述漏区的过程中，所述漏区与所述扩散阻挡层接触。
16.如权利要求10或11所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤包括：在所述基底上形成掩膜层；
以所述掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述基底，形成所述沟槽。
17.如权利要求10或11所述的半导体结构的形成方法，其特征在于，形成所述漏区的步骤中，所述漏区的底端比所述扩散阻挡层的底端高10纳米至20纳米。
18.如权利要求10或11所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤中，以垂直于所述沟槽的延伸方向为横向，所述沟槽的横向尺寸为30纳米至50纳米。
19.如权利要求10或11所述的半导体结构的形成方法，其特征在于，采用高密度等离子体化学气相淀积工艺或者原子层沉积工艺在所述沟槽中形成所述扩散阻挡层。
20.如权利要求10或11所述的半导体结构的形成方法，其特征在于，所述扩散阻挡层的材料包括氮化硅或类金刚石。
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