JP2012186417A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】信頼性が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、上面にトレンチが形成された半導体基板と、前記トレンチ内に設けられた絶縁部材と、を備える。そして、前記半導体基板と前記絶縁部材との間には、空隙が形成されている。
【選択図】図１
【解決手段】実施形態に係る半導体装置は、上面にトレンチが形成された半導体基板と、前記トレンチ内に設けられた絶縁部材と、を備える。そして、前記半導体基板と前記絶縁部材との間には、空隙が形成されている。
【選択図】図１
Description
本発明の実施形態は、半導体装置及びその製造方法に関する。
従来より、シリコン基板の上層部分にソース層及びドレイン層を形成し、これらのソース層とドレイン層との間にＳＴＩ（shallow trench isolation）を形成したＬＤＭＯＳ（laterally diffused metal-oxide-semiconductor field-effect transistor：横方向拡散金属酸化物半導体電界効果トランジスタ）が開発されている。このようなＬＤＭＯＳにおいては、ＳＴＩの周囲に拡散層が形成されており、この拡散層を介してソース層とドレイン層との間に電流が流れる。
本発明の目的は、信頼性が高い半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、半導体基板と、前記半導体基板の表面に形成された第１導電形の第１の半導体領域と、前記第１の半導体領域の表面に形成された第２導電形のソース層と、前記半導体基板の表面に形成された第２導電形のドレイン層と、前記半導体基板の表面における前記ソース層と前記ドレイン層との間に形成され、前記ドレイン層に接した第２導電形の第２の半導体領域と、前記第２の半導体領域に上面側から形成されたトレンチ内に、前記半導体基板との間に空隙を形成して設けられた絶縁部材と、前記半導体基板における前記ソース層と前記絶縁部材との間の部分上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。
実施形態に係る半導体装置は、上面にトレンチが形成された半導体基板と、前記トレンチ内に設けられた絶縁部材と、を備える。そして、前記半導体基板と前記絶縁部材との間には、空隙が形成されている。
実施形態に係る半導体装置の製造方法は、半導体基板の上面にトレンチを形成する工程と、前記トレンチの内面上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜のエッチング速度よりも前記第１の絶縁膜のエッチング速度の方が高くなるような条件でエッチングを施すことにより、前記第１の絶縁膜における前記第２の絶縁膜の下方に位置する部分の一部を残し、残部を除去する工程と、前記残部が除去されたあとの空間の少なくとも一部を空隙として残すように、第３の絶縁膜を堆積させる工程と、を備える。
実施形態に係る半導体装置の製造方法は、半導体基板の上面にトレンチを形成する工程と、前記トレンチの側面上に、絶縁材料からなる側壁を形成する工程と、前記半導体基板に対して等方性エッチングを施すことにより、前記半導体基板における前記側壁の直下域に位置する部分を除去する工程と、前記側壁の直下域に位置する部分が除去されたあとの空間の少なくとも一部を空隙として残すように、前記トレンチ内に絶縁膜を堆積させる工程と、を備える。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図である。
図１に示すように、本実施形態に係る半導体装置１は、ＬＤＭＯＳ（横方向拡散型電界効果トランジスタ）３０が形成された装置である。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図である。
図１に示すように、本実施形態に係る半導体装置１は、ＬＤＭＯＳ（横方向拡散型電界効果トランジスタ）３０が形成された装置である。
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。シリコン基板１０においては、導電形がｐ形のｐ形部分１１上に、導電形がｎ形のｎ形エピタキシャル層１２が設けられている。ｎ形エピタキシャル層１２の上層部分の一部には、ｐ形ボディ層１３が形成されており、ｐ形ボディ層１３の上層部分の一部には、ｎ＋形ソース層１４が形成されている。ｎ＋形ソース層１４は、シリコン基板１１の上面に露出しており、上方から見て、ｐ形ボディ層１３の内部に位置している。また、ｎ形エピタキシャル層１２の上層部分であって、ｐ形ボディ層１３から離隔した領域には、ｎ＋形ドレイン層１５が形成されている。ｐ形部分１１、ｎ形エピタキシャル層１２、ｐ形ボディ層１３、ｎ＋形ソース層１４及びｎ＋形ドレイン層１５は、シリコン基板１０の一部である。
ｎ形エピタキシャル層１２の上面におけるｐ形ボディ層１３とｎ＋形ドレイン層１５との間には、トレンチ２０が形成されている。トレンチ２０の断面形状は、例えば、上辺が下辺よりも長い逆台形状である。また、トレンチ２０はｎ＋形ソース層１４及びｎ＋形ドレイン層１５よりも深く形成されている。ｎ形エピタキシャル層１２におけるトレンチ２０に面した部分には、ｎ形リサーフ層１６が形成されている。すなわち、トレンチ２０の底面２０ａ及び側面２０ｂは、ｎ形リサーフ層１６によって構成されている。ｎ形リサーフ層１６の実効的な不純物濃度は、ｎ形エピタキシャル層１２の実効的な不純物濃度よりも高く、ｎ＋形ソース層１４及びｎ＋形ドレイン層１５の実効的な不純物濃度よりも低い。なお、「実効的な不純物濃度」とは、母材である半導体材料の導電に寄与する不純物の濃度をいい、アクセプタとなる不純物とドナーとなる不純物の双方を含む場合は、両者の相殺分を除いた濃度をいう。ｎ形リサーフ層１６のｎ＋形ソース層１４側の端部は、ｐ形ボディ層１３から離隔しており、ｎ形リサーフ層１６とｐ形ボディ層１３との間にはｎ形エピタキシャル層１２が介在している。一方、ｎ形リサーフ層１６のｎ＋形ドレイン層１５側の端部は、ｎ＋形ドレイン層１５に接している。
トレンチ２０内には、絶縁部材２１が設けられている。絶縁部材２１は例えばシリコン酸化物等の絶縁材料によって形成されている。そして、ｎ形リサーフ層１６と絶縁部材２１との間には、空隙２２が形成されている。空隙２２は、トレンチ２０の底面２０ａと側面２０ｂとがなす角部２０ｃを含む部分に形成されており、底面２０ａの周辺部及び側面２０ｂの下部に沿って形成されている。これにより、トレンチ２０の角部２０ｃと、絶縁部材２１の側面と下面とがなす角部２１ａとは、空隙２２を介して離隔している。換言すると、トレンチ２０は絶縁部材２１によって完全には埋め込まれておらず、角部２０ｃを含む部分に空隙２２を残している。一方、絶縁部材２１の側面の最上部及び底部の中央部は、ｎ形リサーフ層１６に接している。
また、シリコン基板１０上には、ゲート絶縁膜２５、ゲート電極２６、ソースコンタクト２７及びドレインコンタクト２８が設けられている。ゲート絶縁膜２５は、例えば、シリコン酸化物等の絶縁材料からなり、ｎ＋形ソース層１４と絶縁部材２１との間の領域の直上域に配置されている。ゲート電極２６は、例えば、不純物が導入されたポリシリコン等の導電材料からなり、ゲート絶縁膜２５を覆うように、ゲート絶縁膜２５の直上域及び絶縁部材２１におけるｎ＋ソース層１４側の部分の直上域に配置されている。ソースコンタクト２７及びドレインコンタクト２８は、例えば、金属等の導電材料によって形成されている。ソースコンタクト２７の下端は、ｐ形ボディ層１３及びｎ＋形ソース層１４に接しており、ドレインコンタクト２８の下端は、ｎ＋形ドレイン層１５に接している。
ｎ形エピタキシャル層１２、ｐ形ボディ層１３、ｎ＋形ソース層１４、ｎ＋形ドレイン層１５、ｎ形リサーフ層１６、絶縁部材２１、ゲート絶縁膜２５及びゲート電極２６により、ｎチャネル形のＬＤＭＯＳ３０が形成されている。ＬＤＭＯＳ３０においては、ｐ形ボディ層１３におけるｎ＋形ソース層１４とｎ形リサーフ層１６との間に配置された部分が、チャネル領域として機能する。
そして、ＬＤＭＯＳ３０においては、ｎ＋形ソース層１４とｎ＋形ドレイン層１５との間の電流経路に介在するようにトレンチ２０が形成されており、トレンチ２０内に絶縁部材２１が設けられていることにより、ソース−ドレイン間の耐圧を確保することができる。また、トレンチ２０内に空隙２２を残して絶縁部材２１が埋め込まれた構造体は、半導体装置１におけるＬＤＭＯＳ３０以外の部分にも設けられており、例えば、素子分離絶縁膜（ＳＴＩ）として機能している。
次に、本実施形態の動作について説明する。
本実施形態においては、ゲート電極２６にＬＤＭＯＳ３０の閾値電圧よりも高い電位が印加されると、ｐ形ボディ層１３におけるゲート電極２６の直下に位置する部分に反転層が形成される。これにより、ＬＤＭＯＳ３０がオン状態となり、ｎ＋形ドレイン層１５から、ｎ形リサーフ層１６及びｐ形ボディ層１３に形成された反転層を介して、ｎ＋形ソース層１４に電流が流れる。このとき、絶縁部材２１とｎ形リサーフ層１６との間には空隙２２が形成されており、絶縁部材２１の角部２１ａは電流経路から離隔しているため、角部２１ａに電界が集中することがない。このため、ＨＣＩ（Hot Carrier Injection ：ホットキャリア注入）により、絶縁部材２１の角部２１ａにキャリア、例えばホール又は電子がトラップされてしまうことがない。
本実施形態においては、ゲート電極２６にＬＤＭＯＳ３０の閾値電圧よりも高い電位が印加されると、ｐ形ボディ層１３におけるゲート電極２６の直下に位置する部分に反転層が形成される。これにより、ＬＤＭＯＳ３０がオン状態となり、ｎ＋形ドレイン層１５から、ｎ形リサーフ層１６及びｐ形ボディ層１３に形成された反転層を介して、ｎ＋形ソース層１４に電流が流れる。このとき、絶縁部材２１とｎ形リサーフ層１６との間には空隙２２が形成されており、絶縁部材２１の角部２１ａは電流経路から離隔しているため、角部２１ａに電界が集中することがない。このため、ＨＣＩ（Hot Carrier Injection ：ホットキャリア注入）により、絶縁部材２１の角部２１ａにキャリア、例えばホール又は電子がトラップされてしまうことがない。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、絶縁部材２１とｎ形リサーフ層１６との間に空隙２２が形成されているため、絶縁部材２１の角部２１ａに電界が集中して、キャリアがトラップされることがない。これにより、キャリアのトラップに起因して、ＬＤＭＯＳ３０の特性が劣化してしまうことがない。従って、本実施形態によれば、ＬＤＭＯＳ３０の特性が安定した信頼性が高い半導体装置を実現することができる。
上述の如く、本実施形態においては、絶縁部材２１とｎ形リサーフ層１６との間に空隙２２が形成されているため、絶縁部材２１の角部２１ａに電界が集中して、キャリアがトラップされることがない。これにより、キャリアのトラップに起因して、ＬＤＭＯＳ３０の特性が劣化してしまうことがない。従って、本実施形態によれば、ＬＤＭＯＳ３０の特性が安定した信頼性が高い半導体装置を実現することができる。
なお、本実施形態においては、トレンチ２０の底面２０ａの周辺部及び側面２０ｂの下部に沿って空隙２２を形成する例を示したが、本発明はこれに限定されない。シリコン基板１０と絶縁部材２１との間の少なくとも一部に空隙２２が形成されていれば、キャリアのトラップを抑制する効果が得られる。但し、絶縁部材２１においては、角部２１ａに特に電界が集中しやすいため、角部２１ａを空隙２２によってシリコン基板１０から離隔すれば、キャリアの注入を抑制する効果が特に大きい。
次に、比較例について説明する。
図２は、本比較例に係る半導体装置を例示する断面図である。
図２に示すように、本比較例に係る半導体装置１０１は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、トレンチ２０内の全体に絶縁部材２１が埋め込まれており、空隙２２（図１参照）が形成されていない点が異なっている。
図２は、本比較例に係る半導体装置を例示する断面図である。
図２に示すように、本比較例に係る半導体装置１０１は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、トレンチ２０内の全体に絶縁部材２１が埋め込まれており、空隙２２（図１参照）が形成されていない点が異なっている。
本比較例においては、絶縁部材２１の角部２１ａがｎ形リサーフ層１６に接している。このため、ＬＤＭＯＳ３０がオン状態となり、ｎ＋形ソース層１４とｎ＋形ドレイン層１５との間に電流が流れるときに、絶縁部材２１の角部２１ａに電界が集中してしまい、この角部２１ａにキャリア、例えばホールがトラップされてしまう。これにより、ＬＤＭＯＳ３０の特性が劣化してしまう。従って、本比較例に係る半導体装置１０１は、信頼性が低い。
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。すなわち、本実施形態は、ＬＤＭＯＳ（横方向拡散型電界効果トランジスタ）を含む半導体装置の製造方法の実施形態であり、特に、ＬＤＭＯＳの形成方法の一部である。
図３〜図７は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。すなわち、本実施形態は、ＬＤＭＯＳ（横方向拡散型電界効果トランジスタ）を含む半導体装置の製造方法の実施形態であり、特に、ＬＤＭＯＳの形成方法の一部である。
図３〜図７は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図３に示すように、ｐ形のシリコン基板上にｎ形シリコンをエピタキシャル成長させて、ｎ形エピタキシャル層１２を形成する。これにより、ｐ形部分１１上にｎ形エピタキシャル層１２が形成されたシリコン基板１０が作製される。次に、シリコン基板１０上にマスク材４１を形成する。マスク材４１には開口部４１ａを形成する。次に、マスク材４１をマスクとして、シリコン基板１０に対してエッチングを施す。これにより、ｎ形エピタキシャル層１２の上層部分における開口部４１ａの直下域に、トレンチ２０が形成される。このとき、トレンチ２０の断面形状は、例えば逆台形状となる。
次に、シリコン基板１０上の全面に、例えば、ボロンを添加したシリコン酸化物（ＢＳＧ：boron silicate glass）を堆積させて、絶縁膜４２を形成する。絶縁膜４２は、トレンチ２０の内面上にも形成される。次に、絶縁膜４２上の全面に、例えば、不純物を添加していないシリコン酸化物（ＮＳＧ：non-doped silicate glass）を堆積させて、絶縁膜４３を形成する。絶縁膜４３は、トレンチ２１の内面上にも形成される。絶縁膜４２は絶縁膜４３よりも薄く形成し、絶縁膜４２のボロン濃度は絶縁膜４３のボロン濃度よりも高くする。なお、本実施形態においては、絶縁膜４２をＢＳＧにより形成し、絶縁膜４３をＮＳＧにより形成する例を示したが、他の材料によって絶縁膜４２及び４３を形成してもよい。但し、絶縁膜４２と絶縁膜４３との間でエッチング選択比をとれることが必要である。
次に、トレンチ２０の内部における絶縁膜４３上に、レジスト膜４４を形成する。このとき、絶縁膜４２、絶縁膜４３及びレジスト膜４４の合計膜厚が、トレンチ２０の深さを超えないようにする。すなわち、レジスト膜４４の上面を、シリコン基板１０の上面よりも下方に位置させる。
次に、図４に示すように、レジスト膜４４をマスクとして、絶縁膜４３及び絶縁膜４２に対して、リセスプロセス手法を用いたエッチングを施す。これにより、絶縁膜４３及び絶縁膜４２におけるレジスト膜４４の上面よりも上方に形成された部分が除去される。除去される部分には、トレンチ２０の外部に形成された部分も含まれる。その後、レジスト膜４４を除去する。
次に、図５に示すように、薬液を用いたウェットエッチングを施す。このウェットエッチングの条件は、絶縁膜４３のエッチング速度よりも絶縁膜４２のエッチング速度の方が高くなるような条件とする。そして、絶縁膜４２の一部が残るように、エッチングを停止させる。これにより、絶縁膜４２のうち、トレンチ２０の底部の中央部に位置する部分が残留し、それ以外の部分が除去される。絶縁膜４２の残留部分は、絶縁膜４３を支持し、絶縁膜４３がリフトオフされることを防止する支柱となる。また、トレンチ２０内における絶縁膜４２が除去された後には、空間４５が形成される。
次に、図６に示すように、全面に例えばＢＳＧ等の絶縁材料を堆積させて、絶縁膜４６を形成する。絶縁膜４６によって、トレンチ２０の内部が埋め込まれる。この堆積は、例えばＣＶＤ（chemical vapor deposition：化学気相成長法）又はＰＶＤ（physical vapor deposition：物理気相成長法）等のカバレッジが低い方法で行い、空間４５の少なくとも一部が空隙２２として残るようにする。なお、絶縁膜４６は、ＢＳＧ以外の絶縁材料により形成してもよい。
次に、図７に示すように、平坦化処理を施して、絶縁膜４６におけるシリコン基板１０の上面上に形成された部分及びマスク材４１を研削して除去する。これにより、トレンチ２０内に、絶縁膜４２、絶縁膜４３及び絶縁膜４６からなる絶縁部材２１が形成される。なお、上述の如く、トレンチ２０の底面２０ａの周辺部及び側面２０ｂの下部と絶縁部材２１との間には空隙２２が形成され、トレンチ２０の角部２０ｃと絶縁部材２１の角部２１ａとは空隙２２によって離隔される。
図１に示すｐ形ボディ層１３、ｎ＋形ソース層１４、ｎ＋形ドレイン層１５及びｎ形リサーフ層１６は、トレンチ２０の形成前か、トレンチ２０の形成後であって絶縁部材２１の形成前か、又は、絶縁部材２１の形成後に形成する。
そして、図１に示すように、絶縁部材２１の形成後に、ゲート絶縁膜２５、ゲート電極２６、ソースコンタクト２７及びドレインコンタクト２８を形成する。これにより、ＬＤＭＯＳ３０が作製され、半導体装置１が製造される。
そして、図１に示すように、絶縁部材２１の形成後に、ゲート絶縁膜２５、ゲート電極２６、ソースコンタクト２７及びドレインコンタクト２８を形成する。これにより、ＬＤＭＯＳ３０が作製され、半導体装置１が製造される。
本実施形態によれば、図３に示す工程において、エッチング選択比がとれる２枚の絶縁膜４２及び４３を順次形成し、図５に示す工程において、絶縁膜４３に対して絶縁膜４２を選択的に除去することにより、絶縁膜４３の下方に空間４５を形成し、図６に示す工程において、空間４５を埋めきらないようなカバレッジが低い条件で絶縁膜４６を堆積させることにより、シリコン基板１０と絶縁部材２１との間に空隙２２を形成することができる。これにより、前述の第１の実施形態に係る半導体装置１を製造することができる。
次に、第３の実施形態について説明する。
本実施形態も、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。すなわち、本実施形態は、ＬＤＭＯＳを含む半導体装置の製造方法の実施形態であり、特に、ＬＤＭＯＳの形成方法の一部である。
図８〜図１３は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施形態も、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。すなわち、本実施形態は、ＬＤＭＯＳを含む半導体装置の製造方法の実施形態であり、特に、ＬＤＭＯＳの形成方法の一部である。
図８〜図１３は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図８に示すように、ｐ形部分１１上にｎ形エピタキシャル層１２が形成されたシリコン基板１０を用意する。次に、シリコン基板１０上に、開口部４１ａが形成されたマスク材４１を形成する。次に、マスク材４１をマスクとして、シリコン基板１０に対してエッチングを施す。これにより、ｎ形エピタキシャル層１２の上層部分における開口部４１ａの直下域に、トレンチ２０が形成される。次に、シリコン基板１０上の全面に、例えばシリコン酸化物等の絶縁材料を堆積させて、絶縁膜５１を形成する。絶縁膜５１はトレンチ２０の内面上にも形成される。
次に、図９に示すように、異方性エッチングを施すことにより、絶縁膜５１をエッチバックする。これにより、絶縁膜５１をトレンチ２０の底面２０ａ上及びマスク材４１の上面上から除去し、トレンチ２０の側面２０ｂ上のみに残留させる。この結果、トレンチ２０の側面２０ｂ上に、例えばシリコン酸化物からなる側壁５２が形成される。
次に、図１０に示すように、側壁５２をマスクとして、シリコン基板１０に対してエッチングを施す。これにより、ｎ形エピタキシャル層１２におけるトレンチ２０の底面２０ａにおける側壁５２によって覆われていない領域に、凹部５３が形成される。
次に、図１１に示すように、シリコン基板１０に対してＣＤＥ（chemical dry etching：化学乾式エッチング)等の等方性エッチングを施す。これにより、凹部５３（図１０参照）を介して、ｎ形エピタキシャル層１２における側壁５２の直下域に位置する部分が除去されて、空間５４が形成される。
次に、図１２に示すように、シリコン基板１０上の全面に、例えばシリコン酸化物等の絶縁材料を堆積させることにより、絶縁膜５５を形成する。絶縁膜５５によって、トレンチ２０の内部が側壁５２ごと埋め込まれる。但し、この堆積は、空間５４の少なくとも一部を空隙２２として残せる程度に、カバレッジが低い条件で行う。
次に、図１３に示すように、平坦化処理を施すことにより、絶縁膜５５におけるシリコン基板１０の上面上に堆積された部分及びマスク材４１を研削して除去する。これにより、トレンチ２０内に、側壁５２及び絶縁膜５５からなる絶縁部材２１が形成される。なお、上述の如く、トレンチ２０の底面２０ａの周辺部及び側面２０ｂの下部と絶縁部材２１との間には、空隙２２が形成されている。
図１に示すｐ形ボディ層１３、ｎ＋形ソース層１４、ｎ＋形ドレイン層１５及びｎ形リサーフ層１６については、前述の第１の実施形態と同様に、トレンチ２０の形成前か、トレンチ２０の形成後且つ絶縁部材２１の形成前か、又は、絶縁部材２１の形成後に形成する。
そして、図１に示すように、絶縁部材２１の形成後に、ゲート絶縁膜２５、ゲート電極２６、ソースコンタクト２７及びドレインコンタクト２８を形成する。これにより、ＬＤＭＯＳ３０が作製され、半導体装置１が製造される。
そして、図１に示すように、絶縁部材２１の形成後に、ゲート絶縁膜２５、ゲート電極２６、ソースコンタクト２７及びドレインコンタクト２８を形成する。これにより、ＬＤＭＯＳ３０が作製され、半導体装置１が製造される。
本実施形態によれば、図９に示す工程において、トレンチ２０の側面２０ｂ上に側壁５２を形成し、図１０に示す工程において、側壁５２をマスクとしてトレンチ２０の底面２０ａを更に掘り込んで凹部５３を形成し、図１１に示す工程において、等方性エッチングを行い、凹部５３を介して空間５４を形成し、図１２に示す工程において、空間５４を埋めきらないようなカバレッジが低い条件で絶縁材料を堆積させて絶縁膜５５を形成することにより、シリコン基板１０と絶縁部材２１との間に空隙２２を形成することができる。このように、本実施形態によっても、前述の第１の実施形態に係る半導体装置１を製造することができる。
なお、本実施形態においては、絶縁膜５１及び５５をシリコン酸化物によって形成する例を示したが、本発明はこれに限定されない。
なお、本実施形態においては、絶縁膜５１及び５５をシリコン酸化物によって形成する例を示したが、本発明はこれに限定されない。
以上説明した実施形態によれば、信頼性が高い半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１０１：半導体装置、１０：シリコン基板、１１：ｐ形部分、１２：ｎ形エピタキシャル層、１３：ｐ形ボディ層、１４：ｎ＋形ソース層、１５：ｎ＋形ドレイン層、１６：ｎ形リサーフ層、２０：トレンチ、２０ａ：底面、２０ｂ：側面、２０ｃ：角部、２１：絶縁部材、２１ａ：角部、２２：空隙、２５：ゲート絶縁膜、２６：ゲート電極、２７：ソースコンタクト、２８：ドレインコンタクト、３０：ＬＤＭＯＳ、４１：マスク材、４１ａ：開口部、４２：絶縁膜、４３：絶縁膜、４４：レジスト膜、４５：空間、４６：絶縁膜、５１：絶縁膜、５２：側壁、５３：凹部、５４：空間、５５：絶縁膜
Claims (7)
- 半導体基板と、
前記半導体基板の表面に形成された第１導電形の第１の半導体領域と、
前記第１の半導体領域の表面に形成された第２導電形のソース層と、
前記半導体基板の表面に形成された第２導電形のドレイン層と、
前記半導体基板の表面における前記ソース層と前記ドレイン層との間に形成され、前記ドレイン層に接した第２導電形の第２の半導体領域と、
前記第２の半導体領域に上面側から形成されたトレンチ内に、前記半導体基板との間に空隙を形成して設けられた絶縁部材と、
前記半導体基板における前記ソース層と前記絶縁部材との間の部分上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備えたことを特徴とする半導体装置。 - 上面にトレンチが形成された半導体基板と、
前記トレンチ内に設けられた絶縁部材と、
を備え、
前記半導体基板と前記絶縁部材との間には、空隙が形成されていることを特徴とする半導体装置。 - 前記空隙は、前記トレンチの底面と側面とがなす角部を含む部分に形成されていることを特徴とする請求項１または２に記載の半導体装置。
- 前記トレンチの底面の中央部は、前記絶縁部材に接していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
- 半導体基板の上面にトレンチを形成する工程と、
前記トレンチの内面上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜のエッチング速度よりも前記第１の絶縁膜のエッチング速度の方が高くなるような条件でエッチングを施すことにより、前記第１の絶縁膜における前記第２の絶縁膜の下方に位置する部分の一部を残し、残部を除去する工程と、
前記残部が除去されたあとの空間の少なくとも一部を空隙として残すように、第３の絶縁膜を堆積させる工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板の上面にトレンチを形成する工程と、
前記トレンチの側面上に、絶縁材料からなる側壁を形成する工程と、
前記半導体基板に対して等方性エッチングを施すことにより、前記半導体基板における前記側壁の直下域に位置する部分を除去する工程と、
前記側壁の直下域に位置する部分が除去されたあとの空間の少なくとも一部を空隙として残すように、前記トレンチ内に絶縁膜を堆積させる工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 横方向拡散型電界効果トランジスタを含む半導体装置の製造方法であることを特徴とする請求項５または６に記載の半導体装置の製造方法。
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