JP5410012B2 - 半導体装置 - Google Patents
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Description
図7は、リサーフ構造を採用したLDMOSFETを備える半導体装置の模式的な断面図である。
半導体装置101の基体をなす厚膜SOI(Silicon On Insulator)基板102は、P型のシリコン基板103上に、SiO2(酸化シリコン)からなるBOX(Buried Oxide)層104を介して、Si(シリコン)からなるN型のエピタキシャル層105を積層した構造を有している。
ドレインバッファ領域109の周囲には、P型のドリフト領域111が形成されている。ドリフト領域111は、ドレインバッファ領域109に接している。ドリフト領域111の全域上には、LOCOS酸化膜112が形成されている。
厚膜SOI基板102上は、SiO2からなる層間絶縁膜118で覆われている。層間絶縁膜118上には、ソース配線119およびドレイン配線120が形成されている。ソース配線119は、層間絶縁膜118に形成されたコンタクトホール121を介して、ソース領域114およびボディコンタクト領域115に接続されている。ドレイン配線120は、層間絶縁膜118に形成されたコンタクトホール122を介して、ドレインコンタクト領域110に接続されている。
請求項2に記載のように、前記第1高濃度埋込領域は、前記ディープトレンチに接していてもよい。この場合、第1高濃度埋込領域とディープトレンチとの間に間隔がないので、空乏層がその間からソース領域に向けて延びるのを抑制することができるので、図7に示す従来構造よりも高い耐圧を確実に得ることができる。
図1は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置1は、厚膜SOI基板2を備えている。厚膜SOI基板2は、P型のシリコン基板3上に、SiO2からなる絶縁層としてのBOX層4を介して、SiからなるN型のエピタキシャル層5を積層した構造を有している。エピタキシャル層5のN型不純物濃度は、たとえば、4E14/cm3である。
ドレインバッファ領域10の周囲には、P型のドリフト領域12が形成されている。ドリフト領域12は、ドレインバッファ領域10に接している。ドリフト領域12のP型不純物濃度は、たとえば、5E16/cm3である。
ドリフト領域12の全域上には、LOCOS酸化膜17が形成されている。ソース領域14とLOCOS酸化膜17との間において、エピタキシャル層5の表面上には、ゲート酸化膜18が形成されている。ゲート酸化膜18上には、ゲート電極19が形成されている。また、LOCOS酸化膜17上には、フィールドプレート20がゲート電極19と一体的に形成されている。
層間絶縁膜21上には、ドレイン配線24およびソース配線25が形成されている。ドレイン配線24は、ドレインコンタクトホール22を介して、ドレインコンタクト領域11に接続されている。ソース配線25は、ソースコンタクトホール23を介して、ソース領域14およびボディコンタクト領域15に接続されている。
図2は、ドレイン電圧印加時のエピタキシャル層5の電位分布を示す等電位線図である。
図3は、本発明の他の実施形態に係る半導体装置の構造を示す模式的な断面図である。図3において、図1に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図3に示す構造に関して、図1に示す構造との相違点を中心に説明し、図1に示す各部に相当する部分についての説明を省略する。
これにより、高濃度埋込領域16および第2の高濃度埋込領域32よりもディープトレンチ6側に空乏層が延びるのを抑制することができるので、第2の高濃度埋込領域32を備えていない構造よりも一層高い耐圧を得ることができる。
図4に示す半導体装置41では、ボディ領域13の下方に、第1高濃度埋込領域42がボディ領域13と間隔を空けて形成され、第1高濃度埋込領域42の下方に、第2高濃度埋込領域43が第1高濃度埋込領域42と間隔を空けて形成されている。第1高濃度埋込領域42および第2高濃度埋込領域43は、いずれも、エピタキシャル層5よりも高いN型不純物濃度(たとえば、1E18〜1E20/cm3)を有し、平面視でボディ領域13と同じ形状を有している。
図5は、本発明のさらに他の実施形態に係る半導体装置の構造を示す模式的な断面図である。図5において、図1に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図5に示す構造に関して、図1に示す構造との相違点を中心に説明し、図1に示す各部に相当する部分についての説明を省略する。
図6は、半導体装置の一実施形態に係る構造を示す模式的な断面図である。図6において、図1に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図6に示す構造に関して、図1に示す構造との相違点を中心に説明し、図1に示す各部に相当する部分についての説明を省略する。
以上、半導体装置および本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、半導体装置1,31,41,51の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置1,31,41,51において、P型の部分がN型であり、N型の部分がP型であってもよい。
5 エピタキシャル層
6 ディープトレンチ
9 素子形成領域
10 ドレインバッファ領域(ドレイン領域)
11 ドレインコンタクト領域(ドレイン領域)
12 ドリフト領域
13 ボディ領域
14 ソース領域
16 高濃度埋込領域(第1高濃度埋込領域)
31 半導体装置
32 高濃度埋込領域(第2高濃度埋込領域)
41 半導体装置
42 第1高濃度埋込領域
43 第2高濃度埋込領域
51 半導体装置
52 第1高濃度埋込領域
53 第2高濃度埋込領域
61 半導体装置
62 高濃度埋込領域(第1高濃度埋込領域)
Claims (4)
- 絶縁層と、
前記絶縁層上に形成された第1導電型の半導体層と、
前記半導体層を深さ方向に貫通して前記絶縁層に達し、素子形成領域を取り囲む環状のディープトレンチと、
前記素子形成領域において、前記半導体層の表層部に形成された第2導電型のドレイン領域と、
前記素子形成領域において、前記半導体層の表層部に形成され、前記ドレイン領域に接する第2導電型のドリフト領域と、
前記素子形成領域において、前記半導体層の表層部に前記ディープトレンチと前記ドリフト領域との間に、それらと間隔を空けて形成された第1導電型のボディ領域と、
前記ボディ領域の表層部に形成された第2導電型のソース領域と、
前記半導体層において、前記ボディ領域に対して深さ方向に対向する領域、および、前記ボディ領域に対して深さ方向に対向する部分と前記ディープトレンチとの間の領域に前記ボディ領域および前記絶縁層と間隔を空けて形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第1高濃度埋込領域とを含む、半導体装置。 - 前記第1高濃度埋込領域は、前記ディープトレンチに接している、請求項1に記載の半導体装置。
- 前記半導体層において、前記第1高濃度埋込領域に対して深さ方向に間隔を空けて対向し、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第2高濃度埋込領域を含む、請求項1または2に記載の半導体装置。
- 前記第1高濃度埋込領域は、前記ボディ領域と対向するように形成されている、請求項1〜3のいずれか一項に記載の半導体装置。
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