JP5136578B2 - 半導体装置 - Google Patents

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Description

本願は、半導体装置の耐圧を向上する技術に関する。
素子領域と、その素子領域を取囲む終端領域を備えた半導体装置が知られている。この種の半導体装置では、通常、素子領域に素子構造（例えば、ＭＯＳ、ＩＧＢＴ等）が形成され、終端領域に耐圧を高めるための構造（以下、耐圧構造という）が形成されている。耐圧構造としては、例えば、ＦＬＲ（Field Limiting Ring）構造がよく知られている。一般的なＦＬＲ構造では、終端領域が第２導電型のドリフト領域とされ、このドリフト領域内に第１導電型の領域が環状に形成される。ＦＬＲ構造により、素子領域から伸びる空乏層をＦＬＲの外側に広げることができる。これによって、電界集中が緩和され、半導体装置の耐圧特性が向上される。なお、特許文献１には、半導体装置の耐圧を向上するための従来技術の一例が開示されている。
特開２００１−１５７４４号公報
従来技術では、上述したＦＬＲ構造のように、素子領域から伸びる空乏層を横方向（すなわち、半導体基板の上面に平行な方向）に広げることで耐圧を向上している。このため、耐圧を向上するためには、空乏層が広がるスペースを確保するために、終端領域を横方向に広くしなければならない。その結果、素子構造が形成されない終端領域のスペースを広くしなければならないという問題があった。
本願は、上記の実情に鑑みて創作されたものであり、耐圧を向上しながら、従来の耐圧構造と比較して終端領域のスペースを小さくすることができる新規な耐圧構造を提供する。
本願の第１の半導体装置は、半導体基板と第１主電極と第２種電極を有している。半導体基板は、素子領域と、その素子領域を取囲む終端領域を有する。第１主電極は、半導体基板の上面に設けられ、第２主電極は、半導体基板の下面に設けられる。素子領域は、第１ボディ領域と、第１ドリフト領域と、ゲート電極と、絶縁体を有している。第１ボディ領域は、第１導電型であり、半導体基板の上面に臨む範囲に形成されると共に第１主電極に接続されている。第１ドリフト領域は、第２導電型であり、第１ボディ領域の下面に接している。ゲート電極は、第１ボディ領域を貫通して第１ドリフト領域にまで伸びるゲートトレンチ内に配置され、第１ボディ領域と対向している。絶縁体は、ゲート電極とゲートトレンチの壁面との間に配置されている。終端領域は、第２導電型の第２ドリフト領域を少なくとも有している。終端領域には、素子領域の外側を一巡する第１終端トレンチが設けられている。ゲートトレンチの底部には、その周囲が第１ドリフト領域によって囲まれている第１導電型のフローティング領域が形成されていない。第１終端トレンチの底部には、その周囲が第２ドリフト領域によって囲まれている第１導電型のフローティング領域が形成されている。また、素子領域における半導体基板の上面の位置は、終端領域における半導体基板の上面の位置と一致しており、第１終端トレンチの深さがゲートトレンチの深さよりも深くされている。
ここで、「第１導電型」及び「第２導電型」とは、ｎ型またはｐ型のいずれかを意味する。すなわち、「第１導電型」がｐ型である場合には「第２導電型」がｎ型であり、「第１導電型」がｎ型である場合には「第２導電型」がｐ型である。
この半導体装置では、ゲートトレンチの底部に第１導電型のフローティング領域が形成されていない一方で、第１終端トレンチの底部に第１導電型のフローティング領域が形成されている。すなわち、第１導電型のフローティング領域は、終端領域にのみ形成されている。その結果、半導体装置のオフ時に第１ドリフト領域と第１ボディ領域のＰＮ接合より伸びる空乏層は、フローティング領域によって、終端領域においては半導体基板の深さ方向に広がることとなる。フローティング領域によって空乏層が終端領域で広がるため、半導体装置の耐圧を向上することができる。また、終端領域において空乏層は半導体基板の深さ方向に広がるため、終端領域を横方向に広くする必要はない。このため、終端領域のスペースを小さくすることができる。
また、上記の半導体装置では、第１終端トレンチの深さが、ゲートトレンチの深さよりも深くされている。このため、半導体装置のオフ時に、終端領域において半導体基板の深さ方向に空乏層が広がることを促進することができる。
なお、上記の半導体装置では、終端領域には、複数の第１終端トレンチと、それら複数の第１終端トレンチのうち最も外側に位置する第１終端トレンチの外側を一巡する第２終端トレンチが形成されていてもよい。この場合に、最も外側に位置する第１終端トレンチと第２終端トレンチとの間隔は、隣接する第１終端トレンチの間隔よりも長くされていてもよい。また、第２終端トレンチの底部には、その周囲が第２ドリフト領域によって囲まれている第１導電型のフローティング領域が形成されていなくてもよい。
第１実施例の半導体装置の平面図である。ただし、半導体基板の上面に形成される電極等の図示は省略している。 図１のII−II線断面図である。 第１実施例の半導体装置をオフしたときの空乏層が広がった状態を示す図。 第２実施例の半導体装置の断面図。
（第１実施例） 第１実施例の半導体装置１０について、図面を参照して説明する。図１に示すように、半導体装置１０は、素子領域４０と、素子領域４０を取囲む終端領域５０を備えている。
素子領域４０には、複数のゲートトレンチ３８が形成されている。ゲートトレンチ３８は、図１のｙ方向に伸びており、図１のｘ方向に一定の間隔を空けて配列されている。終端領域５０には終端トレンチ２２が形成されている。終端トレンチ２２は、素子領域４０の周囲を一巡している。素子領域４０と終端領域５０は、同一の半導体基板１２に形成されている。半導体基板１２には、公知の基板（例えば、シリコン基板（Ｓｉ基板），炭化シリコン基板（ＳｉＣ基板）等）を用いることができる。
まず、素子領域４０の構成について説明する。図２に示すように、素子領域４０には、縦型の電界効果型トランジスタ（ＭＯＳＦＥＴ）が形成されている。すなわち、素子領域４０では、半導体基板１２の上面にゲートトレンチ３８が形成されている。ゲートトレンチ３８は、後述するソース領域２７及びボディ領域２４を貫通し、その下端はドリフト領域１８まで伸びている。ゲートトレンチ３８の下端は、ボディ領域２４とドリフト領域１８の境界よりわずかに深くなっている。ゲートトレンチ３８内には、ゲート電極３４が形成されている。ゲート電極３４は、その下端がボディ領域２４の下面よりわずかに深くなるように形成されている。ゲートトレンチ３８の壁面とゲート電極３４の間（すなわち、ゲート電極３４の側方及び下方）には絶縁体３６が充填されている。このため、ゲート電極３４は、絶縁体３６を介してボディ領域２４及びソース領域２７に対向している。なお、ゲート電極３４の上部には層間絶縁膜３０が形成されている。
また、素子領域４０では、半導体基板１２の上面に臨む領域に、ｎ＋型のソース領域２７とｐ＋型のボディコンタクト領域２８が形成されている。ソース領域２７は、絶縁体３６と接するように形成されている。ボディコンタクト領域２８は、ソース領域２７に接するように形成されている。
ソース領域２７とボディコンタクト領域２８の下側には、ｐ−型のボディ領域２４が形成されている。ボディ領域２４の不純物濃度は、ボディコンタクト領域２８の不純物濃度より低くされている。ボディ領域２４は、ソース領域２７及びボディコンタクト領域２８に接しており、ソース領域２７の下側で絶縁体３６に接している。このため、ソース領域２７は、ボディ領域２４及びボディコンタクト領域２８によって囲まれている。なお、ボディ領域２４は、後で詳述する終端領域５０まで形成されている。
ボディ領域２４の下側には、ｎ−型のドリフト領域１８が形成されている。ドリフト領域１８は、半導体基板１２の全面に形成されている。ドリフト領域１８は、ボディ領域２４の下面に接している。ドリフト領域１８は、ボディ領域２４によってソース領域２７から分離されている。
半導体基板１２の下面に臨む領域には、ｎ＋型のドレイン領域１６が形成されている。ドレイン領域１６は半導体基板１２の全面に形成されている。ドレイン領域１６の不純物濃度は、ドリフト領域１８中の不純物濃度より高くされている。ドレイン領域１６は、ドリフト領域１８の下面に接している。ドレイン領域１６は、ドリフト領域１８によってボディ領域２４から分離されている。
半導体基板１２の下面にはドレイン電極１４が形成されている。ドレイン電極１４は、半導体基板１２の全面に形成されている。ドレイン電極１４は、ドレイン領域１６とオーミック接触している。半導体基板１２の上面には、ソース電極３２が形成されている。ソース電極３２は、素子領域４０内に形成されている。ソース電極３２は、層間絶縁膜３０を覆うように形成されており、ゲート電極３４から絶縁されている。ソース電極３２は、ソース領域２７及びボディコンタクト領域２８とオーミック接触している。
次に、終端領域５０について説明する。図２に示すように、終端領域５０では、半導体基板１２の下面側から順に、ドレイン領域１６とドリフト領域１８とボディ領域２４が積層されている。ただし、ボディ領域２４は、半導体基板１２の端面に露出しておらず、ドリフト領域１８が半導体基板１２の端面に露出している。すなわち、終端領域５０では、ボディ領域２４の外側にドリフト領域１８が形成されている。ボディ領域２４が半導体基板１２の端面に露出しないことで、リーク電流の抑制が図られている。
終端領域５０には、２本の終端トレンチ２２が形成されている。終端トレンチ２２は、ボディ領域２４を貫通し、その下端がドリフト領域１８まで伸びている。終端トレンチ２２の下端の位置は、ゲートトレンチ３８の下端の位置よりも深くされている。終端トレンチ２２内には、絶縁体２６が充填されている。終端トレンチ２２の底部には、ｐ−型の拡散領域２０が形成されている。拡散領域２０の周囲は、ドリフト領域１８に囲まれている。拡散領域２０は、ドリフト領域１８によってボディ領域２４から分離され、その電位がフローティング状態となっている。
なお、終端領域５０では、半導体基板１２の上面にコンタクト領域が形成されておらず、半導体基板１２の上面には層間絶縁膜２９が形成されている。このため、内側の終端トレンチ２２より外側のボディ領域２４は、いずれの電極とも電気的に接続されず、その電位はフローティング状態となっている。
半導体装置１０の動作について説明する。ドレイン電極１４を電源電位に接続し、ソース電極３２をグランド電位に接続した状態で、ゲート電極３４にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加すると、半導体装置１０がオンする。すなわち、ゲート電極３４へのオン電位の印加により、絶縁体３６に接する範囲のボディ領域２４にチャネルが形成される。これによって、電子が、ソース電極３２から、ソース領域２７、ボディ領域２４のチャネル、ドリフト領域２８及びドレイン領域１６を通ってドレイン電極１４に流れる。すなわち、ドレイン電極１４からソース電極３２に電流が流れる。
ゲート電極３４に印加する電位を、オン電位からオフ電位に切り換えると、半導体装置１０がオフする。半導体装置１０がオフすると、素子領域４０のボディ領域２４とドリフト領域１８のＰＮ接合から空乏層が広がる。終端領域５０には、ボディ領域２４の下面より深い位置に拡散領域２０が形成されている。このため、図３に示すように、素子領域４０から広がる空乏層６０は、拡散領域２０によって半導体基板１２の深さ方向に広がる。なお、図３において、二点鎖線でハッチングした領域は空乏層６０が最も広がった状態を示している。本実施例の半導体装置１０では、終端領域５０において空乏層６０が半導体基板１２の深さ方向に広がることにより、半導体装置１０の耐圧の向上が図られている。
なお、終端トレンチ２２の深さ並びに拡散領域２０の寸法及び不純物濃度は、半導体装置１０がブレークダウンする前に、素子領域４０のボディ領域２４とドリフト領域１８のＰＮ接合から広がる空乏層が拡散領域２０に届くように設定されている。これによって、終端領域５０において、空乏層を半導体基板１２の深さ方向に広げ、半導体装置１０の耐圧を向上することができる。
上述した拡散領域２０は、例えば、次の方法によって好適に形成することができる。すなわち、半導体基板１２の表面全体に酸化膜を形成し、その酸化膜に終端トレンチ２２に対応した開口を形成する。次いで、開口を形成した酸化膜をマスクとして半導体基板１２をエッチングし、終端トレンチ２２を形成する。終端トレンチ２２を形成すると、その終端トレンチ２２の底面に向かって上方からｐ型の不純物イオンを注入し、その注入した不純物イオンを熱拡散させる。これによって、終端トレンチ２２の底部に拡散領域２０を形成することができる。拡散領域２０を形成した後は、ＣＶＤ法等によって終端トレンチ２２内に絶縁体２６を充填する。その後は、従来公知の方法で、ゲートトレンチ３８、ゲート電極３４等を形成すればよい。上記の方法では、終端トレンチ２２の底面から不純物イオンを注入するため、不純物イオンを低い注入エネルギで注入することができる。また、不純物イオンを深く注入しなくてもよいため、拡散領域２０を精度良く形成することができる。
なお、半導体装置１０を製造する際は、複数の領域を同時に形成することで、製造工程を簡略化することができる。例えば、素子領域４０のボディ領域２４と終端領域５０の拡散領域２０とを同一のイオン注入工程で形成するようにしてもよい。さらには、ゲートトレンチ３８に対応する位置に厚い酸化膜を形成する一方で、終端トレンチ２２に対応する位置に薄い酸化膜を形成した状態でエッチングすることで、ゲートトレンチ３８と終端トレンチ２２を同一のエッチング工程で形成することもできる。
以上に説明したように、第１実施例の半導体装置１０では、ゲートトレンチ３８より深く形成された終端トレンチ２２の底部に拡散領域２０が形成されている。このため、半導体装置１０がオフすると、ドリフト領域１８とボディ領域２４のＰＮ接合より伸びる空乏層が、終端領域５０においては、拡散領域２０によって半導体基板１２の深さ方向に広がる。拡散領域２０によって広い空乏層が形成されるため、半導体装置１０の耐圧を向上することができる。また、空乏層は半導体基板１２の深さ方向に広がるため、終端領域５０を横方向に広くする必要はない。このため、終端領域５０のスペースを小さくすることができる。
また、上述した第１実施例の半導体装置１０では、半導体基板１２の上面から深い位置に拡散領域２０を形成するが、拡散領域２０は終端トレンチ２２の底部に不純物イオンを注入することによって形成することができる。このため、低いエネルギで不純物イオンを注入し、拡散領域２０を形成することができる。したがって、半導体基板１２にＳｉＣ基板を用いた場合でも、半導体基板１２の上面から深い位置に拡散領域２０を形成することができる。すなわち、ＳｉＣ基板では不純物イオンを深く注入することが難しいが、第１実施例の半導体装置１０では、終端トレンチ２２の底部に不純物イオンを注入すればよい。このため、不純物イオンを深く注入する必要がなく、半導体基板１２にＳｉＣ基板を用いても、半導体基板１２の上面より深い位置に拡散領域２０を形成することができる。
さらに、上述した第１実施例の半導体装置１０では、拡散領域２０を終端トレンチ２２の底部に不純物イオンを注入することによって形成することができるため、拡散領域２０を精度良く形成することができる。その結果、微細パターンにも対応することができる。
（第２実施例） 第２実施例の半導体装置７０について、図４を参照して説明する。第２実施例の半導体装置７０は、第１実施例の半導体装置１０に対して、半導体基板７８の端面までボディ領域７２が形成されている点、終端トレンチ７４をさらに有する点で相違する。第２実施例の半導体装置７０のその他の構成は、第１実施例と同様である。このため、第１実施例の半導体装置１０と同一部分には第１実施例と同一の番号を付し、その説明を省略する。
第２実施例の半導体装置７０で用いられる半導体基板７８は、ドリフト領域７１の上面の全域にボディ領域７２が積層されている。このため、ボディ領域７２が半導体基板７８の端面に露出している。また、終端領域８４には、その底部に拡散領域２０が形成された２本の終端トレンチ２２と、その終端トレンチ２２の外側に配置された終端トレンチ７４とが形成されている。終端トレンチ７４の底部には拡散領域２０が形成されておらず、その内部には絶縁体７６が充填されている。終端トレンチ７４の内部に絶縁体７６が充填されることによって、終端トレンチ７４の内側にあるボディ領域７２と外側にあるボディ領域７２とが分離されている。また、外側の終端トレンチ２２と終端トレンチ７４との間隔は、２本の終端トレンチ２２の間の間隔よりも長くされている。これによって、半導体装置７０がオフとなったときに、素子領域８２のボディ領域７２とドリフト領域７１のＰＮ接合から広がる空乏層が、終端トレンチ７４の外側まで広がることが防止されている。
第２実施例の半導体装置７０でも、終端トレンチ２２の底部に拡散領域２０が形成されているため、半導体装置７０をオフすると、終端領域８４において空乏層が半導体基板７８の深さ方向に広がる。これによって、半導体装置７０の耐圧の向上が図られている。また、ボディ領域７２が半導体基板７８の端面に露出する範囲にまで形成されていても、終端領域８４に広がった空乏層が終端トレンチ７４の外側には届かないようになっている。これによって、リーク電流が生じることを防止している。
なお、第２実施例の終端領域８４の耐圧構造は、半導体基板７８にＳｉＣ基板を用いた半導体装置に有効である。すなわち、ＳｉＣ基板を用いた一般的な半導体装置では、エピタキシャル成長によってドリフト領域の上面にボディ領域を形成するため、ドリフト領域の上面全域にボディ領域が形成されている。よって、ＳｉＣ基板を用いた半導体装置に、第２実施例の耐圧構造を適用することで、半導体装置の耐圧の向上を図ることができ、また、終端領域のコンパクト化を図ることもできる。
なお、上述した各実施例では、その底部に拡散領域２０が形成された終端トレンチ２２を終端領域に２本形成した例であったが、本願の技術はこのような例に限られない。拡散領域２０が形成される終端トレンチの本数や深さは、半導体装置に求められる耐圧に応じて適宜決定することができる。また、深さが異なる複数の終端トレンチを形成し、これらの終端トレンチの底部に拡散領域を形成するようにしてもよい。これによって、空乏層の形状を所望の形状とすることができる。例えば、素子領域側から順に深さが深くなる終端トレンチを形成することで、空乏層が素子領域側から徐々に深くなるように形成してもよい。
また、上述した各実施例においては、半導体基板にＭＯＳＦＥＴを形成した例であったが、半導体基板には他の半導体素子（例えば、ＩＧＢＴ等）を形成することができる。また、上述した各実施例は、第１導電型がｐ型となり、第２導電型がｎ型となる半導体装置の例であったが、本願の技術は、第１導電型がｎ型となり、第２導電型がｐ型となる半導体装置にも適用することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：ドレイン電極
１６：ドレイン領域
１８：ドリフト領域
２０：拡散領域
２２：終端トレンチ
２４：ボディ領域
２７：ソース領域
２８：ボディコンタクト領域
２９，３０：層間絶縁膜
３２：ソース電極
３４：ゲート電極
３６：絶縁体
３８：ゲートトレンチ

Claims (1)

  1. 素子領域と、その素子領域を取囲む終端領域と、を有する半導体基板と、
    半導体基板の上面に設けられた第１主電極と、
    半導体基板の下面に設けられた第２主電極と、を有しており、
    素子領域は、
    半導体基板の上面に臨む範囲に形成されると共に、第１主電極に接続されている第１導電型の第１ボディ領域と、
    第１ボディ領域の下面に接している第２導電型の第１ドリフト領域と、
    第１ボディ領域を貫通して第１ドリフト領域にまで伸びるゲートトレンチ内に配置され、第１ボディ領域と対向しているゲート電極と、
    ゲート電極とゲートトレンチの壁面との間に配置されている絶縁体と、を有しており、
    終端領域は、第２導電型の第２ドリフト領域を少なくとも有しており、
    終端領域には、素子領域の外側を一巡する第１終端トレンチが設けられており、
    ゲートトレンチの底部には、その周囲が第１ドリフト領域によって囲まれている第１導電型のフローティング領域が形成されていない一方で、第１終端トレンチの底部には、その周囲が第２ドリフト領域によって囲まれている第１導電型のフローティング領域が形成されており、
    素子領域における半導体基板の上面の位置は、終端領域における半導体基板の上面の位置と一致しており、第１終端トレンチの深さがゲートトレンチの深さよりも深くされており、
    終端領域には、複数の第１終端トレンチと、それら複数の第１終端トレンチのうち最も外側に位置する第１終端トレンチの外側を一巡する第２終端トレンチが形成されており、
    最も外側に位置する第１終端トレンチと第２終端トレンチとの間隔は、隣接する第１終端トレンチの間隔よりも長くされており、
    第２終端トレンチの底部には、その周囲が第２ドリフト領域によって囲まれている第１導電型のフローティング領域が形成されていない、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384394B2 (en) 2009-11-13 2013-02-26 Brother Kogyo Kabushiki Kaisha Communication apparatus and withstand voltage test method

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012059931A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体装置
TWM439885U (en) 2012-04-13 2012-10-21 Taiwan Semiconductor Co Ltd Semiconductor component trench structure
TWM435716U (en) 2012-04-13 2012-08-11 Taiwan Semiconductor Co Ltd The active region of the trench distributed arrangement of the semiconductor device structure
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
TWI512887B (zh) * 2013-05-24 2015-12-11 Super Group Semiconductor Co Ltd Gutter type power gold - oxygen semiconductor structure and its forming method
JP6514035B2 (ja) * 2015-05-27 2019-05-15 株式会社豊田中央研究所 半導体装置
US9910639B2 (en) * 2015-11-30 2018-03-06 International Business Machines Corporation Random number generation using threshold switching mechanism
JP6460016B2 (ja) 2016-03-09 2019-01-30 トヨタ自動車株式会社 スイッチング素子
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2314206A (en) * 1996-06-13 1997-12-17 Plessey Semiconductors Ltd Preventing voltage breakdown in semiconductor devices
US6011298A (en) 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2001015744A (ja) 1999-06-30 2001-01-19 Toshiba Corp 電力用半導体素子
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US8394702B2 (en) * 2010-03-24 2013-03-12 Alpha And Omega Semiconductor Incorporated Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384394B2 (en) 2009-11-13 2013-02-26 Brother Kogyo Kabushiki Kaisha Communication apparatus and withstand voltage test method

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