JP2017191817A - スイッチング素子の製造方法 - Google Patents

Abstract

【課題】 トレンチの側面にマスクの変質部が残存することを抑制する。
【解決手段】 本明細書が開示する製造方法により製造されるスイッチング素子は、トレンチの短手方向の端部に位置する第１側面に沿ってボディ領域から下側に伸びているｐ型の第１接続領域と、トレンチの長手方向の端部に位置する第２側面に沿ってボディ領域から下側に伸びているｐ型の第２接続領域と、トレンチの底面においてゲート絶縁層に接しているとともに第１接続領域と第２接続領域に接続されているｐ型の底部領域を有している。前記製造方法が、第１側面に犠牲酸化膜を形成する工程と、犠牲酸化膜上に第１側面の一部を覆うマスクを形成する工程と、マスクに覆われていない範囲の第１側面にｐ型不純物を注入する工程と、マスクをエッチングにより除去する工程と、犠牲酸化膜をエッチングにより除去する工程を有する。
【選択図】図１０

Description

本明細書が開示する技術は、スイッチング素子の製造方法に関する。

特許文献１には、トレンチ内に配置されたゲート電極を備えるスイッチング素子が開示されている。このスイッチング素子は、ｎ型のソース領域とｐ型のボディ領域とｎ型のドリフト領域を有する。ソース領域は、トレンチの側面においてゲート絶縁層に接している。ボディ領域は、トレンチの側面においてソース領域の下側でゲート絶縁層に接している。ドリフト領域は、トレンチの側面においてボディ領域の下側でゲート絶縁層に接している。また、このスイッチング素子は、ｐ型の接続領域とｐ型の底部領域を有している。底部領域は、トレンチの底面においてゲート絶縁層に接している。接続領域は、トレンチの短手方向の側面（トレンチの短手方向の端部に位置する側面）の一部に設けられている。接続領域は、短手方向の側面に沿ってボディ領域から下側に伸びている。接続領域によって、底部領域とボディ領域とが接続されている。上述したドリフト領域は、短手方向の側面のうちの接続領域が存在しない範囲でゲート絶縁層に接している。

このスイッチング素子がオフするときには、底部領域からドリフト領域に空乏層が伸びる。この空乏層によって、底部領域の近傍（すなわち、トレンチの底部近傍）における電界集中が抑制される。このスイッチング素子がオンするときには、接続領域を介してボディ領域から底部領域にホールが供給される。底部領域にホールが供給されると、底部領域からドリフト領域に広がっていた空乏層が底部領域に向かって収縮して消滅する。このため、スイッチング素子がオンするときに短時間でドリフト領域の抵抗が低下する。したがって、このスイッチング素子では、損失が生じ難い。

特開２００７−２４２８５２号公報

特許文献１のスイッチング素子のようにトレンチの短手方向の側面の一部に設けられたｐ型の接続領域は、従来は、以下のようにして形成される。まず、トレンチの短手方向の側面を部分的に覆うマスクが形成される。ここでは、接続領域を形成しない範囲にマスクが形成される。次に、トレンチの深さ方向に対して傾斜した方向に沿った不純物照射によって、マスクに覆われていない範囲の短手方向の側面にｐ型不純物が注入される。これによって、短手方向の側面に露出する範囲に、部分的に、接続領域が形成される。その後、マスクがエッチングにより除去される。

上記の製造方法では、トレンチの短手方向の側面にｐ型不純物を注入する際に、マスクにもｐ型不純物が注入される。マスクへのｐ型不純物の注入によって、マスクの一部が変質する場合がある。すると、その後にマスクをエッチングするときに、マスクの変質部を除去できず、トレンチの側面にマスクの変質部が残存する場合がある。このため、スイッチング素子の製造歩留まりが低下するという問題がある。

本明細書が開示する製造方法により製造されるスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチの内面を覆っているゲート絶縁層と、前記トレンチ内に配置されているとともに前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を有している。前記半導体基板は、ソース領域と、ボディ領域と、第１接続領域と、第２接続領域と、ドリフト領域と、底部領域を有している。前記ソース領域は、前記トレンチの短手方向の端部に位置する第１側面において前記ゲート絶縁層に接しているｎ型の領域である。前記ボディ領域は、前記第１側面において前記ソース領域の下側で前記ゲート絶縁層に接しており、前記トレンチの長手方向の端部に位置する第２側面において前記ゲート絶縁層に接しているｐ型の領域である。前記第１接続領域は、前記第１側面に沿って前記ボディ領域から下側に伸びているｐ型の領域である。前記第２接続領域は、前記第２側面に沿って前記ボディ領域から下側に伸びているｐ型の領域である。前記ドリフト領域は、前記ボディ領域の下側の前記第１側面の前記第１接続領域が存在しない範囲において前記ゲート絶縁層に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型の領域である。前記底部領域は、前記トレンチの底面において前記ゲート絶縁層に接しており、前記第１接続領域と前記第２接続領域に接続されているｐ型の領域である。本明細書が開示する製造方法は、前記トレンチを形成する工程と、前記第１側面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜の表面に、前記第１側面の一部を覆うマスクを形成する工程と、前記トレンチの深さ方向に対して傾斜した方向に沿った不純物照射によって前記マスクに覆われていない範囲の前記第１側面にｐ型不純物を注入する工程と、前記マスクをエッチングにより除去する工程と、前記犠牲酸化膜をエッチングにより除去する工程を有する。

この製造方法では、第１側面に犠牲酸化膜を形成し、その犠牲酸化膜の表面にマスクを形成する。その後の不純物照射によってマスクに覆われていない範囲の第１側面にｐ型不純物が注入され、その注入範囲に第１接続領域が形成される。また、不純物照射によって、マスクが変質する場合がある。この場合、その後にマスクをエッチングする際に、マスクの変質部が犠牲酸化膜の表面に残存する。しかしながら、このようにマスクの変質部が残存した場合でも、その後の犠牲酸化膜をエッチングする工程において、犠牲酸化膜と共にマスクの変質部も除去される。この製造方法によれば、第１側面にマスクの変質部が残存することを防止することができる。

ＭＯＳＦＥＴ１０の上面図。 図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＶ−ＩＶ線におけるＭＯＳＦＥＴ１０の断面図。 ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。 ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。 ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の上面図。 ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。 ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。 ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。 ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。 変形例の製造工程を示す半導体基板の上面図。

図１〜４は、実施形態のＭＯＳＦＥＴ１０を示している。図２〜４に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）によって構成されている。

図２、３に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２〜４に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に配置されている。底部絶縁層２４ａは、トレンチ２２の底面と、トレンチ２２の底面近傍の側面を覆っている。底部絶縁層２４ａは、トレンチ２２の深さ方向に厚く形成されている。側面絶縁膜２４ｂは、底部絶縁層２４ａの上部に位置するトレンチ２２の側面を覆っている。各トレンチ２２内には、底部絶縁層２４ａの上部にゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４（すなわち、底部絶縁層２４ａと側面絶縁膜２４ｂ）によって半導体基板１２から絶縁されている。側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）は、底部絶縁層２４ａの厚み（すなわち、ゲート電極２６の下端とトレンチ２２の底面の間の間隔）よりも薄い。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

図１〜４に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８（３８ａ及び３８ｂ）が設けられている。

各ソース領域３０は、ｎ型領域である。図１〜３に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の短手方向の側面（短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において、側面絶縁膜２４ｂに接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、高濃度領域３２ａとソース領域３０の下側に配置されている。低濃度領域３２ｂは、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。すなわち、低濃度領域３２ｂは、ソース領域３０の下側で、側面絶縁膜２４ｂに接している。また、図１、４に示すように、低濃度領域３２ｂは、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。低濃度領域３２ｂは、トレンチ２２の長手方向の側面において、側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図２に示すように、ドリフト領域３４は、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。図４に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。図２に示すように、各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。

図１に示すように、接続領域３８は、トレンチ２２の短手方向の側面に沿って設けられている第１接続領域３８ａと、トレンチ２２の長手方向の側面に沿って設けられている第２接続領域３８ｂを有している。図３に示すように、第１接続領域３８ａは、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びている。図１に示すように、第１接続領域３８ａは、トレンチ２２の短手方向の側面の一部に設けられている。トレンチ２２の１つの側面に対して、複数の第１接続領域３８ａが形成されている。図３に示すように、第１接続領域３８ａは、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂと底部絶縁層２４ａに接している。第１接続領域３８ａの下端は、底部領域３６に接続されている。すなわち、第１接続領域３８ａによって、ボディ領域３２と底部領域３６が接続されている。図４に示すように、第２接続領域３８ｂは、ボディ領域３２からトレンチ２２の長手方向の側面に沿って下側に伸びている。第２接続領域３８ｂは、トレンチ２２の長手方向の側面において、側面絶縁膜２４ｂと底部絶縁層２４ａに接している。第２接続領域３８ｂの下端は、底部領域３６に接続されている。すなわち、第２接続領域３８ｂによって、ボディ領域３２と底部領域３６が接続されている。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。

ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。下部電極７２の電位が上昇する過程において、底部領域３６と下部電極７２の間の容量結合によって、底部領域３６の電位が少し上昇する。すると、底部領域３６から接続領域３８ａ、３８ｂとボディ領域３２を介して上部電極７０へホールが流れる。このようにホールが流れている間は、底部領域３６の電位の上昇が抑制され、底部領域３６の電位が上部電極７０の電位よりもわずかに高い電位に維持される。

また、下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部領域３６とドリフト領域３４の間に電位差が生じる。このため、底部領域３６とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６からドリフト領域３４に空乏層が広がる。このように、ボディ領域３２からだけでなく底部領域３６からもドリフト領域３４に空乏層が広がるので、ドリフト領域３４が短時間で空乏化される。さらに、底部領域３６から伸びる空乏層によって各トレンチ２２の下端部近傍の半導体領域が保護されるので、各トレンチ２２の下端部近傍の半導体領域に電界が集中し難い。したがって、ＭＯＳＦＥＴ１０は高い耐圧を有する。

また、ドリフト領域３４の電位が上昇すると、接続領域３８ａ、３８ｂとドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。接続領域３８ａ、３８ｂのｐ型不純物濃度が低いので、ｐｎ接合から接続領域３８ａ、３８ｂに広く空乏層が広がる。これによって、接続領域３８ａ、３８ｂが空乏化される。接続領域３８ａ、３８ｂが空乏化されることによって、底部領域３６が上部電極７０から電気的に分離される。底部領域３６がボディ領域３２から電気的に分離されると、底部領域３６から上部電極７０に向かうホールの流れが停止し、底部領域３６の電位がフローティングとなる。このため、底部領域３６の電位が、下部電極７２の電位の上昇に伴って上昇する。このように、底部領域３６の電位が上昇することで、底部領域３６と下部電極７２の間の電位差が過大となることが防止される。下部電極７２の電位が上部電極７０に対して電源電圧分高い電位まで上昇することで、ＭＯＳＦＥＴ１０のターンオフか完了する。

ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、トレンチ２２の短手方向の側面において側面絶縁膜２４ｂに接している範囲のボディ領域３２（低濃度領域３２ｂ）に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮し、消滅する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。

また、ドリフト領域３４の電位が低下する過程において、接続領域３８ａ、３８ｂに広がっている空乏層が、ドリフト領域３４に向かって収縮し、消滅する。その結果、底部領域３６が、接続領域３８ａ、３８ｂを介してボディ領域３２に電気的に接続される。すると、上部電極７０からボディ領域３２と接続領域３８を介して底部領域３６にホールが流れる。底部領域３６にホールが供給されると、底部領域３６からドリフト領域３４に広がっていた空乏層が底部領域３６に向かって収縮し、消滅する。このため、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。なお、底部領域３６が抵抗を有するため、接続領域３８から底部領域３６に供給されたホールが底部領域３６全体に行き渡るには一定の時間がかかる。接続領域３８の数が少ない場合には、底部領域３６のうちの接続領域３８から遠い部分にホールが供給されるまでに要する時間が長くなり、その部分の周辺のドリフト領域３４で空乏層が消滅するのが遅くなる。これに対し、本実施形態のＭＯＳＦＥＴ１０では、トレンチ２２の長手方向の側面に第２接続領域３８ｂが設けられているのに加えて、トレンチ２２の短手方向の側面に複数の第１接続領域３８ａが設けられている。接続領域３８ａ、３８ｂが高密度で形成されているので、接続領域３８ａ、３８ｂから底部領域３６にホールが供給されるときに、底部領域３６全体にホールが行き渡り易い。したがって、ＭＯＳＦＥＴ１０では、ゲート電極２６の電位をゲートオン電位に引き上げてから短時間でドリフト領域３４の抵抗が低下する。すなわち、このＭＯＳＦＥＴ１０は、ターンオンするときに短時間でオン抵抗が低下する。したがって、このＭＯＳＦＥＴ１０では、損失が生じ難い。

次に、実施形態のＭＯＳＦＥＴ１０の製造方法について説明する。まず、加工前の半導体基板１２を準備する。加工前の半導体基板１２は、ドリフト領域３４と略同じｎ型不純物濃度を有するｎ型半導体（ＳｉＣ）によって構成されている。

まず、エピタキシャル成長またはイオン注入によって、ボディ領域３２の低濃度領域３２ｂを形成する。次に、半導体基板１２の上面１２ａを部分的にエッチングすることによって、図５に示すようにトレンチ２２を形成する。なお、図５及びそれ以降の断面図において、断面（ａ）は第１接続領域３８ａが形成される部分の断面を示しており、断面（ｂ）は第１接続領域３８ａが形成されない部分の断面を示している。

次に、トレンチ２２の長手方向の側面に、ｐ型不純物を注入する。このｐ型不純物の注入は、トレンチ２２の深さ方向に対してｐ型不純物の照射方向を傾斜させることで実施される。

次に、図６に示すように、ＣＶＤ法等によって、半導体基板１２の上面１２ａとトレンチ２２の内面に、犠牲酸化膜（酸化シリコン膜）６０を形成する。次に、図７、８に示すように、レジスト樹脂等によってマスク６２を形成する。なお、図７では、マスク６２によって覆われる範囲をハッチングにより示している。また、図７のＡ−Ａ線における断面が図８の断面（ａ）であり、図７のＢ−Ｂ線における断面が図８の断面（ｂ）である。図７に示すように、マスク６２には、トレンチ２２を横断する開口部６４が設けられている。図８の断面（ｂ）に示すように、マスク６２によって覆われる範囲では、上面１２ａがマスク６２によって覆われるとともに、トレンチ２２内にマスク６２が充填される。すなわち、トレンチ２２の側面と底面がマスク６２によって覆われる。図８の断面（ａ）に示すように、マスク６２によって覆われていない範囲では、上面１２ａ、トレンチ２２の内面（すなわち、側面と底面）において、犠牲酸化膜６０が露出している。

次に、図９に示すように、トレンチ２２の深さ方向（すなわち、ｚ方向）に対して傾斜した方向に沿ってｐ型不純物を照射する。これによって、マスク６２に覆われていない範囲のトレンチ２２の短手方向の側面とトレンチ２２の底面に、ｐ型不純物を注入する。なお、ｐ型不純物は、犠牲酸化膜６０を貫通して半導体基板に注入される。マスク６２に覆われている範囲では、マスク６２によって遮られることで、半導体基板１２にｐ型不純物が注入されない。次に、図９とは反対向きに照射方向を傾斜させて、図９とは反対側のトレンチ２２の側面（短手方向の側面）にもｐ型不純物を注入する。ｐ型不純物の注入工程において、マスク６２にもｐ型不純物が注入される。マスク６２にｐ型不純物が注入されることで、マスク６２の一部に変質層が形成される場合がある。

次に、マスク６２をエッチングすることによって、マスク６２を除去する。ここで、マスク６２の一部に変質層が形成されていると、変質層を除去することができない。このため、図１０に示すように、上面１２ａ上の犠牲酸化膜６０の表面とトレンチ２２内の犠牲酸化膜６０の表面に、変質層６２ａが残存する。

次に、犠牲酸化膜６０をエッチングすることによって、犠牲酸化膜６０を除去する。犠牲酸化膜６０を除去すると、犠牲酸化膜６０の表面に付着している変質層６２ａも除去される。したがって、図１１に示すように、上面１２ａ及びトレンチ２２の内面から、犠牲酸化膜６０と変質層６２ａを好適に除去することができる。

その後、半導体基板１２を熱処理する。すると、トレンチ２２の内面（より詳細には、短手方向の側面、長手方向の側面、及び、底面）に注入されたｐ型不純物が活性化する。これによって、第１接続領域３８ａ、第２接続領域３８ｂ、及び、底部領域３６が形成される。

その後、従来公知の方法によって、ゲート絶縁層２４、ゲート電極２６、層間絶縁膜２８、ソース領域３０、上部電極７０、ドレイン領域３５及び下部電極７２が形成される。以上の処理によって、図１〜４に示すＭＯＳＦＥＴ１０が完成する。

なお、上述した実施形態では、トレンチ２２の短手方向の両側の側面に第１接続領域３８ａを形成した。しかしながら、トレンチ２２の短手方向の片側の側面のみに第１接続領域３８ａが形成されてもよい。

また、上述した実施形態では、トレンチ２２の長手方向の側面へのｐ型不純物の注入工程を、トレンチ２２の短手方向の側面へのｐ型不純物の注入工程とは別に実施した。しかしながら、図１２に示すようにマスク６２の開口部６４をトレンチ２２の長手方向の側面を含む範囲にも設け、トレンチ２２の短手方向の側面へのｐ型不純物の注入と同時に、トレンチ２２の長手方向の側面へのｐ型不純物の注入を実施してもよい。この場合、短手方向の側面と長手方向の側面の両方にｐ型不純物が注入されるように、ｐ型不純物の照射方向を傾斜させる。

なお、上記実施形態のトレンチ２２の短手方向の側面は、請求項１の第１側面の一例である。また、上記実施形態のトレンチ２２の長手方向の側面は、請求項１の第２側面の一例である。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：ＭＯＳＦＥＴ
１２ ：半導体基板
２２ ：トレンチ
２４ ：ゲート絶縁層
２６ ：ゲート電極
３０ ：ソース領域
３２ ：ボディ領域
３４ ：ドリフト領域
３５ ：ドレイン領域
３６ ：底部領域
３８ ：接続領域

Claims (1)

1. スイッチング素子の製造方法であって、
   前記スイッチング素子が、
   半導体基板と、
   前記半導体基板の上面に設けられたトレンチと、
   前記トレンチの内面を覆っているゲート絶縁層と、
   前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極、
   を有しており、
   前記半導体基板が、
   前記トレンチの短手方向の端部に位置する第１側面において前記ゲート絶縁層に接しているｎ型のソース領域と、
   前記第１側面において前記ソース領域の下側で前記ゲート絶縁層に接しており、前記トレンチの長手方向の端部に位置する第２側面において前記ゲート絶縁層に接しているｐ型のボディ領域と、
   前記第１側面に沿って前記ボディ領域から下側に伸びているｐ型の第１接続領域と、
   前記第２側面に沿って前記ボディ領域から下側に伸びているｐ型の第２接続領域と、
   前記ボディ領域の下側の前記第１側面の前記第１接続領域が存在しない範囲において前記ゲート絶縁層に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、
   前記トレンチの底面において前記ゲート絶縁層に接しており、前記第１接続領域と前記第２接続領域に接続されているｐ型の底部領域、
   を有しており、
   前記製造方法が、
   前記トレンチを形成する工程と、
   前記第１側面に犠牲酸化膜を形成する工程と、
   前記犠牲酸化膜の表面に、前記第１側面の一部を覆うマスクを形成する工程と、
   前記トレンチの深さ方向に対して傾斜した方向に沿った不純物照射によって、前記マスクに覆われていない範囲の前記第１側面にｐ型不純物を注入する工程と、
   前記マスクをエッチングにより除去する工程と、
   前記犠牲酸化膜をエッチングにより除去する工程、
   を有する製造方法。

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