JP7230477B2

JP7230477B2 - トレンチゲート型のスイッチング素子の製造方法

Info

Publication number: JP7230477B2
Application number: JP2018232923A
Authority: JP
Inventors: 美和子安田; 泰浦上; 克博朽木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-12-12
Filing date: 2018-12-12
Publication date: 2023-03-01
Anticipated expiration: 2038-12-12
Also published as: JP2020096083A

Description

本明細書に開示の技術は、トレンチゲート型のスイッチング素子の製造方法に関する。

特許文献１には、トレンチゲート型のスイッチング素子の製造方法が開示されている。この製造方法では、トレンチを形成した後に、トレンチの底面にｐ型不純物を注入することによって、ｐ型の底部領域を形成する。

特許文献１のスイッチング素子がオフするときには、底部領域からその周囲に空乏層が広がる。これにより、トレンチの下端を覆うゲート絶縁膜に電界が集中することが抑制される。

特開２００７－２４２８５２号公報

特許文献１のようにトレンチの底面にｐ型不純物を注入すると、底部領域のｐ型不純物濃度が、底部領域の上側から下側に向かうにつれて低下するように分布する。すなわち、底部領域の上側（トレンチの底面に近い側）の部分ではｐ型不純物濃度が高くなり、底部領域の下側（トレンチの底面から遠い側）の部分ではｐ型不純物濃度が低くなる。

上述したように、スイッチング素子がオフするときには、底部領域からその周囲に空乏層が広がる。また、この空乏層は、底部領域内にも広がる。しかしながら、ｐ型不純物濃度が高い領域は空乏化し難い。このため、特許文献１のスイッチング素子がオフするときには、底部領域の上側の部分が空乏化されずに非空乏化領域（空乏化していない領域）として残存する。このような非空乏化領域が存在すると、その近傍で高い電界が生じる。その結果、スイッチング素子の耐圧が低下する。本明細書では、底部領域を有するスイッチング素子において、より電界集中を抑制する技術を提供する。

本明細書が開示するトレンチゲート型のスイッチング素子の製造方法は、半導体基板の上面にトレンチを形成する工程と、前記トレンチの底面にｐ型不純物を注入して、前記トレンチの前記底面に露出する範囲にｐ型の底部領域を形成する工程と、前記トレンチ内にゲート絶縁膜を形成する工程と、前記トレンチ内に、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を形成する工程を有する。前記トレンチの前記底面が、第１平坦面と第２平坦面を有しており、第１平坦面と第２平坦面が前記トレンチの下端で接続されており、前記第１平坦面が６０°よりも大きい角度で前記上面に対して傾斜しており、前記第２平坦面が６０°よりも大きい角度で前記第１平坦面と反対向きに前記上面に対して傾斜している。

上記の製造方法では、トレンチの底面が第１平坦面と第２平坦面を有しており、第１平坦面と第２平坦面がトレンチの下端で接続されており、第１平坦面と第２平坦面が反対向きに傾斜している。このようなトレンチの底面にｐ型不純物を照射すると、照射されたｐ型不純物の一部が各平坦面で反射する。第１平坦面で反射したｐ型不純物は第２平坦面に注入され、第２平坦面で反射したｐ型不純物は第１平坦面に注入される。このように反射が生じることで、トレンチの底面に注入されるｐ型不純物が分散される。その結果、底部領域内におけるｐ型不純物濃度に差が生じ難く、底部領域のｐ型不純物濃度が均一化される。このため、この製造方法によれば、スイッチング素子がオフするときに、底部領域内に非空乏化領域が残存し難くなり、トレンチの下端に電界が集中することを抑制することができる。

ＭＯＳＦＥＴ１０の上面図。図１のＩＩ－ＩＩ線における断面図。図１のＩＩＩ－ＩＩＩ線における断面図。ＭＯＳＦＥＴ１０の製造工程を説明するための図。ＭＯＳＦＥＴ１０の製造工程を説明するための図。ＭＯＳＦＥＴ１０の製造工程を説明するための図。ＭＯＳＦＥＴ１０の製造工程を説明するための図。ＭＯＳＦＥＴ１０の製造工程を説明するための図。ＭＯＳＦＥＴ１０がオフした状態における底部領域３６周辺の拡大断面図。比較例のＭＯＳＦＥＴの図９に対応する拡大断面図。傾斜角度θ１、θ２を変化させたときのＭＯＳＦＥＴ１０の耐圧をシミュレーションした結果を示す図。ＭＯＳＦＥＴ１０と比較例のＭＯＳＦＥＴの耐圧の比較を示す図。

図１～３は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層等の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）によって構成されている。

図１に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を空けて配列されている。図２、３に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、底部絶縁膜２４ａと側面絶縁膜２４ｂを有している。底部絶縁膜２４ａは、トレンチ２２の底部に設けられている。底部絶縁膜２４ａは、トレンチ２２の底面２３と、底面２３近傍の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁膜２４ａよりも上側のトレンチ２２の側面を覆っている。底部絶縁膜２４ａの厚み（すなわち、底部絶縁膜２４ａの上端と下端の間の幅（別言すると、ゲート電極２６の下端とトレンチ２２の下端２５の間の間隔））は、側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）よりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

図２、３に示すように、各トレンチ２２の各底面２３は、第１平坦面２３ａと、第２平坦面２３ｂを有している。トレンチ２２を横断する断面において、第１平坦面２３ａは、トレンチ２２の一方の側面の下端から直線状に伸びており、第２平坦面２３ｂは、トレンチ２２の他方の側面の下端から直線状に伸びている。第１平坦面２３ａと第２平坦面２３ｂは、トレンチ２２の下端２５で接続されている。第１平坦面２３ａの幅（すなわち、トレンチ２２の一方の側面の下端からトレンチ２２の下端２５までの長さ）と第２平坦面２３ｂの幅（すなわち、トレンチ２２の他方の側面の下端からトレンチ２２の下端２５までの長さ）は略等しい。第１平坦面２３ａは、半導体基板１２の上面１２ａに対して傾斜している。半導体基板１２の上面１２ａに対する第１平坦面２３ａの傾斜角度θ１は、６０°よりも大きい。第１平坦面２３ａは、略一定の角度で傾斜してトレンチ２２の長手方向に沿って伸びている。第２平坦面２３ｂは、半導体基板１２の上面１２ａに対して、第１平坦面２３ａとは反対向きに傾斜している。半導体基板１２の上面１２ａに対する第２平坦面２３ｂの傾斜角度θ２は、６０°よりも大きい。したがって、第１平坦面２３ａと第２平坦面２３ｂのなす角度θ３は、６０°よりも小さい。第２平坦面２３ｂは、略一定の角度で傾斜してトレンチ２２の長手方向に沿って伸びている。本実施形態では、第１平坦面２３ａの傾斜角度θ１と第２平坦面２３ｂの傾斜角度θ２は略等しい。

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

図２、３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の側面において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ｂに接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、トレンチ２２の側面において、側面絶縁膜２４ｂに接している。メインボディ領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、トレンチ２２の側面において、側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

各底部領域３６は、ｐ型領域である。図２、３に示すように、各底部領域３６は、対応するトレンチ２２の底面２３に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面２３において、底部絶縁膜２４ａに接している。各底部領域３６は、対応するトレンチ２２の底面２３に沿ってｙ方向に長く伸びている。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。底部領域３６内のｐ型不純物濃度は、略一定である。

各接続領域３８は、ｐ型領域である。図２に示すように、各接続領域３８は、対応するトレンチ２２の側面に露出する範囲に配置されている。各接続領域３８は、対応するトレンチ２２の側面において、側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。各接続領域３８は、トレンチ２２の側面に沿ってｚ方向に伸びている。図１に示すように、各トレンチ２２に対して、複数の接続領域３８がｙ方向に間隔を空けて配置されている。図２に示すように、接続領域３８の上端は、メインボディ領域３２ｂに接続されている。接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。

次に、ＭＯＳＦＥＴ１０の製造方法について説明する。まず、図４に示すように、ｎ型のドリフト領域３４と、ドリフト領域３４上に配置されたｐ型のメインボディ領域３２ｂと、メインボディ領域３２ｂ上に配置されたｐ型のコンタクト領域３２ａ及びｎ型のソース領域３０を有する半導体基板１２ｘを準備する。メインボディ領域３２ｂ、コンタクト領域３２ａ及びソース領域３０は、イオン注入やエピタキシャル成長等の従来公知の方法によって形成することができる。

次に、図５に示すように、開口部６０ａを有するマスク６０を半導体基板１２ｘの上面に形成する。開口部６０ａは、トレンチ２２を形成すべき部分の上部に設けられる。マスク６０は、例えば、酸化シリコンにより構成される。そして、開口部６０ａ内の半導体基板１２ｘの上面をエッチングすることによって、トレンチ２２ａを形成する。その後、図６に示すように、開口部６０ａ内の半導体基板１２ｘを引き続きエッチングすることによって、底面２３を有するトレンチ２２を形成する。ここでは、各トレンチ２２の各底面２３が、第１平坦面２３ａ及び第２平坦面２３ｂを有するようにトレンチ２２の底面２３が形成される。具体的には、第１平坦面２３ａが半導体基板１２ｘの上面に対して６０°よりも大きい角度で傾斜し（θ１＞６０°）、第２平坦面２３ｂが半導体基板１２ｘの上面に対して６０°よりも大きい角度で第１平坦面２３ａと反対向きに傾斜する（θ２＞６０°）ようにトレンチ２２が形成される。

次に、図７に示すように、マスク６０を介して半導体基板１２ｘの上面からｐ型不純物（例えば、アルミニウムイオン）を注入することにより、底部領域３６を形成する。ｐ型不純物は、半導体基板１２ｘの上面に対して、略垂直に注入される。トレンチ２２の底面２３に対してｐ型不純物を照射すると、図７に示すように、照射されたｐ型不純物の一部が各平坦面２３ａ、２３ｂに注入され、照射されたｐ型不純物の残部が各平坦面２３ａ、２３ｂで反射する。第１平坦面２３ａで反射したｐ型不純物は第２平坦面２３ｂに注入され、第２平坦面２３ｂで反射したｐ型不純物は第１平坦面２３ａに注入される。このように反射が生じることで、トレンチ２２の底面２３に注入されるｐ型不純物が分散される。その結果、底部領域３６内のｐ型不純物濃度が均一化され、ｐ型不純物濃度が略一定である底部領域３６が形成される。

次に、図８に示すように、マスク６０を介して半導体基板１２ｘの上面からトレンチ２２の側面にｐ型不純物を注入することにより、接続領域３８を形成する。ここでは、半導体基板１２ｘの上面に立てた垂線に対して照射方向を傾斜させてｐ型不純物を注入する。ｐ型不純物の照射方向を調整することにより、トレンチ２２の側面にｐ型不純物を注入することができる。なお、図８のイオン注入工程では、接続領域３８を形成しない範囲（図３に相当する範囲）では、トレンチ２２をマスクで覆っておく。これによって、図３のように、ボディ領域３２の下側でドリフト領域３４がゲート絶縁膜２４に接している構造を残存させる。

その後、従来公知の方法でゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、上部電極７０、ドレイン領域３５、及び下部電極７２を形成することによって、図１～３に示すＭＯＳＦＥＴ１０が完成する。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。

ＭＯＳＦＥＴ１０がオフすると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。このため、そのｐｎ接合から空乏層が広がる。また、底部領域３６とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。このため、そのｐｎ接合からも空乏層が広がる。これらの空乏層によって、ドリフト領域３４の略全域が空乏化される。空乏化したドリフト領域３４によって、ボディ領域３２とドレイン領域３５の間の電圧が保持される。また、空乏層は、底部領域３６内にも広がる。

図９は、ＭＯＳＦＥＴ１０がオフした状態における底部領域３６周辺の拡大断面図である。また、図１０は、比較例のＭＯＳＦＥＴの図９に対応する拡大断面図を示している。図１０に示す比較例のＭＯＳＦＥＴでは、トレンチ１２２の底面１２３が半導体基板の上面に略平行な単一の平坦面を有している。比較例のＭＯＳＦＥＴにおいて底部領域１３６を形成する際には、本実施形態と同様に、トレンチ１２２の底面１２３に対してｐ型不純物を注入する。すると、底部領域１３６のｐ型不純物濃度が、底部領域１３６の上側から下側に向かうにつれて低下するように分布する。すなわち、底部領域１３６の上側（トレンチ１２２の底面１２３に近い側）の部分ではｐ型不純物濃度が高くなり、底部領域１３６の下側（トレンチ１２２の底面１２５から遠い側）の部分ではｐ型不純物濃度が低くなる。

比較例のＭＯＳＦＥＴがオフするときには、底部領域１３６内にも空乏層が広がる。しかしながら、ｐ型不純物濃度が高い領域は空乏化し難い。このため、比較例のＭＯＳＦＥＴがオフするときには、底部領域１３６の上側の部分（ゲート絶縁膜１２４に露出する部分）が空乏化されずに非空乏化領域１３７（ドットハッチングされた領域）として残存する。このような非空乏化領域１３７が存在すると、その直下で高い電界が生じる。このため、比較例のＭＯＳＦＥＴでは耐圧が低下する。一方、本実施形態のＭＯＳＦＥＴ１０では、トレンチ２２の底面２３が第１平坦面２３ａと第２平坦面２３ｂを有している。このため、上述したように、底面２３にｐ型不純物を照射したときに、各平坦面２３ａ、２３ｂでｐ型不純物が反射することにより、ｐ型不純物濃度が略一定である底部領域３６を形成することができる。したがって、本実施形態のＭＯＳＦＥＴ１０では、図９に示すように、オフしたときに、底部領域３６の略全域が空乏化される（すなわち、底部領域３６内に非空乏化領域が残存し難い）。その結果、トレンチ２２の下端に電界が集中することを抑制することができ、ＭＯＳＦＥＴ１０の耐圧を向上させることができる。

また、ＭＯＳＦＥＴ１０では、第１平坦面２３ａの傾斜角度θ１と第２平坦面２３ｂの傾斜角度θ２が、それぞれ６０°よりも大きくなるようにトレンチ２２が形成される。図１１は、第１平坦面２３ａの傾斜角度θ１及び第２平坦面２３ｂの傾斜角度θ２を変化させたときのＭＯＳＦＥＴ１０の耐圧をシミュレーションした結果を示している。図１１に示すように、傾斜角度θ１及びθ２を６０°よりも大きくすることで、ＭＯＳＦＥＴ１０の耐圧が顕著に向上することがわかる。なお、比較例のＭＯＳＦＥＴの構成は、図１１の傾斜角度が０°である場合と同様である。これにより、図１２に示すように、実線２００で示す本実施形態のＭＯＳＦＥＴ１０では、破線２０２で示す比較例のＭＯＳＦＥＴよりも耐圧を向上させることができる。

なお、底部領域３６内におけるｐ型不純物の総量は、比較例のＭＯＳＦＥＴ（すなわち、従来のＭＯＳＦＥＴ）の底部領域１３６内におけるｐ型不純物の総量と略同じである。このため、本実施形態のＭＯＳＦＥＴ１０では、底部領域３６の機能を維持しつつ、トレンチ２２の下端に電界が集中することを抑制することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１２：半導体基板、１２ａ：上面、１２ｂ：下面、２２：トレンチ、２３：底面、２３ａ：第１平坦面、２３ｂ：第２平坦面、２４：ゲート絶縁膜、２４ａ：底部絶縁膜、２４ｂ：側面絶縁膜、２５：下端、２６：ゲート電極、２８：層間絶縁膜、３０：ソース領域、３２：ボディ領域、３２ａ：コンタクト領域、３２ｂ：メインボディ領域、３４：ドリフト領域、３５：ドレイン領域、３６：底部領域、３８：接続領域、７０：上部電極、７２：下部電極

Claims

トレンチゲート型のスイッチング素子の製造方法であって、
半導体基板の上面に、前記上面に接続されている第１側面と、前記上面に接続されているとともに前記第１側面に対向する第２側面と、底面とを有するトレンチを形成する工程と、
前記トレンチの前記底面にｐ型不純物を注入して、前記トレンチの前記底面に露出する範囲にｐ型の底部領域を形成する工程と、
前記トレンチ内にゲート絶縁膜を形成する工程と、
前記トレンチ内に、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を形成する工程、
を有しており、
前記トレンチの前記底面が、第１平坦面と第２平坦面を有しており、
前記第１平坦面が前記第１側面の下端から伸びており、
前記第２平坦面が前記第２側面の下端から伸びており、
第１平坦面と第２平坦面が前記トレンチの下端で接続されており、
前記第１平坦面が６０°よりも大きく７０°よりも小さい角度で前記上面に対して傾斜しており、前記第２平坦面が６０°よりも大きく７０°よりも小さい角度で前記第１平坦面と反対向きに前記上面に対して傾斜しており、
前記第１側面が前記第１平坦面よりも大きく９０°よりも小さい角度で前記上面に対して傾斜しており、前記第２側面が前記第２平坦面よりも大きく９０°よりも小さい角度で前記第１側面と反対向きに前記上面に対して傾斜している、
製造方法。