JPH1074939A - パワーｍｏｓｆｅｔ - Google Patents
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- JPH1074939A JPH1074939A JP8230296A JP23029696A JPH1074939A JP H1074939 A JPH1074939 A JP H1074939A JP 8230296 A JP8230296 A JP 8230296A JP 23029696 A JP23029696 A JP 23029696A JP H1074939 A JPH1074939 A JP H1074939A
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 8
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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Abstract
(57)【要約】
【課題】 トレンチの底面における電界集中を緩和し
て、ドレイン・ソース間耐圧を向上することのできるパ
ワーＭＯＳＦＥＴを提供する。 【解決手段】 ｎ＋型単結晶シリコン基板１の一主表面
上にｎ型エピタキシャル層２が形成され、その一主表面
にｐ型ウェル領域３が形成され、ｐ型ウェル領域３に内
包されるようにｎ＋型ソース領域４が形成されている。
また、ｎ＋型ソース領域４及びｐ型ウェル領域３を突き
抜けてｎ型エピタキシャル層２に到達するようにトレン
チ５が形成され、その底面にはＶ字溝７が形成されてい
る。そして、トレンチ５及びＶ字溝７の内部側面にはゲ
ート酸化膜８が形成され、トレンチ５及びＶ字溝７を埋
め込むようにポリシリコン層９が形成されている。ま
た、ｎ型エピタキシャル層２の一主表面上には、シリコ
ン酸化膜１０が形成され、ｎ＋型ソース領域４，ポリシ
リコン層９の各々と電気的に接続されるように、ソース
電極１１，ゲート電極１２が形成され、ｎ＋型単結晶シ
リコン基板１の二主表面上には、ドレイン電極１３が形
成されている。
て、ドレイン・ソース間耐圧を向上することのできるパ
ワーＭＯＳＦＥＴを提供する。 【解決手段】 ｎ＋型単結晶シリコン基板１の一主表面
上にｎ型エピタキシャル層２が形成され、その一主表面
にｐ型ウェル領域３が形成され、ｐ型ウェル領域３に内
包されるようにｎ＋型ソース領域４が形成されている。
また、ｎ＋型ソース領域４及びｐ型ウェル領域３を突き
抜けてｎ型エピタキシャル層２に到達するようにトレン
チ５が形成され、その底面にはＶ字溝７が形成されてい
る。そして、トレンチ５及びＶ字溝７の内部側面にはゲ
ート酸化膜８が形成され、トレンチ５及びＶ字溝７を埋
め込むようにポリシリコン層９が形成されている。ま
た、ｎ型エピタキシャル層２の一主表面上には、シリコ
ン酸化膜１０が形成され、ｎ＋型ソース領域４，ポリシ
リコン層９の各々と電気的に接続されるように、ソース
電極１１，ゲート電極１２が形成され、ｎ＋型単結晶シ
リコン基板１の二主表面上には、ドレイン電極１３が形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔに関するものである。
Ｔに関するものである。
【０００２】
【従来の技術】図３は、従来例に係るパワーＭＯＳＦＥ
Ｔを示す略断面図である。従来に係るパワーＭＯＳＦＥ
Ｔは、ｎ＋型単結晶シリコン基板１の一主表面上にｎ型
エピタキシャル層２が形成され、ｎ型エピタキシャル層
２の一主表面にｐ型ウェル領域３が形成されている。
Ｔを示す略断面図である。従来に係るパワーＭＯＳＦＥ
Ｔは、ｎ＋型単結晶シリコン基板１の一主表面上にｎ型
エピタキシャル層２が形成され、ｎ型エピタキシャル層
２の一主表面にｐ型ウェル領域３が形成されている。
【０００３】また、ｐ型ウェル領域３に内包されるよう
にｎ＋型ソース領域４が形成され、ｎ＋型ソース領域４
及びｐ型ウェル領域３を突き抜けてｎ型エピタキシャル
層２に到達するようにトレンチ５が形成され、トレンチ
５の内部側面にはゲート酸化膜８が形成されている。
にｎ＋型ソース領域４が形成され、ｎ＋型ソース領域４
及びｐ型ウェル領域３を突き抜けてｎ型エピタキシャル
層２に到達するようにトレンチ５が形成され、トレンチ
５の内部側面にはゲート酸化膜８が形成されている。
【０００４】また、ゲート酸化膜８が形成されたトレン
チ５を埋め込むように、ポリシリコン層９が形成され、
ｎ型エピタキシャル層２の一主表面上にはシリコン酸化
膜１０が形成されている。
チ５を埋め込むように、ポリシリコン層９が形成され、
ｎ型エピタキシャル層２の一主表面上にはシリコン酸化
膜１０が形成されている。
【０００５】そして、ｎ＋型ソース領域４及びポリシリ
コン層９と電気的に接続されるように、ソース電極１１
及びゲート電極１２が形成され、ｎ＋型単結晶シリコン
基板１の二主表面上にはドレイン電極１３が形成されて
いる。ここで、ｎ＋型単結晶シリコン基板１はドレイン
領域として作用する。
コン層９と電気的に接続されるように、ソース電極１１
及びゲート電極１２が形成され、ｎ＋型単結晶シリコン
基板１の二主表面上にはドレイン電極１３が形成されて
いる。ここで、ｎ＋型単結晶シリコン基板１はドレイン
領域として作用する。
【０００６】上述のパワーＭＯＳＦＥＴでは、ゲート電
圧を印加すると、ｎ＋ソース領域４からｎ型エピタキシ
ャル層２及びドレイン電極１３に向かって、トレンチ５
の外部側面に沿って電子が流れる。
圧を印加すると、ｎ＋ソース領域４からｎ型エピタキシ
ャル層２及びドレイン電極１３に向かって、トレンチ５
の外部側面に沿って電子が流れる。
【０００７】
【発明が解決しようとする課題】ところが、上述のよう
な構成のパワーＭＯＳＦＥＴでは、トレンチ５の底面の
エッジ部分において電界集中し、この部分によりドレイ
ン・ソース間の耐圧の破壊を起こすという問題があっ
た。
な構成のパワーＭＯＳＦＥＴでは、トレンチ５の底面の
エッジ部分において電界集中し、この部分によりドレイ
ン・ソース間の耐圧の破壊を起こすという問題があっ
た。
【０００８】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、トレンチ底面におけ
る電界集中を緩和して、ドレイン・ソース間耐圧を向上
することのできるパワーＭＯＳＦＥＴを提供することに
ある。
であり、その目的とするところは、トレンチ底面におけ
る電界集中を緩和して、ドレイン・ソース間耐圧を向上
することのできるパワーＭＯＳＦＥＴを提供することに
ある。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
高濃度の第一導電型半導体基板と、該第一導電型半導体
基板の一主表面上に形成された第一導電型エピタキシャ
ル層と、該第一導電型エピタキシャル層の一主表面に形
成された第二導電型不純物領域と、該第二導電型不純物
領域に内包されるように形成された高濃度の第一導電型
不純物領域と、前記第二導電型不純物領域及び前記第一
導電型不純物領域を突き抜けて前記第一導電型エピタキ
シャル層に到達するように形成されたトレンチと、該ト
レンチの内部側面に形成されたゲート酸化膜と、該ゲー
ト酸化膜が形成された前記トレンチを埋め込むように形
成された絶縁ゲートと、前記第一導電型不純物領域と電
気的に接続されるソース電極と、前記絶縁ゲートと電気
的に接続されるゲート電極と、前記第一導電型半導体基
板の二主表面上に形成されたドレイン電極とを有して成
るパワーＭＯＳＦＥＴにおいて、前記トレンチの底面
に、異方性エッチングを行うことによりＶ字溝を形成し
たことを特徴とするものである。
高濃度の第一導電型半導体基板と、該第一導電型半導体
基板の一主表面上に形成された第一導電型エピタキシャ
ル層と、該第一導電型エピタキシャル層の一主表面に形
成された第二導電型不純物領域と、該第二導電型不純物
領域に内包されるように形成された高濃度の第一導電型
不純物領域と、前記第二導電型不純物領域及び前記第一
導電型不純物領域を突き抜けて前記第一導電型エピタキ
シャル層に到達するように形成されたトレンチと、該ト
レンチの内部側面に形成されたゲート酸化膜と、該ゲー
ト酸化膜が形成された前記トレンチを埋め込むように形
成された絶縁ゲートと、前記第一導電型不純物領域と電
気的に接続されるソース電極と、前記絶縁ゲートと電気
的に接続されるゲート電極と、前記第一導電型半導体基
板の二主表面上に形成されたドレイン電極とを有して成
るパワーＭＯＳＦＥＴにおいて、前記トレンチの底面
に、異方性エッチングを行うことによりＶ字溝を形成し
たことを特徴とするものである。
【００１０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るパワーＭＯＳＦＥＴを示す略断面図であり、図２
は、パワーＭＯＳＦＥＴのトレンチ５の底面にＶ字溝７
を形成する工程を示す略断面図である。先ず、第一導電
型半導体基板としてのｎ＋型単結晶シリコン基板１の一
主表面上に第一導電型エピタキシャル層としてのｎ型エ
ピタキシャル層２を形成し、所定形状にパターニングさ
れたシリコン酸化膜（図示せず）をマスクとして、ボロ
ン（Ｂ）等のｐ型不純物のイオン注入及び熱処理を行う
ことによりｐ型ウェル領域３を形成し、エッチングによ
りシリコン酸化膜を除去する。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るパワーＭＯＳＦＥＴを示す略断面図であり、図２
は、パワーＭＯＳＦＥＴのトレンチ５の底面にＶ字溝７
を形成する工程を示す略断面図である。先ず、第一導電
型半導体基板としてのｎ＋型単結晶シリコン基板１の一
主表面上に第一導電型エピタキシャル層としてのｎ型エ
ピタキシャル層２を形成し、所定形状にパターニングさ
れたシリコン酸化膜（図示せず）をマスクとして、ボロ
ン（Ｂ）等のｐ型不純物のイオン注入及び熱処理を行う
ことによりｐ型ウェル領域３を形成し、エッチングによ
りシリコン酸化膜を除去する。
【００１１】続いて、所定形状にパターニングされたシ
リコン酸化膜（図示せず）をマスクとして、リン（Ｐ）
等のｐ型不純物のイオン注入及び熱処理を行うことによ
り、第一導電型不純物領域としてのｎ＋型ソース領域４
を形成し、エッチングによりシリコン酸化膜を除去す
る。なお、ｎ＋型ソース領域４は、ｐ型ウェル領域３に
内包されるように形成されている。
リコン酸化膜（図示せず）をマスクとして、リン（Ｐ）
等のｐ型不純物のイオン注入及び熱処理を行うことによ
り、第一導電型不純物領域としてのｎ＋型ソース領域４
を形成し、エッチングによりシリコン酸化膜を除去す
る。なお、ｎ＋型ソース領域４は、ｐ型ウェル領域３に
内包されるように形成されている。
【００１２】次に、所定形状にパターニングされたシリ
コン酸化膜（図示せず）をマスクとして、ＲＩＥ（Reac
tive Ion Etching）によりｎ＋型ソース領域４及びｐ
型ウェル領域３を突き抜けてｎ型エピタキシャル層２に
到達するようにエッチングを行い、トレンチ５を形成
し、エッチングによりシリコン酸化膜を除去する。
コン酸化膜（図示せず）をマスクとして、ＲＩＥ（Reac
tive Ion Etching）によりｎ＋型ソース領域４及びｐ
型ウェル領域３を突き抜けてｎ型エピタキシャル層２に
到達するようにエッチングを行い、トレンチ５を形成
し、エッチングによりシリコン酸化膜を除去する。
【００１３】次に、図２に示すように、熱酸化を行うこ
とにより約１０００Åのシリコン酸化膜６を形成し、エ
ッチングによりトレンチ５底面に形成されたシリコン酸
化膜６を除去する（図２（ａ））。
とにより約１０００Åのシリコン酸化膜６を形成し、エ
ッチングによりトレンチ５底面に形成されたシリコン酸
化膜６を除去する（図２（ａ））。
【００１４】そして、シリコン酸化膜６をマスクとし
て、ヒドラジン（ＮＨ2−ＮＨ2）を用いて異方性エッチ
ングを行い、トレンチ５の底面にＶ字溝７を形成し、エ
ッチングによりシリコン酸化膜６を除去した後、熱酸化
を行ってゲート酸化膜８を形成する（図２（ｂ））。
て、ヒドラジン（ＮＨ2−ＮＨ2）を用いて異方性エッチ
ングを行い、トレンチ５の底面にＶ字溝７を形成し、エ
ッチングによりシリコン酸化膜６を除去した後、熱酸化
を行ってゲート酸化膜８を形成する（図２（ｂ））。
【００１５】なお、本実施形態においては、シリコン酸
化膜をマスクとしてイオン注入及びエッチングを行うよ
うにしたが、これに限定される必要はなく、例えばフォ
トレジストをマスクとしてイオン注入及びエッチングを
行うようにしても良い。
化膜をマスクとしてイオン注入及びエッチングを行うよ
うにしたが、これに限定される必要はなく、例えばフォ
トレジストをマスクとしてイオン注入及びエッチングを
行うようにしても良い。
【００１６】また、本実施形態においては、ヒドラジン
（ＮＨ2−ＮＨ2）を用いて異方性エッチングすることに
よりＶ字溝７を形成するようにしたが、これに限定され
る必要はない。
（ＮＨ2−ＮＨ2）を用いて異方性エッチングすることに
よりＶ字溝７を形成するようにしたが、これに限定され
る必要はない。
【００１７】続いて、減圧ＣＶＤ法を用いて、トレンチ
５及びＶ字溝７を埋め込むようにポリシリコン層９を堆
積させ、トレンチ５の部分を残して他の部分のポリシリ
コン層９をＲＩＥ等により除去する。
５及びＶ字溝７を埋め込むようにポリシリコン層９を堆
積させ、トレンチ５の部分を残して他の部分のポリシリ
コン層９をＲＩＥ等により除去する。
【００１８】次に、ｎ型エピタキシャル層２の一主表面
側全面に、常圧ＣＶＤ法によりシリコン酸化膜１０を堆
積させ（図２（ｃ））、ｎ＋型ソース領域４及びポリシ
リコン層９上に形成されたシリコン酸化膜１０をエッチ
ングにより除去して開口部を形成し、開口部を埋め込む
ように、ソース電極１１，及びゲート電極１２を形成す
る。
側全面に、常圧ＣＶＤ法によりシリコン酸化膜１０を堆
積させ（図２（ｃ））、ｎ＋型ソース領域４及びポリシ
リコン層９上に形成されたシリコン酸化膜１０をエッチ
ングにより除去して開口部を形成し、開口部を埋め込む
ように、ソース電極１１，及びゲート電極１２を形成す
る。
【００１９】なお、ソース電極１１及びゲート電極１２
の形成方法の一例としては、アルミニウム（Ａｌ）をタ
ーゲットに用いてスパッタリングを行うことによりアル
ミニウム層を形成し、フォトリソグラフィ技術及びエッ
チング技術を用いて所定形状にパターニングすることに
より形成する方法がある。
の形成方法の一例としては、アルミニウム（Ａｌ）をタ
ーゲットに用いてスパッタリングを行うことによりアル
ミニウム層を形成し、フォトリソグラフィ技術及びエッ
チング技術を用いて所定形状にパターニングすることに
より形成する方法がある。
【００２０】最後に、ｎ＋型単結晶シリコン基板１を研
磨してドレイン領域を形成した後、研磨した面側にドレ
イン電極１３を形成する。
磨してドレイン領域を形成した後、研磨した面側にドレ
イン電極１３を形成する。
【００２１】なお、ドレイン電極１３の形成方法の一例
としては、電子ビーム蒸着法を用いてアルミニウム層を
蒸着させる方法がある。
としては、電子ビーム蒸着法を用いてアルミニウム層を
蒸着させる方法がある。
【００２２】従って、本実施形態においては、トレンチ
５の底面にＶ字溝７を形成して、トレンチ５の底面のエ
ッジ部分を鈍角にしているので、電界集中が緩和されド
レイン・ソース間の耐圧を向上を図ることができる。
５の底面にＶ字溝７を形成して、トレンチ５の底面のエ
ッジ部分を鈍角にしているので、電界集中が緩和されド
レイン・ソース間の耐圧を向上を図ることができる。
【００２３】
【発明の効果】請求項１記載の発明は、高濃度の第一導
電型半導体基板と、第一導電型半導体基板の一主表面上
に形成された第一導電型エピタキシャル層と、第一導電
型エピタキシャル層の一主表面に形成された第二導電型
不純物領域と、第二導電型不純物領域に内包されるよう
に形成された高濃度の第一導電型不純物領域と、第二導
電型不純物領域及び第一導電型不純物領域を突き抜けて
第一導電型エピタキシャル層に到達するように形成され
たトレンチと、トレンチの内部側面に形成されたゲート
酸化膜と、ゲート酸化膜が形成されたトレンチを埋め込
むように形成された絶縁ゲートと、第一導電型不純物領
域と電気的に接続されるソース電極と、絶縁ゲートと電
気的に接続されるゲート電極と、第一導電型半導体基板
の二主表面上に形成されたドレイン電極とを有して成る
パワーＭＯＳＦＥＴにおいて、トレンチの底面に、異方
性エッチングを行うことによりＶ字溝を形成したので、
トレンチ底面のエッジ部分が鈍角になり、トレンチ底面
における電界集中を緩和して、ドレイン・ソース間耐圧
を向上することのできるパワーＭＯＳＦＥＴを提供する
ことができた。
電型半導体基板と、第一導電型半導体基板の一主表面上
に形成された第一導電型エピタキシャル層と、第一導電
型エピタキシャル層の一主表面に形成された第二導電型
不純物領域と、第二導電型不純物領域に内包されるよう
に形成された高濃度の第一導電型不純物領域と、第二導
電型不純物領域及び第一導電型不純物領域を突き抜けて
第一導電型エピタキシャル層に到達するように形成され
たトレンチと、トレンチの内部側面に形成されたゲート
酸化膜と、ゲート酸化膜が形成されたトレンチを埋め込
むように形成された絶縁ゲートと、第一導電型不純物領
域と電気的に接続されるソース電極と、絶縁ゲートと電
気的に接続されるゲート電極と、第一導電型半導体基板
の二主表面上に形成されたドレイン電極とを有して成る
パワーＭＯＳＦＥＴにおいて、トレンチの底面に、異方
性エッチングを行うことによりＶ字溝を形成したので、
トレンチ底面のエッジ部分が鈍角になり、トレンチ底面
における電界集中を緩和して、ドレイン・ソース間耐圧
を向上することのできるパワーＭＯＳＦＥＴを提供する
ことができた。
【図１】本発明の一実施形態に係るパワーＭＯＳＦＥＴ
を示す略断面図である。
を示す略断面図である。
【図２】本実施形態に係るパワーＭＯＳＦＥＴのトレン
チの底面にＶ字溝を形成する工程を示す略断面図であ
る。
チの底面にＶ字溝を形成する工程を示す略断面図であ
る。
【図３】従来例に係るパワーＭＯＳＦＥＴを示す略断面
図である。
図である。
１ ｎ＋型単結晶シリコン基板 ２ ｎ型エピタキシャル層 ３ ｐ型ウェル領域 ４ ｎ＋型ソース領域 ５ トレンチ ６ シリコン酸化膜 ７ Ｖ字溝 ８ ゲート酸化膜 ９ ポリシリコン層 １０ シリコン酸化膜 １１ ソース電極 １２ ゲート電極 １３ ドレイン電極
Claims (1)
- 【請求項１】 高濃度の第一導電型半導体基板と、該第
一導電型半導体基板の一主表面上に形成された第一導電
型エピタキシャル層と、該第一導電型エピタキシャル層
の一主表面に形成された第二導電型不純物領域と、該第
二導電型不純物領域に内包されるように形成された高濃
度の第一導電型不純物領域と、前記第二導電型不純物領
域及び前記第一導電型不純物領域を突き抜けて前記第一
導電型エピタキシャル層に到達するように形成されたト
レンチと、該トレンチの内部側面に形成されたゲート酸
化膜と、該ゲート酸化膜が形成された前記トレンチを埋
め込むように形成された絶縁ゲートと、前記第一導電型
不純物領域と電気的に接続されるソース電極と、前記絶
縁ゲートと電気的に接続されるゲート電極と、前記第一
導電型半導体基板の二主表面上に形成されたドレイン電
極とを有して成るパワーＭＯＳＦＥＴにおいて、前記ト
レンチの底面に、異方性エッチングを行うことによりＶ
字溝を形成したことを特徴とするパワーＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230296A JPH1074939A (ja) | 1996-08-30 | 1996-08-30 | パワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230296A JPH1074939A (ja) | 1996-08-30 | 1996-08-30 | パワーｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074939A true JPH1074939A (ja) | 1998-03-17 |
Family
ID=16905607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8230296A Pending JPH1074939A (ja) | 1996-08-30 | 1996-08-30 | パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074939A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003034500A3 (en) * | 2001-10-11 | 2004-05-27 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices and their manufacture |
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-
1996
- 1996-08-30 JP JP8230296A patent/JPH1074939A/ja active Pending
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