JPH09129874A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09129874A JPH09129874A JP7287647A JP28764795A JPH09129874A JP H09129874 A JPH09129874 A JP H09129874A JP 7287647 A JP7287647 A JP 7287647A JP 28764795 A JP28764795 A JP 28764795A JP H09129874 A JPH09129874 A JP H09129874A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
(57)【要約】
【課題】 オン抵抗としきい値電圧が共に低い縦型半導
体装置及びその製造方法を提供する。 【解決手段】 縦型トランジスタは、ドレイン領域を構
成するＮ+ シリコン層１０ａ上にドリフト領域を構成す
るＮエピタキシャル層１０ｂを設けたシリコン基板１０
を用い、Ｎエピタキシャル層内にはＮ型不純物を導入し
たＮ表面高濃度領域１１が形成されている。Ｎ表面高濃
度領域の表面側から深さ方向にかけての濃度分布は、そ
の最大濃度位置が縦型トランジスタの動作時にＰボディ
領域１６の主表面側に形成されるチャネル電流領域の深
さより深い位置Ｋに設られ、最表面側における濃度は、
従来と同程度ないしそれ以下の濃度に形成される。その
ため、縦型トランジスタのしきい値電圧を従来と同程度
の低い値にすることができると共に、オン抵抗を従来よ
り低くすることができる。
体装置及びその製造方法を提供する。 【解決手段】 縦型トランジスタは、ドレイン領域を構
成するＮ+ シリコン層１０ａ上にドリフト領域を構成す
るＮエピタキシャル層１０ｂを設けたシリコン基板１０
を用い、Ｎエピタキシャル層内にはＮ型不純物を導入し
たＮ表面高濃度領域１１が形成されている。Ｎ表面高濃
度領域の表面側から深さ方向にかけての濃度分布は、そ
の最大濃度位置が縦型トランジスタの動作時にＰボディ
領域１６の主表面側に形成されるチャネル電流領域の深
さより深い位置Ｋに設られ、最表面側における濃度は、
従来と同程度ないしそれ以下の濃度に形成される。その
ため、縦型トランジスタのしきい値電圧を従来と同程度
の低い値にすることができると共に、オン抵抗を従来よ
り低くすることができる。
Description
【０００１】
【発明の技術分野】本発明は、半導体装置及びその製造
方法に係り、特に縦型絶縁ゲート半導体装置及びその製
造方法に関する。
方法に係り、特に縦型絶縁ゲート半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】従来、縦型絶縁ゲート半導体装置の一例
である縦型ＭＯＳ電界効果トランジスタ（以下、縦型ト
ランジスタと記す）は、例えば図８に示すように、Ｎ+
型半導体層１ａ（ドレイン領域）上にＮエピタキシャル
層１ｂ（ドリフト領域）を有する半導体基板１を用いて
形成される。
である縦型ＭＯＳ電界効果トランジスタ（以下、縦型ト
ランジスタと記す）は、例えば図８に示すように、Ｎ+
型半導体層１ａ（ドレイン領域）上にＮエピタキシャル
層１ｂ（ドリフト領域）を有する半導体基板１を用いて
形成される。
【０００３】この縦型トランジスタにおいては、半導体
基板１のＮエピタキシャル層１ｂ内にＮ型不純物を導入
してＮ表面高濃度領域２が形成され、その濃度分布は、
図９の一点鎖線に示すように、表面側の不純物の濃度が
Ｎエピタキシャル層１ｂの濃度より高く、表面側から基
板内にかけて徐々に濃度が低くなるようになっていた。
このＮ表面高濃度領域２の形成されたＮエピタキシャル
層１ｂの表面上の一部にゲート酸化膜３が熱酸化工程に
より形成され、ゲート酸化膜３上の一部にリンを含む多
結晶シリコンからなるゲート電極４がＣＶＤ技術により
形成され、さらにゲート電極４上に酸化膜５がＣＶＤ技
術により形成される。かかる構成において、半導体基板
１の主表面側からＮ型表面高濃度領域２にＰ型不純物を
導入してゲート電極４の下側に広がりかつＮ型表面高濃
度領域２より深いＰボディ領域６が形成され、Ｐボディ
領域６内の一部にＮ型不純物を導入してゲート電極４の
下側に広がりかつＮ型表面高濃度領域２より浅いＮ+ ソ
ース領域７が形成される。さらに、Ｎ+ ソース領域７内
の一部にＰ型不純物を導入し、Ｎ+ ソース領域７の深さ
より深いＰ+ ボディ領域８が形成される。そして、半導
体基板１の主表面側には、Ｎ+ ソース領域７とＰ+ ボデ
ィ領域８に共通のソース電極９ａが形成され、裏面側に
はドレイン電極９ｂが形成される。
基板１のＮエピタキシャル層１ｂ内にＮ型不純物を導入
してＮ表面高濃度領域２が形成され、その濃度分布は、
図９の一点鎖線に示すように、表面側の不純物の濃度が
Ｎエピタキシャル層１ｂの濃度より高く、表面側から基
板内にかけて徐々に濃度が低くなるようになっていた。
このＮ表面高濃度領域２の形成されたＮエピタキシャル
層１ｂの表面上の一部にゲート酸化膜３が熱酸化工程に
より形成され、ゲート酸化膜３上の一部にリンを含む多
結晶シリコンからなるゲート電極４がＣＶＤ技術により
形成され、さらにゲート電極４上に酸化膜５がＣＶＤ技
術により形成される。かかる構成において、半導体基板
１の主表面側からＮ型表面高濃度領域２にＰ型不純物を
導入してゲート電極４の下側に広がりかつＮ型表面高濃
度領域２より深いＰボディ領域６が形成され、Ｐボディ
領域６内の一部にＮ型不純物を導入してゲート電極４の
下側に広がりかつＮ型表面高濃度領域２より浅いＮ+ ソ
ース領域７が形成される。さらに、Ｎ+ ソース領域７内
の一部にＰ型不純物を導入し、Ｎ+ ソース領域７の深さ
より深いＰ+ ボディ領域８が形成される。そして、半導
体基板１の主表面側には、Ｎ+ ソース領域７とＰ+ ボデ
ィ領域８に共通のソース電極９ａが形成され、裏面側に
はドレイン電極９ｂが形成される。
【０００４】
【発明が解決しようとする課題】ところで、上記縦型ト
ランジスタのオン抵抗を低くするためには、Ｎ表面高濃
度領域２の濃度を高くすること、すなわち縦型トランジ
スタの動作時にＰボディ領域６の表面側に所定深さに形
成されるチャネル電流領域の抵抗を低くすることが有効
である。一方、ゲートのしきい値電圧を低くするために
は、Ｐボディ領域６の表面濃度を低くする必要がある。
しかし、Ｎ表面高濃度領域２の最表面側の濃度がＰボデ
ィ領域６の表面濃度に近づくにしたがって、しきい値電
圧のばらつきが大きくなり縦型トランジスタの動作が不
安定なるという問題がある。すなわち、従来の縦型トラ
ンジスタのようにＮ表面高濃度領域２の濃度分布が表面
側から基板内にかけて低くなるような構造では、同時に
オン抵抗としきい値電圧を低くすることが困難であっ
た。
ランジスタのオン抵抗を低くするためには、Ｎ表面高濃
度領域２の濃度を高くすること、すなわち縦型トランジ
スタの動作時にＰボディ領域６の表面側に所定深さに形
成されるチャネル電流領域の抵抗を低くすることが有効
である。一方、ゲートのしきい値電圧を低くするために
は、Ｐボディ領域６の表面濃度を低くする必要がある。
しかし、Ｎ表面高濃度領域２の最表面側の濃度がＰボデ
ィ領域６の表面濃度に近づくにしたがって、しきい値電
圧のばらつきが大きくなり縦型トランジスタの動作が不
安定なるという問題がある。すなわち、従来の縦型トラ
ンジスタのようにＮ表面高濃度領域２の濃度分布が表面
側から基板内にかけて低くなるような構造では、同時に
オン抵抗としきい値電圧を低くすることが困難であっ
た。
【０００５】本発明は、上記した問題を解決しようとす
るもので、オン抵抗としきい値電圧とを同時に低くでき
る縦型半導体装置及びその製造方法を提供することを目
的とする。
るもので、オン抵抗としきい値電圧とを同時に低くでき
る縦型半導体装置及びその製造方法を提供することを目
的とする。
【０００６】
【課題を解決するための手段及び発明の効果】上記目的
を達成するために、上記請求項１に係る発明の構成上の
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板と、半導体基板の主表面側の全面に第１導電型の不
純物を導入して導電層より浅くかつ高い濃度に形成した
表面高濃度領域と、主表面側の一部に設けた第１絶縁膜
と、第１絶縁膜上の一部に設けた電極膜と、主表面側か
ら半導体基板内に第２導電型の不純物を導入して形成し
電極膜の下側にまで広がると共に表面高濃度領域より深
い第１導電領域と、第１導電領域内に第１導電型の不純
物を導入して形成し電極膜の下側にまで広がると共に、
表面高濃度領域より浅い第２導電領域と、第２導電領域
内の一部に第２導電型の不純物を導入して形成した第２
導電領域より深い第３導電領域とを備えた半導体装置に
おいて、表面高濃度領域の最大濃度位置を、半導体装置
の動作中に第１導電領域の主表面側に形成されるチャネ
ル電流領域の深さより深い位置に設けたことにある。
を達成するために、上記請求項１に係る発明の構成上の
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板と、半導体基板の主表面側の全面に第１導電型の不
純物を導入して導電層より浅くかつ高い濃度に形成した
表面高濃度領域と、主表面側の一部に設けた第１絶縁膜
と、第１絶縁膜上の一部に設けた電極膜と、主表面側か
ら半導体基板内に第２導電型の不純物を導入して形成し
電極膜の下側にまで広がると共に表面高濃度領域より深
い第１導電領域と、第１導電領域内に第１導電型の不純
物を導入して形成し電極膜の下側にまで広がると共に、
表面高濃度領域より浅い第２導電領域と、第２導電領域
内の一部に第２導電型の不純物を導入して形成した第２
導電領域より深い第３導電領域とを備えた半導体装置に
おいて、表面高濃度領域の最大濃度位置を、半導体装置
の動作中に第１導電領域の主表面側に形成されるチャネ
ル電流領域の深さより深い位置に設けたことにある。
【０００７】上記のように請求項１に係る発明を構成し
たことにより、半導体装置の動作中に第１導電領域の表
面側に形成される所定深さのチャネル電流領域におい
て、最表面側の表面高濃度領域の濃度を従来と同程度な
いしそれ以下にすることができるので、しきい値電圧の
ばらつきをもたらすことなく、従来と同程度の低いしき
い値電圧を得ることができる。さらに、表面高濃度領域
の最大濃度位置を上記チャネル電流領域より深い位置と
することにより、表面高濃度領域の濃度を表面高濃度領
域全体として従来より高い値にすることができるので、
オン抵抗を従来より低くすることができる。すなわち、
請求項１に係る発明によれば、オン抵抗としきい値電圧
がともに低い半導体装置を得ることができる。
たことにより、半導体装置の動作中に第１導電領域の表
面側に形成される所定深さのチャネル電流領域におい
て、最表面側の表面高濃度領域の濃度を従来と同程度な
いしそれ以下にすることができるので、しきい値電圧の
ばらつきをもたらすことなく、従来と同程度の低いしき
い値電圧を得ることができる。さらに、表面高濃度領域
の最大濃度位置を上記チャネル電流領域より深い位置と
することにより、表面高濃度領域の濃度を表面高濃度領
域全体として従来より高い値にすることができるので、
オン抵抗を従来より低くすることができる。すなわち、
請求項１に係る発明によれば、オン抵抗としきい値電圧
がともに低い半導体装置を得ることができる。
【０００８】また、上記請求項２に係る発明の構成上の
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板と、半導体基板の導電層内に設けた溝部と、半導体
基板の主表面側の全面に第１導電型の不純物を導入して
導電層より浅くかつ高い濃度に形成した表面高濃度領域
と、主表面側の溝部及びその周囲に設けた第１絶縁膜
と、溝部内に設けた電極膜と、主表面側から半導体基板
内に第２導電型の不純物を導入して形成した表面高濃度
領域より深い第１導電領域と、第１導電領域内に第１導
電型の不純物を導入して形成した表面高濃度領域より浅
い第２導電領域と、第２導電領域内の一部に第２導電型
の不純物を導入して形成した第２導電領域より深い第３
導電領域とを備えた半導体装置において、表面高濃度領
域の最大濃度位置を、半導体装置の動作中に第１導電領
域の主表面側に形成されるチャネル電流領域の深さより
深い位置に設けたことにある。
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板と、半導体基板の導電層内に設けた溝部と、半導体
基板の主表面側の全面に第１導電型の不純物を導入して
導電層より浅くかつ高い濃度に形成した表面高濃度領域
と、主表面側の溝部及びその周囲に設けた第１絶縁膜
と、溝部内に設けた電極膜と、主表面側から半導体基板
内に第２導電型の不純物を導入して形成した表面高濃度
領域より深い第１導電領域と、第１導電領域内に第１導
電型の不純物を導入して形成した表面高濃度領域より浅
い第２導電領域と、第２導電領域内の一部に第２導電型
の不純物を導入して形成した第２導電領域より深い第３
導電領域とを備えた半導体装置において、表面高濃度領
域の最大濃度位置を、半導体装置の動作中に第１導電領
域の主表面側に形成されるチャネル電流領域の深さより
深い位置に設けたことにある。
【０００９】上記のように請求項２に係る発明を構成し
たことにより、溝型ゲート構造の縦型半導体装置につい
ても、上記請求項１に係る発明と同様の効果を得ること
ができる。
たことにより、溝型ゲート構造の縦型半導体装置につい
ても、上記請求項１に係る発明と同様の効果を得ること
ができる。
【００１０】また、上記請求項３に係る発明の構成上の
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板を用い、半導体基板の主表面側に第１絶縁膜を形成
する工程と、半導体基板の主表面側の全面に第１導電型
の不純物を導入して導電層より浅くかつ濃度が高い表面
高濃度領域を形成する工程と、第１絶縁膜上の一部に電
極膜を形成する工程と、電極膜を被覆する第２絶縁膜を
形成する工程と、主表面側から半導体基板内に第２導電
型の不純物を導入して電極膜の下側に広がると共に表面
高濃度領域より深い第１導電領域を形成する工程と、第
１導電領域内に第１導電型の不純物を導入して電極膜の
下側にまで広がると共に表面高濃度領域より浅い第２導
電領域を形成する工程と、半導体基板の主表面側に第３
絶縁膜を形成する第３絶縁膜形成工程と、第３絶縁膜の
一部を除去して設けた開口から第２導電領域内に第２導
電型の不純物を導入して、第２導電領域より深い第３導
電領域を形成する工程とを設けた半導体装置の製造方法
において、表面高濃度領域の最大濃度位置を、半導体装
置の動作中に第１導電領域の主表面側に形成されるチャ
ネル電流領域の深さより深くなるように形成したことに
ある。
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板を用い、半導体基板の主表面側に第１絶縁膜を形成
する工程と、半導体基板の主表面側の全面に第１導電型
の不純物を導入して導電層より浅くかつ濃度が高い表面
高濃度領域を形成する工程と、第１絶縁膜上の一部に電
極膜を形成する工程と、電極膜を被覆する第２絶縁膜を
形成する工程と、主表面側から半導体基板内に第２導電
型の不純物を導入して電極膜の下側に広がると共に表面
高濃度領域より深い第１導電領域を形成する工程と、第
１導電領域内に第１導電型の不純物を導入して電極膜の
下側にまで広がると共に表面高濃度領域より浅い第２導
電領域を形成する工程と、半導体基板の主表面側に第３
絶縁膜を形成する第３絶縁膜形成工程と、第３絶縁膜の
一部を除去して設けた開口から第２導電領域内に第２導
電型の不純物を導入して、第２導電領域より深い第３導
電領域を形成する工程とを設けた半導体装置の製造方法
において、表面高濃度領域の最大濃度位置を、半導体装
置の動作中に第１導電領域の主表面側に形成されるチャ
ネル電流領域の深さより深くなるように形成したことに
ある。
【００１１】上記のように請求項３に係る発明を構成し
たことにより、半導体装置の動作中に第１導電領域の表
面側に形成されるチャネル電流領域において、最表面で
の表面高濃度領域の濃度を従来と同程度ないしそれ以下
にすることができ、かつ表面高濃度領域の最大濃度位置
を上記チャネル電流領域より深い位置とすることによ
り、チャネル電流領域における表面高濃度領域の濃度を
従来より高くすることができる。その結果、請求項３に
係る発明によれば、しきい値電圧のばらつきをもたらす
ことなく従来と同程度の低いしきい値電圧を得ることが
できると同時に、従来よりオン抵抗を低くすることがで
きる。
たことにより、半導体装置の動作中に第１導電領域の表
面側に形成されるチャネル電流領域において、最表面で
の表面高濃度領域の濃度を従来と同程度ないしそれ以下
にすることができ、かつ表面高濃度領域の最大濃度位置
を上記チャネル電流領域より深い位置とすることによ
り、チャネル電流領域における表面高濃度領域の濃度を
従来より高くすることができる。その結果、請求項３に
係る発明によれば、しきい値電圧のばらつきをもたらす
ことなく従来と同程度の低いしきい値電圧を得ることが
できると同時に、従来よりオン抵抗を低くすることがで
きる。
【００１２】また、上記請求項４に係る発明の構成上の
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板を用い、半導体基板の導電層内に溝部を形成する工
程と、半導体基板の主表面側に第１絶縁膜を形成する工
程と、半導体基板の主表面側の全面に第１導電型の不純
物を導入して導電層より浅くかつ濃度が高い表面高濃度
領域を形成する工程と、溝部内に電極膜を形成する工程
と、電極膜を被覆する第２絶縁膜を形成する工程と、主
表面側から半導体基板内に第２導電型の不純物を導入し
て表面高濃度領域より深い第１導電領域を形成する工程
と、第１導電領域内に第１導電型の不純物を導入して、
表面高濃度領域より浅い第２導電領域を形成する工程
と、半導体基板の主表面側に第３絶縁膜を形成する第３
絶縁膜形成工程と、第３絶縁膜の一部を除去して設けた
開口から第２導電領域内に第２導電型の不純物を導入し
て、第２導電領域より深い第３導電領域を形成する工程
とを設けた半導体装置の製造方法において、表面高濃度
領域の最大濃度位置を、半導体装置の動作中に第１導電
領域の主表面側に形成されるチャネル電流領域の深さよ
り深くなるように形成したことにある。
特徴は、主表面側に第１導電型の導電層を設けた半導体
基板を用い、半導体基板の導電層内に溝部を形成する工
程と、半導体基板の主表面側に第１絶縁膜を形成する工
程と、半導体基板の主表面側の全面に第１導電型の不純
物を導入して導電層より浅くかつ濃度が高い表面高濃度
領域を形成する工程と、溝部内に電極膜を形成する工程
と、電極膜を被覆する第２絶縁膜を形成する工程と、主
表面側から半導体基板内に第２導電型の不純物を導入し
て表面高濃度領域より深い第１導電領域を形成する工程
と、第１導電領域内に第１導電型の不純物を導入して、
表面高濃度領域より浅い第２導電領域を形成する工程
と、半導体基板の主表面側に第３絶縁膜を形成する第３
絶縁膜形成工程と、第３絶縁膜の一部を除去して設けた
開口から第２導電領域内に第２導電型の不純物を導入し
て、第２導電領域より深い第３導電領域を形成する工程
とを設けた半導体装置の製造方法において、表面高濃度
領域の最大濃度位置を、半導体装置の動作中に第１導電
領域の主表面側に形成されるチャネル電流領域の深さよ
り深くなるように形成したことにある。
【００１３】上記のように請求項４に係る発明を構成し
たことにより、溝型ゲート構造の縦型半導体装置の製造
においても、上記請求項３に係る発明と同様の効果を得
ることができる。
たことにより、溝型ゲート構造の縦型半導体装置の製造
においても、上記請求項３に係る発明と同様の効果を得
ることができる。
【００１４】
【発明の実施の形態】以下、本発明の一実施の形態を図
面を用いて説明すると、図１は、第１の実施形態に係る
縦型ＭＯＳ電界効果トランジスタ（以下、縦型トランジ
スタと記す）の断面を模式図により示したものである。
面を用いて説明すると、図１は、第１の実施形態に係る
縦型ＭＯＳ電界効果トランジスタ（以下、縦型トランジ
スタと記す）の断面を模式図により示したものである。
【００１５】この縦型トランジスタは、ドレイン領域を
構成するＮ+ シリコン層１０ａ上にドリフト領域を構成
する導電層であるＮエピタキシャル層１０ｂを設けたシ
リコン半導体基板（以下、シリコン基板と記す）１０を
用いて製造される。
構成するＮ+ シリコン層１０ａ上にドリフト領域を構成
する導電層であるＮエピタキシャル層１０ｂを設けたシ
リコン半導体基板（以下、シリコン基板と記す）１０を
用いて製造される。
【００１６】Ｎエピタキシャル層１０ｂ内にはＮ型不純
物を導入したＮ表面高濃度領域１１が設けられる。Ｎ表
面高濃度領域１１の表面側から深さ方向にかけての濃度
分布は、図２の矢印に示すように、最表面側においては
従来と同程度ないしそれ以下の濃度に形成され、深さ方
向に濃度が増大し、その最大濃度位置が後述する縦型ト
ランジスタの動作時にＰボディ領域１６の主表面側に形
成される数原子層程度の深さのチャネル電流領域より深
い位置Ｋに設られている。
物を導入したＮ表面高濃度領域１１が設けられる。Ｎ表
面高濃度領域１１の表面側から深さ方向にかけての濃度
分布は、図２の矢印に示すように、最表面側においては
従来と同程度ないしそれ以下の濃度に形成され、深さ方
向に濃度が増大し、その最大濃度位置が後述する縦型ト
ランジスタの動作時にＰボディ領域１６の主表面側に形
成される数原子層程度の深さのチャネル電流領域より深
い位置Ｋに設られている。
【００１７】シリコン基板１０の主表面上の一部には第
１絶縁膜であるゲート酸化膜１２が設けられ、ゲート酸
化膜１２上の一部には電極膜であるゲート電極１３が設
けられ、さらにゲート電極１３を被覆する第２絶縁膜で
あるシリコン酸化膜１４が設けられている。またゲート
電極１３及びシリコン酸化膜１４の側壁には、第３絶縁
膜である側壁シリコン酸化膜１７ａを設けている。かか
る構成のシリコン基板１０のＮエピタキシャル層１０ｂ
にＰ型不純物を導入してゲート電極１３の下側に広がっ
た第１導電領域であるＰボディ領域１６と、Ｐボディ領
域１６内にＮ型不純物を導入してゲート電極１３の下側
に広がった第２導電領域であるＮ+ ソース領域１５を形
成している。Ｐボディ領域１６は、Ｎ表面高濃度領域１
１より深く、Ｎ+ ソース領域１５は、Ｎ表面高濃度領域
１１より浅くなっている。さらに、Ｎ+ ソース領域１５
内の一部には主表面側からＰ型不純物を導入し、Ｎ+ ソ
ース領域１５より深い第３導電領域であるＰ+ ボディ領
域１８を形成している。そして、縦型トランジスタは、
シリコン基板１０の主表面側にＮ+ ソース領域１５とＰ
+ ボディ領域１８に共通のソース電極１９を設けてお
り、その裏面側にドレイン電極２０を設けている。
１絶縁膜であるゲート酸化膜１２が設けられ、ゲート酸
化膜１２上の一部には電極膜であるゲート電極１３が設
けられ、さらにゲート電極１３を被覆する第２絶縁膜で
あるシリコン酸化膜１４が設けられている。またゲート
電極１３及びシリコン酸化膜１４の側壁には、第３絶縁
膜である側壁シリコン酸化膜１７ａを設けている。かか
る構成のシリコン基板１０のＮエピタキシャル層１０ｂ
にＰ型不純物を導入してゲート電極１３の下側に広がっ
た第１導電領域であるＰボディ領域１６と、Ｐボディ領
域１６内にＮ型不純物を導入してゲート電極１３の下側
に広がった第２導電領域であるＮ+ ソース領域１５を形
成している。Ｐボディ領域１６は、Ｎ表面高濃度領域１
１より深く、Ｎ+ ソース領域１５は、Ｎ表面高濃度領域
１１より浅くなっている。さらに、Ｎ+ ソース領域１５
内の一部には主表面側からＰ型不純物を導入し、Ｎ+ ソ
ース領域１５より深い第３導電領域であるＰ+ ボディ領
域１８を形成している。そして、縦型トランジスタは、
シリコン基板１０の主表面側にＮ+ ソース領域１５とＰ
+ ボディ領域１８に共通のソース電極１９を設けてお
り、その裏面側にドレイン電極２０を設けている。
【００１８】つぎに、この縦型トランジスタの製造工程
を、図３〜図５を用いて説明する。まず、シリコン基板
１０を熱酸化することによりＮエピタキシャル層１０ｂ
（例えば耐圧を６０Ｖとした場合、濃度は１×１０16ｃ
ｍー3程度とする）表面にゲート酸化膜１２を形成する。
つぎに、ゲート酸化膜１２を通してシリコン基板１０全
面にりんＰ等の５価の不純物をイオン注入法により導入
してＮエピタキシャル層１０ｂ内にＮ表面高濃度領域１
１を形成する（図３（ａ）参照）。Ｎ表面高濃度領域１
１の深さ方向の濃度分布は上記した通りである。つぎ
に、ゲート酸化膜１２上に化学気相成長法（以下、ＣＶ
Ｄ法と記す）によりりんＰを含んだ多結晶シリコン膜で
あるゲート電極１３を成長させ、つづいてシリコン酸化
膜１４を形成する（図３（ｂ）参照）。ゲート電極１３
及びシリコン酸化膜１４の一部分を周知のホトリソグラ
フィ技術及び反応イオンエッチング技術（ＲＩＥ）によ
り選択的に除去する（図３（ｃ）参照）。
を、図３〜図５を用いて説明する。まず、シリコン基板
１０を熱酸化することによりＮエピタキシャル層１０ｂ
（例えば耐圧を６０Ｖとした場合、濃度は１×１０16ｃ
ｍー3程度とする）表面にゲート酸化膜１２を形成する。
つぎに、ゲート酸化膜１２を通してシリコン基板１０全
面にりんＰ等の５価の不純物をイオン注入法により導入
してＮエピタキシャル層１０ｂ内にＮ表面高濃度領域１
１を形成する（図３（ａ）参照）。Ｎ表面高濃度領域１
１の深さ方向の濃度分布は上記した通りである。つぎ
に、ゲート酸化膜１２上に化学気相成長法（以下、ＣＶ
Ｄ法と記す）によりりんＰを含んだ多結晶シリコン膜で
あるゲート電極１３を成長させ、つづいてシリコン酸化
膜１４を形成する（図３（ｂ）参照）。ゲート電極１３
及びシリコン酸化膜１４の一部分を周知のホトリソグラ
フィ技術及び反応イオンエッチング技術（ＲＩＥ）によ
り選択的に除去する（図３（ｃ）参照）。
【００１９】つぎに、ゲート電極１３をマスクとしてシ
リコン基板１０にひ素Ａｓ等の５価の不純物をイオン注
入法により導入して、上記Ｎ表面高濃度領域１１より浅
いＮ+ ソース領域１５を形成する（図３（ｃ）参照）。
つぎに、同じくゲート電極１３をマスクとしてシリコン
基板１０にホウ素Ｂ等の３価の不純物を斜めイオン注入
法により導入して、上記Ｎ表面高濃度領域１１より深い
Ｐボディ領域１６を形成する（図４（ｄ）参照）。斜め
イオン注入により、ゲート酸化膜１２の下のＰボディ領
域１６の最大不純物濃度の位置をＰボディ領域１６の中
央またはドリフト接合付近になるようにする。ただし、
斜めイオン注入に限らず通常のイオン注入法を用いるこ
ともできる。なお、Ｐボディ領域１６をＮ表面高濃度領
域１１より深くしたことにより、Ｐボディ領域１６とド
リフト領域（Ｎエピタキシャル層１０ｂ）間のｐｎ接合
の電界強度が高くなることはないので、この部分の耐圧
が適正に保たれる。
リコン基板１０にひ素Ａｓ等の５価の不純物をイオン注
入法により導入して、上記Ｎ表面高濃度領域１１より浅
いＮ+ ソース領域１５を形成する（図３（ｃ）参照）。
つぎに、同じくゲート電極１３をマスクとしてシリコン
基板１０にホウ素Ｂ等の３価の不純物を斜めイオン注入
法により導入して、上記Ｎ表面高濃度領域１１より深い
Ｐボディ領域１６を形成する（図４（ｄ）参照）。斜め
イオン注入により、ゲート酸化膜１２の下のＰボディ領
域１６の最大不純物濃度の位置をＰボディ領域１６の中
央またはドリフト接合付近になるようにする。ただし、
斜めイオン注入に限らず通常のイオン注入法を用いるこ
ともできる。なお、Ｐボディ領域１６をＮ表面高濃度領
域１１より深くしたことにより、Ｐボディ領域１６とド
リフト領域（Ｎエピタキシャル層１０ｂ）間のｐｎ接合
の電界強度が高くなることはないので、この部分の耐圧
が適正に保たれる。
【００２０】つぎに、シリコン基板１０の主表面側に、
ＣＶＤ法によりりんＰを含んだシリコン酸化膜１７を成
長させる（図４（ｅ）参照）。このシリコン酸化膜１７
を反応イオンエッチング法により異方性エッチングを行
い、シリコン基板１０の表面を露出させると共に、ゲー
ト電極１３及びシリコン酸化膜１４の側壁に酸化膜１７
ａを形成する（図４（ｆ）参照）。このエッチングの終
了は、シリコン面が露出したときに、プラズマの発光強
度が変化することにより正確に判定される。
ＣＶＤ法によりりんＰを含んだシリコン酸化膜１７を成
長させる（図４（ｅ）参照）。このシリコン酸化膜１７
を反応イオンエッチング法により異方性エッチングを行
い、シリコン基板１０の表面を露出させると共に、ゲー
ト電極１３及びシリコン酸化膜１４の側壁に酸化膜１７
ａを形成する（図４（ｆ）参照）。このエッチングの終
了は、シリコン面が露出したときに、プラズマの発光強
度が変化することにより正確に判定される。
【００２１】つぎに、側壁シリコン酸化膜１７ａをマス
クとしてシリコン基板１０にホウ素Ｂ等の３価の不純物
をイオン注入法により導入してＮ+ ソース領域１５より
深いＰ+ ボディ領域１８を形成する（図５（ｇ）参
照）。その後、シリコン基板１０を低温熱処理（例え
ば、９００℃３０分）または高温短時間熱処理（例え
ば、１１００℃３０秒）することにより、Ｎ表面高濃度
領域１１、Ｎ+ ソース領域１５、Ｐボディ領域１６及び
Ｐ+ ボディ領域１８をほとんど熱拡散することなしに活
性化させることができる。ただし、この熱処理について
は、個々の領域の形成後に行うこともできる。
クとしてシリコン基板１０にホウ素Ｂ等の３価の不純物
をイオン注入法により導入してＮ+ ソース領域１５より
深いＰ+ ボディ領域１８を形成する（図５（ｇ）参
照）。その後、シリコン基板１０を低温熱処理（例え
ば、９００℃３０分）または高温短時間熱処理（例え
ば、１１００℃３０秒）することにより、Ｎ表面高濃度
領域１１、Ｎ+ ソース領域１５、Ｐボディ領域１６及び
Ｐ+ ボディ領域１８をほとんど熱拡散することなしに活
性化させることができる。ただし、この熱処理について
は、個々の領域の形成後に行うこともできる。
【００２２】さらに、シリコン膜１４、側壁シリコン酸
化膜１７ａ及びゲート酸化膜１２の一部を、等方エッチ
ングにより除去し、Ｎ+ ソース領域１５の一部を露出さ
せると共に、側壁シリコン酸化膜１７ａの幅を所望の幅
にする（図５（ｈ）参照）。そして、シリコン基板１０
の主表面側にアルミニウム等の金属をスパッタリング等
により蒸着し、Ｎ+ ソース領域１５とＰ+ ボディ領域１
８共通のソース電極１９を形成し、さらにシリコン基板
１０の裏面側に金属膜を蒸着することによりドレイン電
極２０を形成する（図５（ｉ）参照）。
化膜１７ａ及びゲート酸化膜１２の一部を、等方エッチ
ングにより除去し、Ｎ+ ソース領域１５の一部を露出さ
せると共に、側壁シリコン酸化膜１７ａの幅を所望の幅
にする（図５（ｈ）参照）。そして、シリコン基板１０
の主表面側にアルミニウム等の金属をスパッタリング等
により蒸着し、Ｎ+ ソース領域１５とＰ+ ボディ領域１
８共通のソース電極１９を形成し、さらにシリコン基板
１０の裏面側に金属膜を蒸着することによりドレイン電
極２０を形成する（図５（ｉ）参照）。
【００２３】つぎに、上記縦型トランジスタの動作につ
いて説明する。ゲート電極１３にしきい値電圧以上の電
圧を加えると、ゲート酸化膜下のＰボディ領域１６の表
面に数原子層程度の深さのチャネル電流領域（図示しな
い）が形成され、ソース電極１９及びドレイン電極２０
に電圧を加えることにより、チャネル電流領域を通して
電流が流れ、縦型トランジスタの動作が開始される。
いて説明する。ゲート電極１３にしきい値電圧以上の電
圧を加えると、ゲート酸化膜下のＰボディ領域１６の表
面に数原子層程度の深さのチャネル電流領域（図示しな
い）が形成され、ソース電極１９及びドレイン電極２０
に電圧を加えることにより、チャネル電流領域を通して
電流が流れ、縦型トランジスタの動作が開始される。
【００２４】このとき、Ｐボディ領域１６におけるＮ表
面高濃度領域１１の濃度は、図２に示すように、最表面
位置では従来と同程度ないしそれ以下であり、深さ方向
に徐々に大きくなり、最大濃度位置が上記チャネル電流
領域より深い位置Ｋになるように形成されている。
面高濃度領域１１の濃度は、図２に示すように、最表面
位置では従来と同程度ないしそれ以下であり、深さ方向
に徐々に大きくなり、最大濃度位置が上記チャネル電流
領域より深い位置Ｋになるように形成されている。
【００２５】その結果、縦型トランジスタのゲート電圧
のしきい値を不安定にすることなく従来と同程度の低い
値にすることができる。同時に、Ｎ表面高濃度領域１１
の濃度を、Ｎ表面高濃度領域全体として従来より高くす
ることができるので、縦型トランジスタのオン抵抗を従
来より低くすることができる。
のしきい値を不安定にすることなく従来と同程度の低い
値にすることができる。同時に、Ｎ表面高濃度領域１１
の濃度を、Ｎ表面高濃度領域全体として従来より高くす
ることができるので、縦型トランジスタのオン抵抗を従
来より低くすることができる。
【００２６】また、上記製造工程により縦型トランジス
タを製造したことにより、従来の製造方法に較べてホト
リソグラフィ工程の回数を、Ｐボディ領域１６とＮ+ ソ
ース領域１５の形成時に１回、Ｐ+ ボディ領域１８形成
時に１回、及びＮ+ ソース領域１５及びＰ+ ボディ領域
１８に共通のソース電極形成時に１回の合計３回省略す
ることができる。その結果、製造工程を大幅に短縮する
ことができ、縦型トランジスタを安価に製造することが
できる。また、Ｎ+ ソース領域１５のソース電極１９と
の接触部分の形成において、ホトリソグラフィの精度を
考慮する必要がないので、その分チップ面積を小さくす
ることができ、ウエハ当りのチップの収率を高めること
によりチップコストを低減させることができる。
タを製造したことにより、従来の製造方法に較べてホト
リソグラフィ工程の回数を、Ｐボディ領域１６とＮ+ ソ
ース領域１５の形成時に１回、Ｐ+ ボディ領域１８形成
時に１回、及びＮ+ ソース領域１５及びＰ+ ボディ領域
１８に共通のソース電極形成時に１回の合計３回省略す
ることができる。その結果、製造工程を大幅に短縮する
ことができ、縦型トランジスタを安価に製造することが
できる。また、Ｎ+ ソース領域１５のソース電極１９と
の接触部分の形成において、ホトリソグラフィの精度を
考慮する必要がないので、その分チップ面積を小さくす
ることができ、ウエハ当りのチップの収率を高めること
によりチップコストを低減させることができる。
【００２７】なお、上記簡略化された製造方法により、
縦型トランジスタを安価に製造することができるが、こ
の縦型トランジスタを上記製造方法以外の従来の方法等
によっても製造することもできる。
縦型トランジスタを安価に製造することができるが、こ
の縦型トランジスタを上記製造方法以外の従来の方法等
によっても製造することもできる。
【００２８】つぎに、本発明の第２の実施形態につい
て、図６により説明する。この縦型トランジスタは、い
わゆるＵ溝ゲートといわれるゲート構造を備えたもの
で、上記シリコン基板１０の主表面側のＮエピタキシャ
ル層１０ｂ内にＵ字形状の溝部３０を設け、ゲート酸化
膜３１を設けた後に、Ｎエピタキシャル層１０ｂ内に上
記Ｎ表面高濃度領域１１（最大濃度位置Ｋ）を形成し、
さらに溝部３０内にゲート電極３２を埋め込んだもので
ある。以後の製造工程は、上記したと同様であり、シリ
コン酸化膜３３、側壁シリコン酸化膜３４、Ｎ+ ソース
領域３５、Ｐボディ領域３６、Ｐ+ ボディ領域３７、ソ
ース電極３８、ドレイン電極３９が形成される。この縦
型トランジスタについても，Ｕ溝を設けたことを除いて
上記第１の実施形態で示した縦型トランジスタと同様の
効果が得られる。また、上記製造方法の利益も同様に得
られる。なお、溝形状についてはＵ字形状の他にＶ字形
状等であってもよい。
て、図６により説明する。この縦型トランジスタは、い
わゆるＵ溝ゲートといわれるゲート構造を備えたもの
で、上記シリコン基板１０の主表面側のＮエピタキシャ
ル層１０ｂ内にＵ字形状の溝部３０を設け、ゲート酸化
膜３１を設けた後に、Ｎエピタキシャル層１０ｂ内に上
記Ｎ表面高濃度領域１１（最大濃度位置Ｋ）を形成し、
さらに溝部３０内にゲート電極３２を埋め込んだもので
ある。以後の製造工程は、上記したと同様であり、シリ
コン酸化膜３３、側壁シリコン酸化膜３４、Ｎ+ ソース
領域３５、Ｐボディ領域３６、Ｐ+ ボディ領域３７、ソ
ース電極３８、ドレイン電極３９が形成される。この縦
型トランジスタについても，Ｕ溝を設けたことを除いて
上記第１の実施形態で示した縦型トランジスタと同様の
効果が得られる。また、上記製造方法の利益も同様に得
られる。なお、溝形状についてはＵ字形状の他にＶ字形
状等であってもよい。
【００２９】つぎに、本発明の第３の実施形態につい
て、図７により説明する。図７に示した半導体装置は、
縦型絶縁ゲートバイポーラトランジスタと言われるもの
で、上記縦型トランジスタの裏面側にＰ+ ドレイン層４
０を設けたものであり、Ｎエピタキシャル層１０ｂ内に
は上記Ｎ表面高濃度領域１１（最大濃度位置Ｋ）を設け
ている。すなわち、上記第１の実施形態で示した縦型ト
ランジスタとはドレイン領域の構造のみが異なってい
る。このトランジスタは、周知のように縦型電界効果ト
ランジスタより高耐圧を得ることができるものである。
この絶縁ゲートバイポーラトランジスタについても、上
記構造及び製造方法を適用することができ、上記の効果
を得ることができる。そして、縦型絶縁ゲートバイポー
ラトランジスタについても、上記第２の実施形態に示し
たように、ゲート部分を溝構造にすることができる。
て、図７により説明する。図７に示した半導体装置は、
縦型絶縁ゲートバイポーラトランジスタと言われるもの
で、上記縦型トランジスタの裏面側にＰ+ ドレイン層４
０を設けたものであり、Ｎエピタキシャル層１０ｂ内に
は上記Ｎ表面高濃度領域１１（最大濃度位置Ｋ）を設け
ている。すなわち、上記第１の実施形態で示した縦型ト
ランジスタとはドレイン領域の構造のみが異なってい
る。このトランジスタは、周知のように縦型電界効果ト
ランジスタより高耐圧を得ることができるものである。
この絶縁ゲートバイポーラトランジスタについても、上
記構造及び製造方法を適用することができ、上記の効果
を得ることができる。そして、縦型絶縁ゲートバイポー
ラトランジスタについても、上記第２の実施形態に示し
たように、ゲート部分を溝構造にすることができる。
【００３０】なお、上記各半導体装置は、Ｎチャネルタ
イプになっているが、各領域の極性を反転させたＰチャ
ネルタイプとすることもできる。また、ドレイン電極を
主表面のゲート電極、ソース電極と離間した位置に置く
こともできる。また、半導体の材料としても、シリコン
に限らずガリウムヒ素等の化合物半導体を用いることも
できる。
イプになっているが、各領域の極性を反転させたＰチャ
ネルタイプとすることもできる。また、ドレイン電極を
主表面のゲート電極、ソース電極と離間した位置に置く
こともできる。また、半導体の材料としても、シリコン
に限らずガリウムヒ素等の化合物半導体を用いることも
できる。
【図１】本発明の第１の実施形態である縦型絶縁ゲート
電界効果トランジスタの断面を示す模式図である。
電界効果トランジスタの断面を示す模式図である。
【図２】同縦型絶縁ゲート電界効果トランジスタの図１
のII- II線方向の断面におけるＮ表面高濃度領域の濃度
分布を概略的に示すグラフである。
のII- II線方向の断面におけるＮ表面高濃度領域の濃度
分布を概略的に示すグラフである。
【図３】同縦型絶縁ゲート電界効果トランジスタの製造
工程の一部を示す基板断面の模式図である。
工程の一部を示す基板断面の模式図である。
【図４】同製造工程の一部を示す基板断面の模式図であ
る。
る。
【図５】同製造工程の一部を示す基板断面の模式図であ
る。
る。
【図６】第２の実施形態であるＵ溝型のゲート構造の縦
型絶縁ゲート電界効果トランジスタの断面を示す模式図
である。
型絶縁ゲート電界効果トランジスタの断面を示す模式図
である。
【図７】第３の実施形態である縦型絶縁ゲートバイポー
ラトランジスタの断面を示す模式図である。
ラトランジスタの断面を示す模式図である。
【図８】従来例の縦型絶縁ゲート電界効果トランジスタ
の断面を示す模式図である。
の断面を示す模式図である。
【図９】同縦型絶縁ゲート電界効果トランジスタの図８
のIX- IX線方向の断面におけるＮ表面高濃度領域の濃度
分布を概略的に示すグラフである。
のIX- IX線方向の断面におけるＮ表面高濃度領域の濃度
分布を概略的に示すグラフである。
１０…シリコン基板、１０ａ…Ｎ+ シリコン層、１０ｂ
…Ｎエピタキシャル層、１１…Ｎ表面高濃度領域、１２
…ゲート酸化膜、１３…ゲート電極、１４…シリコン酸
化膜、１５…Ｎ+ ソース領域、１６…Ｐボディ領域、１
７…シリコン酸化膜、１７ａ…側壁シリコン酸化膜、１
８…Ｐ+ ボディ領域、１９…ソース電極、２０…ドレイ
ン電極、３０…溝部、４０…Ｐ+ ドレイン層、Ｋ…最大
濃度位置。
…Ｎエピタキシャル層、１１…Ｎ表面高濃度領域、１２
…ゲート酸化膜、１３…ゲート電極、１４…シリコン酸
化膜、１５…Ｎ+ ソース領域、１６…Ｐボディ領域、１
７…シリコン酸化膜、１７ａ…側壁シリコン酸化膜、１
８…Ｐ+ ボディ領域、１９…ソース電極、２０…ドレイ
ン電極、３０…溝部、４０…Ｐ+ ドレイン層、Ｋ…最大
濃度位置。
Claims (4)
- 【請求項１】 主表面側に第１導電型の導電層を設けた
半導体基板と、同半導体基板の主表面側の全面に第１導
電型の不純物を導入して前記導電層より浅くかつ高い濃
度に形成した表面高濃度領域と、前記主表面側の一部に
設けた第１絶縁膜と、同第１絶縁膜上の一部に設けた電
極膜と、前記主表面側から半導体基板内に第２導電型の
不純物を導入して形成し前記電極膜の下側にまで広がる
と共に前記表面高濃度領域より深い第１導電領域と、同
第１導電領域内に第１導電型の不純物を導入して形成し
前記電極膜の下側にまで広がると共に、前記表面高濃度
領域より浅い第２導電領域と、同第２導電領域内の一部
に第２導電型の不純物を導入して形成した前記第２導電
領域より深い第３導電領域とを備えた半導体装置におい
て、前記表面高濃度領域の最大濃度位置を、同半導体装
置の動作中に前記第１導電領域の主表面側に形成される
チャネル電流領域の深さより深い位置に設けたことを特
徴とする半導体装置。 - 【請求項２】 主表面側に第１導電型の導電層を設けた
半導体基板と、同半導体基板の前記導電層内に設けた溝
部と、同半導体基板の主表面側の全面に第１導電型の不
純物を導入して前記導電層より浅くかつ高い濃度に形成
した表面高濃度領域と、前記主表面側の溝部及びその周
囲に設けた第１絶縁膜と、同溝部内に設けた電極膜と、
前記主表面側から半導体基板内に第２導電型の不純物を
導入して形成した前記表面高濃度領域より深い第１導電
領域と、同第１導電領域内に第１導電型の不純物を導入
して形成した前記表面高濃度領域より浅い第２導電領域
と、同第２導電領域内の一部に第２導電型の不純物を導
入して形成した前記第２導電領域より深い第３導電領域
とを備えた半導体装置において、前記表面高濃度領域の
最大濃度位置を、同半導体装置の動作中に前記第１導電
領域の主表面側に形成されるチャネル電流領域の深さよ
り深い位置に設けたことを特徴とする半導体装置。 - 【請求項３】 主表面側に第１導電型の導電層を設けた
半導体基板を用い、 前記半導体基板の主表面側に第１絶縁膜を形成する工程
と、 前記半導体基板の主表面側の全面に第１導電型の不純物
を導入して前記導電層より浅くかつ濃度が高い表面高濃
度領域を形成する工程と、前記第１絶縁膜上の一部に電
極膜を形成する工程と、 前記電極膜を被覆する第２絶縁膜を形成する工程と、 前記主表面側から前記半導体基板内に第２導電型の不純
物を導入して前記電極膜の下側に広がると共に前記表面
高濃度領域より深い第１導電領域を形成する工程と、 前記第１導電領域内に第１導電型の不純物を導入して前
記電極膜の下側にまで広がると共に前記表面高濃度領域
より浅い第２導電領域を形成する工程と、 前記半導体基板の主表面側に第３絶縁膜を形成する第３
絶縁膜形成工程と、 前記第３絶縁膜の一部を除去して設けた開口から前記第
２導電領域内に第２導電型の不純物を導入して、前記第
２導電領域より深い第３導電領域を形成する工程とを設
けた半導体装置の製造方法において、 前記表面高濃度領域の最大濃度位置を、同半導体装置の
動作中に前記第１導電領域の主表面側に形成されるチャ
ネル電流領域の深さより深くなるように形成したことを
特徴とする半導体装置の製造方法。 - 【請求項４】 主表面側に第１導電型の導電層を設けた
半導体基板を用い、 同半導体基板の前記導電層内に溝部を形成する工程と、 前記半導体基板の主表面側に第１絶縁膜を形成する工程
と、 前記半導体基板の主表面側の全面に第１導電型の不純物
を導入して前記導電層より浅くかつ濃度が高い表面高濃
度領域を形成する工程と、 前記溝部内に電極膜を形成する工程と、 前記電極膜を被覆する第２絶縁膜を形成する工程と、 前記主表面側から前記半導体基板内に第２導電型の不純
物を導入して前記表面高濃度領域より深い第１導電領域
を形成する工程と、 前記第１導電領域内に第１導電型の不純物を導入して、
前記表面高濃度領域より浅い第２導電領域を形成する工
程と、 前記半導体基板の主表面側に第３絶縁膜を形成する第３
絶縁膜形成工程と、 前記第３絶縁膜の一部を除去して設けた開口から前記第
２導電領域内に第２導電型の不純物を導入して、前記第
２導電領域より深い第３導電領域を形成する工程とを設
けた半導体装置の製造方法において、 前記表面高濃度領域の最大濃度位置を、同半導体装置の
動作中に前記第１導電領域の主表面側に形成されるチャ
ネル電流領域の深さより深くなるように形成したことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287647A JPH09129874A (ja) | 1995-11-06 | 1995-11-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287647A JPH09129874A (ja) | 1995-11-06 | 1995-11-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129874A true JPH09129874A (ja) | 1997-05-16 |
Family
ID=17719925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7287647A Pending JPH09129874A (ja) | 1995-11-06 | 1995-11-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129874A (ja) |
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1995
- 1995-11-06 JP JP7287647A patent/JPH09129874A/ja active Pending
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