JP5743246B2 - 半導体装置及び関連する製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体装置を製造する方法一般に関する。より詳細には本発明の実施形態は、水平方向ゲート構造を備えたトレンチ電界効果トランジスタ構造を製造するための方法に関する。
半導体製造においてトランジスタの小型化の優先順位は引き続き高くある。トレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を使用して、側面ＭＯＳＦＥＴ装置よりもチップサイズを小さくした状態で、所望のトランジスタの機能性を提供している。従来トレンチＭＯＳＦＥＴでは、オン状態で所望される抵抗値により必要なサイズが決められていた。最近では、所望されるエネルギー（又は電流）能力及び／又は所望される熱安定性により、トレンチＭＯＳＦＥＴの必要なサイズが決められている。
以下の図面と併せて考察して詳細な説明及び請求項を参照することで、より完全に本発明を理解することができる。これらの図面では全般にわたり同じ参照符号は類似の要素を示している。
本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す上面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の１つ以上の実施形態に係る半導体装置構造、及びその半導体装置構造を製造する例示的な方法を示す断面図。 本発明の一実施形態に係る半導体装置構造を示す断面図。 本発明の別の実施形態に係る半導体装置構造を示す断面図。
下記の詳細な記載は本来説明のみを目的とし、本発明の実施形態又はこれらの実施形態の適用及び使用を限定することを意図しない。本明細書で使用される「例示的な」という言葉は、「事例、具体例、又は実例としての役割を果たすこと」を意味する。例示として本明細書に記載される全ての実施例は、必ずしも他の実施例よりも好適である又は優位であるとは解釈されない。さらに、それらは上記の技術分野、背景技術、概要、又は以下の詳細な説明で示される、又は示唆される全ての理論により制限されることを意図しない。
図１から図１２には、例示的な実施形態による半導体装置構造１００を製造する方法が示されている。下記により詳細に説明するが、この半導体装置構造１００は、トレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として形成され、水平方向ゲート構造を含んで実効チャネル長を長くし、熱密度を低減させ、それにより所与のチップサイズに対するトレンチＭＯＳＦＥＴのエネルギー処理能力が向上する。正確には「ＭＯＳ」とは、金属のゲート電極及び酸化物のゲート絶縁体を有する装置のことを指すが、本発明では、導電性のゲート電極（金属か又は他の導電材料）を含む全ての半導体装置を用いることができ、このゲート電極はゲート絶縁体（酸化物か又は他の絶縁体）に対して設置され、次いでこのゲート絶縁体が半導体基板に対して設置されて、電界効果トランジスタを実装する。本発明では、金属のゲート電極及び酸化物のゲート絶縁体に限定することを意図しない。さらに、本発明をＮ型（又はＮ型チャネル）装置と関連して本明細書に記載することができるが、本発明をＮ型装置に限定されることを意図せず、Ｐ型（又はＰチャネル）装置に関しても同様に実行できることは言うまでもない。ＭＯＳ装置の製造において様々な工程が周知であるので、簡略にするために本明細書では従来の多くの工程を簡潔に記載するだけで、これらの周知の工程の詳細に関しては記載せず完全に省略する。
図１を参照すると、製造工程が示されており、この製造工程は好適な半導体材料１０２の基板を提供し、中空領域１０４（あるいは本明細書ではトレンチと呼ぶ）をこの半導体材料１０２内に形成することにより始まる。一実施形態では、半導体材料１０２は半導体業界において一般的に使用されるようなシリコン材料（例えば、比較的純度の高いシリコン、又はシリコンにゲルマニウム、炭素等の他の元素を混合させたもの等）として実現されるが、他の実施形態では、別の半導体材料を使用することができるということは言うまでもない。従って限定するわけではないが便宜上、本明細書では半導体材料１０２を別の呼び方でシリコン材料と呼ぶ。例示的な実施形態では、シリコン材料１０２に、導電性を決定する不純物型のイオンをドープして装置構造１００に関する電極領域又は端子領域（例えばドレイン領域）を提供する。例えば、Ｎ型チャネル装置に関してシリコン材料１０２にリンイオン（又はリンイオン化種）等の約１０×１０１６／ｃｍ３のドーパント濃度を有するＮ型イオンをドープする。ある実施形態に従えば、ドープされるシリコン材料１０２は、半導体基板（例えば、バルクシリコン基板、絶縁体基板上のシリコン等）上でシリコン材料１０２をエピタキシャルに成長させ、シリコン材料１０２をエピタキシャルに成長させるために使用する反応物にリンイオンを加えてシリコン材料１０２をその場でドープすることで形成される。
例示的な実施形態では、シリコン材料１０２を覆うマスキング材料の層を形成し、マスキング材料をパターニングしてシリコン材料１０２の取り除かれる部分を露出し、残っているマスキング材料をエッチマスクとして使用してシリコン材料１０２の露出部分を選択的に取り除くことによりトレンチ１０４を形成する。図示されている実施形態では、シリコン材料１０２を覆って、酸化物材料等の誘電材料１０６の層が形成され、誘電材料１０６を覆って、マスキング材料１０８の層が形成される。窒化物材料（例えば、窒化ケイ素、シリコン酸窒化物等）等のハードマスク材料を等形に付着させることで誘電材料１０６の層を覆ってマスキング材料１０８の層を形成して、後の工程でエッチマスクとして使用して下のシリコン材料１０２の選択的なエッチングに適応することができる。限定するわけではないが便宜上、以後本明細書ではマスキング材料１０８をパッド窒化物と呼ぶことができる。例示的な実施形態では、パッド窒化物１０８をパターニングしてトレンチ１０４のためにシリコン材料１０２の取り除かれる部分を露出すると同時に残されたシリコン材料１０２をマスキングし、異方性エッチャントを用いて誘電材料１０６及びシリコン材料１０２の露出（又はマスキングされていない）部分を取り除いてトレンチ１０４を形成する。例えば、プラズマベースの反応性イオンエッチング（ＲＩＥ）により、シリコン材料１０２のマスキングされていない部分を異方的にエッチングすることができるが、この反応性イオンエッチングはフッ化炭素ベースのプラズマの化学的性質等の異方性エッチャントの化学的性質を用いてパッド窒化物１０８に対して正確な選択性をもってシリコン材料１０２をエッチングする。１つ以上の実施形態に従えば、シリコン材料１０２の表面に対して約１マイクロメートルから２マイクロメートル（又はミクロン）の範囲の深さにトレンチ１０４はエッチングされる。図３に関連して下記により詳細に説明する通り、シリコン材料１０２内のトレンチ１０４で、続く工程でその中に形成されるトレンチゲート構造の容量及び／又は形状が画定される。
１つ以上の実施形態に従えば、トレンチ１０４を形成した後、続く製造工程ではトレンチ１０４内の酸化膜犠牲層を形成し、酸化膜犠牲層を取り除いてトレンチ１０４の底面及び側面の表面の粗さを除去し、トレンチ１０４の角を丸めて不均一な電場がトレンチ１０４の角で生成されることを防ぐ。例えば、図１の装置構造１００を高温で酸化環境にさらすことより、酸化物材料がシリコン材料１０２の露出面１０５、１０７上で選択的に成長することが促進され、酸化膜犠牲層をトレンチ１０４の底面１０７及び側面１０５上で熱的に成長させることができる。例示的な実施形態では、酸化膜犠牲層を形成して約３０ナノメートル（ｎｍ）から約１００ｎｍの範囲の厚さにする。実際には酸化工程の間、酸化物材料は露出した誘電材料１０６及び／又はパッド窒化物１０８の上でも成長することができる。しかしシリコン材料１０２の酸化速度は、誘電材料１０６及び／又はパッド窒化物１０８の酸化速度よりも充分に大きく、誘電材料１０６及び／又はパッド窒化物１０８上で形成される酸化物材料の量はごく少量である。次いで、酸化膜犠牲層が取り除かれた後、誘電材料１０６及びパッド窒化物１０８が実質的に無傷のまま残るように（誘電材料１０６及び／又はパッド窒化物１０８は部分的にエッチングされ得るが）、パッド窒化物１０８に対して正確な選択性をもって酸化物材料を、エッチングする等方性エッチャントの化学的性質を使用して、トレンチ１０４の底面及び側面１０５、１０７から酸化膜犠牲層を完全に取り除く。図１に示す通り、酸化膜犠牲層の形成とその後のエッチングにより、底面１０７及び側面１０５が交差する箇所と、側面１０５及びシリコン材料１０２の上面が交差する箇所を含んだトレンチ１０４の角及び縁は丸められて、後の工程で形成されるトレンチ１０４内のトレンチゲート構造に関するゲート誘電材料の均一性が向上し、トレンチ１０４の角でのピーク電場を減少させる。
図２を参照すると例示的な実施形態において、続く製造工程ではトレンチ１０４内の誘電材料１１０の層を形成する。以下でより詳細に説明する通り、誘電材料１１０は、トレンチ１０４内に形成されるトレンチゲート構造のためのゲート絶縁体として機能する。例示的な実施形態では、装置構造１００を約８００℃〜約１，０００℃の範囲の温度で酸化雰囲気にさらしてトレンチ１０４内のシリコン材料１０２の露出面１０５、１０７上で酸化物材料を選択的に成長させることが促進され、トレンチ１０４の露出した底面１０７及び側面１０５上で二酸化ケイ素等の酸化物材料を熱的に成長させることにより誘電材料１１０の層を形成する。限定するわけではないが便宜上、本明細書では誘電材料１１０を別の呼び方で酸化物材料と呼ぶ。例示的な実施形態では、酸化物材料１１０は約７０ｎｍの厚さに成長させる。実際には酸化工程の間、酸化物材料は露出した誘電材料１０６及び／又はパッド窒化物１０８上でも成長することがあるが、シリコン材料１０２の酸化速度は、誘電材料１０６及び／又はパッド窒化物１０８の酸化速度より充分に大きいため、誘電材料１０６及び／又はパッド窒化物１０８上で形成される酸化物材料の量は、トレンチ１０４内で形成される酸化物材料１１０に比べてごく少量である。但し、別のいくつかの実施形態では、誘電材料１１０を高誘電率材料として実現することができ、及び／又は上記の熱酸化工程の代わりに蒸着工程を用いて誘電材料１１０をトレンチ１０４内に形成することができることに留意されたい。
図３を参照すると例示的な実施形態において、続く製造工程ではトレンチ１０４内の導電材料１１２の層を形成して、装置構造１００に関するトレンチゲート構造１１４を作る。その際、導電材料１１２は、トレンチゲート構造１１４の導電性ゲートの電極材料として機能する。例示的な実施形態では、導電材料１１２は多結晶シリコン材料として実現され、この多結晶シリコン材料は、化学蒸着（ＣＶＤ）工程により約７００℃から約１，０００℃までの範囲の温度で図２の装置構造１００を覆って均一に付着して、シリコン材料１０２の表面に対してトレンチ１０４の深さ以上の厚さとする。限定するわけではないが便宜上、トレンチ１０４内の導電材料１１２を、別の呼び方として第１の多結晶シリコン材料と呼ぶ。例示的な実施形態では、ドープされるシリコン材料１０２と同じ導電型を有する不純物ドープ要素を、第１の多結晶シリコン材料１１２を形成するために使用する反応物に加えることで、第１の多結晶シリコン材料１１２をその場でドープする。本明細書に記載する例示的なＮ型チャネル装置に関しては、約６．５×１０２０／ｃｍ３のドーパント濃度を有するヒ素イオン等のＮ型不純物ドープ要素を、第１の多結晶シリコン材料１１２を形成するために使用する反応物に加える。
図２の装置構造１００を覆って第１の多結晶シリコン材料１１２を等形に付着させた後、続く製造工程では、トレンチ１０４内に形成されない余分な全ての多結晶シリコン材料１１２を取り除く。これに関してある実施形態に従えば、エッチバックによる平坦化を用いて余分な多結晶シリコン材料１１２が取り除かれる。異方性エッチャントを用いるＲＩＥを行うことでパッド窒化物１０８の上面が露出するまで多結晶シリコン材料１１２を取り除く。いくつかの実施形態では、いくらかの量又は全てのパッド窒化物１０８を取り除いてトレンチ１０４内の多結晶シリコン材料１１２の高さがシリコン材料１０２の表面とほとんど一致する高さになるまで異方性エッチングを続けることができる。余分な多結晶シリコン材料１１２のエッチバック行った後、加熱リン酸によるエッチング処理又は他の既知のエッチング処理を行うことにより、残った全てのパッド窒化物１０８を取り除いて図３の装置構造１００を得ることができる。残ったトレンチ１０４内の多結晶シリコン材料１１２は、本明細書に記載する例示的なＮ型装置構造１００に関するＮ＋型トレンチゲート構造１１４として機能する。但し他の実施形態では、上記のエッチバック処理の代わりに化学的機械による平坦化（ＣＭＰ）を使用して、パッド窒化物１０８の上面及び／又はシリコン材料１０２が露出したときＣＭＰを停止するように化学研磨液を用いて所定の時間多結晶シリコン材料１１２を研磨することができることに留意されたい。
次に図４から図６を参照すると例示的な実施形態において、トレンチ１０４内で多結晶シリコン材料１１２を形成した後、続く製造工程では図３の装置構造１００を覆う第２の導電材料１１６の層を形成し、第２の導電材料１１６の部分を選択的に取り除いて、シリコン材料１０２を覆う水平方向ゲート構造１１８を画定する。これに関して、第２の導電材料１１６は水平方向ゲート構造１１８の導電性のゲート電極材料として機能し、第２の導電材料１１６の部分を取り除いた後に残った誘電材料１０６の下の部分は水平方向ゲート構造１１８のゲート絶縁体として機能する。例示的な実施形態では、導電材料１１６は約７００℃から約１，０００℃の範囲の温度でＣＶＤを行うことで図３の装置構造１００を覆って均一に付着するドープされていない多結晶シリコン材料として実現され、約５００ｎｍから約８００ｎｍの範囲の厚さとなり、図４の装置構造１００をもたらす。同様にいくつかの実施形態では、第１の多結晶シリコン材料１１２のエッチバックを行った後、第２の導電材料１１６がシリコン材料１０２の表面より下でトレンチ１０４内に存在する可能性のある、空乏の全ての空間を満たす。限定するわけではないが便宜上、導電材料１１６を別の呼び方で第２の多結晶シリコン材料と呼んで、トレンチゲート構造１１４に関して使用される第１の多結晶シリコン材料１１２と区別することができる。
次に図５を参照すると、第２の多結晶シリコン材料１１６を等形に付着させた後、続く製造工程ではトレンチ１０４及びシリコン材料１０２を覆う第２の多結晶シリコン材料１１６の部分を選択的に取り除いてトレンチゲート構造１１４からオフセット（ｏｆｆｓｅｔ）されたシリコン材料１０２を覆う水平方向ゲート構造１１８を画定する。例えば、第２の多結晶シリコン材料１１６を覆ってマスキング材料（例えば、フォトレジスト材料等）の層を形成することでき、そしてマスキング材料の部分を選択的に取り除いて（例えば、フォトリソグラフィ又は好適なエッチャントの化学的性質を用いて）、エッチマスクを画定することができ、このエッチマスクは、トレンチゲート構造１１４を覆う第２の多結晶シリコン材料１１６の部分と、トレンチ１０４及び／又はトレンチゲート構造１１４に隣接するシリコン材料１０２の部分とを露出する。例示的な実施形態では、エッチマスクはまた、トレンチ１０４及び／又はトレンチゲート構造１１４の反対側の半導体材料１０２の内側（又は中心）部分を覆う第２の多結晶シリコン材料１１６の部分も露出する。第２の多結晶シリコン材料１１６の露出部分を取り除くための異方性エッチャントを用いるＲＩＥを行うことでエッチマスクを用いて、露出した第２の多結晶シリコン材料１１６の部分を選択的に取り除くと同時に、第２の多結晶シリコン材料１１６のマスキングされた部分を無傷のまま残して水平方向ゲート構造１１８を作る。例示的な実施形態では、第２の多結晶シリコン材料１１６は、シリコン材料１０２のマスキングされていない部分の表面が露出されるまでエッチングされる。このように、第２の多結晶シリコン材料１１６をエッチングするために用いられるエッチャントの化学的性質又はエッチング条件により誘電材料１０６の全ての露出部分をエッチングすることができる。図５に示す通り、トレンチゲート構造１１４に隣接する水平方向ゲート構造１１８の垂直方向の側面１１９は、トレンチゲート構造１１４の側面（例えば、シリコン材料１０２とトレンチゲート構造１１４の酸化物材料１１０の間の境界又は接合部分を画定するトレンチ１０４の縦の側面１０５）から一定の距離（ｄ１）だけずれるように、水平方向ゲート構造１１８とトレンチゲート構造１１４の間のトレンチゲート構造１１４に隣接するシリコン材料１０２の部分を露出する。以下でさらに詳細に説明する通り、トレンチゲート構造１１４と水平方向ゲート構造１１８の間のシリコン材料１０２の部分は後の工程でドープされて装置構造１００に関してチャネルのコーナー領域を提供する。実際には、水平方向ゲート構造１１８とトレンチゲート構造１１４の間のオフセット距離（ｄ１）を選択して装置構造１００に関する１つ以上の性能パラメータ（例えば、オン抵抗、エネルギー／電力処理能力等）を最適化することができる。
図６には、第２の多結晶シリコン材料１１６をエッチングした後の図５の装置構造１００の上面図が示されている。図５と図６に示す通り、水平方向ゲート構造１１８の幅はトレンチゲート構造１１４の幅と実質的に平行であり、ゲート構造１１４と１１８はオフセット距離（ｄ１）だけ離れて間隔をあけて、続く工程でドープされるシリコン材料１０２の部分を露出して装置構造１００に関するチャネルコーナー領域を与える。図６に示す通り、例示的な実施形態では、水平方向ゲート構造１１８を形成するために使用されるエッチマスクをパターニングして、シリコン材料１０２の幅を超えて延在するトレンチゲート構造１１４の部分を覆って付着した第２の多結晶シリコン材料１１６の部分１２０をマスキングする。従って、エッチングをして水平方向ゲート構造１１８を作成した後、マスキングされた第２の多結晶シリコン材料１１６の部分１２０は無傷で残り、マスキングされた部分１２０はゲート構造１１４と１１８の幅と直角に（又は垂直に）、２つのゲート構造１１４と１１８の間で延在してトレンチゲート構造１１４と水平方向ゲート構造１１８の間の電気的接続を提供する。例示的な実施形態では、部分１２０は外部装置又は上部の金属相互接続層に従来の方法でアクセス可能な、もしくは接続可能な装置構造１００に関するゲート端子（又はゲートフィード）として機能する。図６に示す通り、第２の多結晶シリコン材料１１６の部分１２０は、水平方向ゲート構造１１８とトレンチゲート構造１１４の拡張部の第１の多結晶シリコン材料１１２の両方に近接あるいは接触する。このように、トレンチゲート構造１１４と水平方向ゲート構造１１８は電気的に接続し、実質的に同じ電位を有し、以下により詳細に説明する通り、組み合わさって装置構造１００に関するコモンゲート電極として機能する。
次に図７を参照すると例示的な実施形態において、水平方向ゲート構造１１８を形成した後、続く製造工程でトレンチゲート構造１１４、水平方向ゲート構造１１８、及びシリコン材料１０２を覆う酸化物材料等の誘電材料１２２の層を形成する。例示的な実施形態では、露出シリコン上での選択的な酸化物材料の成長を促進するように約８００℃から約１，０００℃の範囲の温度で図６の装置構造１００を酸化環境にさらすことにより、酸化物材料１２２の層はシリコン材料１０２及び多結晶シリコン材料１１２、１１６の露出表面上で熱的に成長して約１０ｎｍから約３０ｎｍの範囲の厚さになる。酸化物材料１２２は、装置構造１００全体に渡り実質的に均一な厚さを有して、後に続くイオン注入処理工程がより均一なドーパント分布を実現できるようにする。但し他の実施形態では、上記の熱酸化工程の代わりに蒸着処理を行うことにより、トレンチゲート構造１１４、水平方向ゲート構造１１８、及びシリコン材料１０２を覆って酸化物材料１２２を付着させることができることに留意されたい。
次に図８を参照すると例示的な実施形態において、続く製造工程でシリコン材料１０２及び第１の多結晶シリコン材料１１２の導電型と反対の導電性を決定する不純物の型のイオン（矢印１２６で示す）を注入することによりシリコン材料１０２の領域内の本体領域１２４を形成する。例えば例示的なＮ型チャネル装置に関して、ホウ素イオン（又はホウ素イオン化種）等の約４０ｋｅＶから約１００ｋｅＶのエネルギー準位で約１×１０１３／ｃｍ３から約２×１０１３／ｃｍ３の範囲のドーパント濃度を有するＰ型イオンを注入することにより、本体領域１２４を形成してトレンチ１０４の深さよりわずかに浅い深さを有する本体領域１２４を提供する。イオン１２６を注入した後、続く製造工程で高温アニール処理を行って注入されたイオンを活性化させ、本体領域１２４を活性化させる。例示的な実施形態では、アニール炉を使用して装置構造１００を約６００℃から約１，１００℃の温度に約８０分から約１６０分間加熱して本体領域１２４を活性化させることができる。例示的な実施形態では、注入されたイオンは垂直方向に拡散してトレンチゲート構造１１４に隣接する本体領域１２４の部分の深さを提供し、この本体領域の深さはシリコン材料１０２の表面に対してトレンチ１０４の深さより約０．１マイクロメートルから０．２マイクロメートル浅い。さらに図８に示すように、注入されたイオンは横にも拡散し、これにより本体領域１２４が水平方向ゲート構造１１８の下を横に延在して水平方向ゲート構造１１８の下に隣接する連続するＰ型領域を提供する。本体領域１２４は、Ｎ型装置構造１００の本体領域のＰ型本体部として機能し、Ｐ型本体領域１２４の形成の間にドープされていない残りのシリコン材料１０２の部分１２５（例えば、イオン１２６が拡散していないシリコン材料１０２の部分）は、Ｎ型装置構造１００に関してＮ＋型ドレイン領域として機能する。いくつかの実施形態では、本体領域１２４の形成のためにイオン１２６を注入する前にゲート構造１１４、１１８をマスキングすることができる。しかし、第１の多結晶シリコン材料１１２のドーパント濃度に対して相対的に低いイオン１２６のドーパント濃度、及び後に続くイオン注入工程のため、ゲート構造１１４、１１８をマスキングしないまま、装置構造１００の性能に影響を与えることなくイオン１２６を注入することもできる。
次に図９を参照すると例示的な実施形態において、本体領域１２４を形成した後、続く製造工程では続く本体領域１２４の導電型と反対の導電性を決定する不純物型のイオン（矢印１３２により示す）を注入することにより、本体領域１２４内にドープ領域１２８、１３０を形成する。以下でさらに詳細に説明する通り、ドープ領域１３０は装置構造１００に関するソース領域として機能し、ドープ領域１２８はチャネルコーナー領域として機能する。このチャネルコーナー領域は不均一な電場の生成を防ぎ、水平方向ゲート構造１１８とトレンチゲート構造１１４の間の本体領域１２４の角で電場が込み合うことを抑え、トレンチゲート構造１１４に沿って垂直方向に、そして、水平方向ゲート構造１１８の下を水平方向に流れる、連続した導電チャネルのカーブの生成を促進する。例示的な実施形態では、図８の装置構造１００をマスキング材料１３４（例えば、フォトレジスト等）でマスキングすることにより、ドープ領域１２８、１３０を形成する。このマスキング材料１３４は、水平方向ゲート構造１１８からトレンチゲート構造１１４と反対の方向に一定の距離（ｄ２）だけ間隔をあけてトレンチゲート構造１１４と反対側の水平方向ゲート構造１１８側の本体領域１２４の内側（又は中心）部分をマスキングし、ゲート構造１１４、１１８に隣接する本体領域１２４の部分を露出させる。次いで、水平方向ゲート構造１１８及びマスキング材料１３４を注入マスクとして使用して、本体領域１２４の導電型とは反対の導電性を決定する不純物型のイオン１３２を注入することにより、ドープ領域１２８、１３０を形成する。図示する通り、本体領域１２４の部分をドープ領域１２８、１３０とドレイン領域１２５の間に配置できるよう、ドープ領域１２８、１３０に関する注入する深さは、シリコン材料１０２の表面に対して本体領域１２４の深さより浅い。ある実施形態に従えば、Ｎ型チャネル装置に関して、約１．５×１０１５／ｃｍ３のドーパント濃度及び約４０ｋｅＶから約１００ｋｅＶの範囲のエネルギー準位を有するリン酸イオン（又はリン酸イオン化種）を注入し、約６×１０１５／ｃｍ３のドーパント濃度及び約６０ｋｅＶから約１２０ｋｅＶの範囲のエネルギー準位を有するヒ素イオン（又はヒ素イオン化種）を注入する共注入工程を行うことによりＮ＋のドープ領域１２８、１３０を形成する。例示的な実施形態では、ドープ領域１２８、１３０を形成する間、イオン１３２を露出した多結晶シリコン材料１１２、１１６に注入することにより、ゲート構造１１４、１１８をマスキングせずにドープする。イオン１３２を注入した後、続く製造工程でマスキング材料１３４を取り除き、高温アニール処理を行って注入されたイオンを活性化し、ドープ領域１２８、１３０を活性化させる。例示的な実施形態では、アニール炉を使用して装置構造１００を約１，０００℃の温度まで約３０分間加熱してドープ領域１２８、１３０を活性化させる。同じドーパント濃度及び／又はドーパント分布を有する同じイオン注入工程の一部で同時に形成されるドープ領域１２８、１３０に関連して本発明を本明細書に記載しているが、実際には、別々のイオン注入工程の一部でドープ領域１２８、１３０を形成できることは言うまでもない。例えば、ゲート構造１１４と１１８の間の本体領域１２４の部分をマスキングして、第１のイオン注入工程を行ってソース領域１３０を形成し、ソース領域１３０をマスキングして、第２のイオン注入工程を行ってチャネルコーナー領域１２８を形成することもできる。
次に図１０を参照すると、ドープ領域１２８、１３０を形成した後、続く製造工程で本体領域１２４と同じ導電性を決定する不純物型のイオン（矢印１４２により示す）を注入することにより、本体領域１２４内に強化領域（ｅｎｈａｎｃｅｍｅｎｔ ｒｅｇｉｏｎ）１３６、１３８、１４０を形成する。これに関して、領域１２４、１３６、１３８、１４０が集まって装置構造１００の本体領域を提供する。例示的な実施形態では、装置構造１００にマスキング材料１４４でマスクすることにより、本体の強化領域１３６、１３８、１４０を形成し、このマスキング材料１４４はゲート構造１１４、１１８及びドープ領域１２８、１３０をマスクし、シリコン材料１０２の内側（又は中心）部分及び／又はトレンチゲート構造１１４と反対側の水平方向ゲート構造１１８側のソース領域１３０に隣接する本体領域１２４を露出したまま残す。これに関して１つ以上の実施形態に従えば、水平方向ゲート構造１１８を超えてトレンチゲート構造１１４と反対の方向に、ソース領域１３０を形成するために使用したマスク１３４に関するオフセット距離（ｄ２）と実質的に同じ距離だけマスキング材料１４４は延在する。次いで、チェーン注入（ｃｈａｉｎ ｉｍｐｌａｎｔ）を行って所望のドーパント分布を提供することにより、本体強化領域１３６、１３８、１４０を形成する。これに関して例示的な実施形態では、深いイオン注入を行って深い本体強化領域１３６を作成し、続いて中間のイオン注入により中間本体強化領域１３８を作成し、続いて浅いイオン注入により浅い本体強化領域１４０を作成する。イオン１４２を注入した後、続く製造工程でマスキング材料１４４を取り除き、高温アニール処理を行って注入されたイオンを駆動し、本体強化領域１３６、１３８、１４０を活性化する。例示的な実施形態では、急速熱アニールを行って装置構造１００を約５００℃から約１，０００℃の範囲の温度まで加熱する。
本明細書に記載する例示的なＮ型チャネル装置では、Ｎ型チャネル装置に関して本体強化領域１３６、１３８、１４０がＰ＋型本体領域として機能するようにＰ型イオンを注入することにより、本体強化領域１３６、１３８、１４０を形成する。例示的な実施形態では、約１×１０１３／ｃｍ３のドーパント濃度及び約１６０ｋｅＶから約２６０ｋｅＶの範囲のエネルギー準位を有するＰ型イオン（例えば、ホウ素イオン）を注入することにより深い本体強化領域１３６を形成する。深い本体強化領域１３６を形成した後、約２×１０１５／ｃｍ３のドーパント濃度及び約８０ｋｅＶのエネルギー準位を有するＰ型イオンを注入することにより、中間本体強化領域１３８を形成する。中間本体強化領域１３８を形成した後、約１．２×１０１５／ｃｍ３のドーパント濃度及び約２０ｋｅＶから約５０ｋｅＶの範囲のエネルギー準位を有するＰ型イオンを注入することにより、浅い本体強化領域１４０を形成する。イオン注入工程に関する異なるエネルギー準位のために、注入されたイオンがアニール中に拡散した後、図１０に図示するように、深い本体強化領域１３６の深さはシリコン材料１０２の表面に対してＰ型本体領域１２４の深さより浅く、中間本体強化１３８の深さは深い本体強化領域１３６の深さより浅く、そして浅い本体強化領域１４０の深さは中間本体強化１３８の深さより浅い。チェーン注入工程により、浅い本体強化領域１４０は最も高いドーパント濃度を有し、中間本体強化領域１３８は浅い本体強化領域１４０よりも低いドーパント濃度を有し、深い本体強化領域１３６は中間本体強化領域１３６よりも低いドーパント濃度を有し、そしてＰ型本体領域１２４は深い本体強化領域１３６よりも低いドーパント濃度を有する。装置構造１００の本体のドーパント濃度を強化することに加えて、本体強化領域１３６、１３８、１４０により、寄生バイポーラトランジスタの生成を避けることができ、装置構造１００のエネルギー処理能力を向上させる。
次に図１１を参照すると、本体強化領域１３６、１３８、１４０を形成した後、続く製造工程でゲート構造１１４、１１８、ドープ領域１２８、１３０、及び本体領域１２４、１３６、１３８、１４０を覆う誘電材料１４６の層を形成する。例示的な実施形態では、約７００℃から約１，０００℃の範囲の温度でゲート構造１１４、１１８、ドープ領域１２８、１３０、及び本体領域１２４、１３６、１３８、１４０を覆って二酸化ケイ素等の酸化物材料を均一に付着させて約５００ｎｍの厚さすることにより、誘電材料１４６の層を形成して図１１に図示する装置構造１００を得る。図１２に関連して説明する通り、誘電材料１４６はゲート構造１１４、１１８を、続く工程で形成される導電性の層から電気的に分離する中間誘電層（ｉｎｔｒａｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）として機能する。
図１２を参照すると例示的な実施形態では、誘電材料１４６の層を形成した後、続く製造工程で少なくともソース領域１３０の部分及びソース領域１３０に隣接する本体領域１２４、１３６、１３８、１４０の部分を覆う誘電材料１４６の部分を選択的に取り除く。これに関して、マスキング材料を塗布してゲート構造１１４、１１８及びチャネルコーナー領域１２８を覆う誘電材料１４６の部分をマスキングし、パターニングして誘電材料１４６の部分を露出する。この誘電材料１４６の部分は少なくともソース領域１３０の部分、及びソース領域１３０に隣接する本体領域１２４、１３６、１３８、１４０の部分を覆う。次いで、マスキング材料に対して選択的な異方性エッチャントの化学的性質を用いるＲＩＥを行うことで誘電材料１４６の露出部分を取り除く。このように、図１２に図示する通り、ゲート構造１１４、１１８及びチャネルコーナー領域１２８を覆う誘電材料１４６の部分は無傷のまま残され、少なくともソース領域１３０の部分及びソース領域１３０に隣接する本体領域１２４、１３６、１３８、１４０の部分を覆う誘電材料１４６の部分は取り除かれる。
例示的な実施形態では、誘電材料１４６の部分を選択的に取り除いた後、続く製造工程でソース領域１３０及び本体領域１２４、１３６、１３８、１４０の露出部分を覆う１つ以上の導電材料１４８、１５０の層を形成し、図１２の装置構造１００となる。例示的な実施形態では、約４００℃から約１，０００℃の範囲の温度でチタン窒化物等の導電性の金属材料を等形に付着させることにより、導電材料１４８の第１の層を形成して約１０ｎｍから約１００ｎｍの間の厚さとし、残った誘電材料１４６とソース領域１３０及び本体領域１２４，１３６，１３８，１４０の露出部分を覆う。導電材料１４８はソース領域１３０及び本体領域１２４、１３６、１３８、１４０に接触して装置構造１００のソース領域１３０と本体領域１２４、１３６、１３８、１４０の間の電気的接続を提供する。このようにソース領域１３０と本体領域１２４、１３６、１３８、１４０は同じ電位を有する。
例示的な実施形態では、導電材料１４８の第１の層を形成した後、約４００℃から約１，０００℃の範囲の温度で銅材料等の別の導電性の金属材料を等形に付着させることにより、導電材料１５０の第２の層を形成して約０．４ミクロンの厚さにして導電性金属材料１４８を覆う。このように導電性金属材料１５０は、その下の導電性金属材料１４８を介してソース領域１３０及び本体領域１２４、１３６、１３８、１４０と電気的に接続し、一方、誘電材料１４６によりゲート構造１１４、１１８からは絶縁あるいは分離される。例示的な実施形態では、導電性金属材料１５０は従来の方法で外部装置又は上部の金属相互接続層にアクセス可能な、もしくは接続可能な装置構造１００に関するソース端子として機能する。これに関して、導電性金属材料１５０は装置構造１００に対して金属接点を提供し、導電材料１４８は導電性金属材料１５０とソース領域１３０及び本体領域１２４、１３６、１３８、１４０の間の接点が改善されるための薄いバッファー層を提供する。
さらに図１２を参照すると、完成した半導体装置構造１００は、トレンチトランジスタ構造（又はトレンチＭＯＳＦＥＴ）及び側面トランジスタ構造を含む。トレンチトランジスタ構造は、トレンチゲート構造１１４（例えば、酸化物材料１１０及び第１の多結晶シリコン材料１１２）と、トレンチゲート構造１１４及び／又はトレンチ１０４に隣接するチャネルコーナー領域１２８と、トレンチゲート構造１１４及び／又はトレンチ１０４に隣接するドレイン領域１２５の部分と、及びトレンチゲート構造１１４及び／又はトレンチ１０４に隣接し、チャネルコーナー領域１２８とトレンチゲート構造１１４及び／又はトレンチ１０４に隣接するドレイン領域１２５の部分の間に配設された本体領域１２４、１３６、１３８、１４０の部分とで構成される。側面トランジスタ構造は、水平方向ゲート構造１１８（例えば、誘電材料１０６及び第２の多結晶シリコン材料１１６）と、チャネルコーナー領域１２８と、ソース領域１３０と、及びチャネルコーナー領域１２８とソース領域１３０の間に配設された水平方向ゲート構造１１８に隣接し、その下部の本体領域１２４、１３６、１３８、１４０の部分とで構成される。
トレンチゲート構造１１４と水平方向ゲート構造１１８の間の電気的接続により、装置構造１００に対する閾値電圧より高い電圧がゲート構造１１４、１１８に（例えば、部分１２０に）印加されると、導電チャネルが生成される。この導電チャネルは、Ｎ＋型ドレイン領域１２５とＮ＋型チャネルコーナー領域１２８の間のＰ型本体領域１２４、１３６、１３８、１４０の部分内ではトレンチゲート構造１１４に沿って（例えば、トレンチ側面１０５に沿って）縦に走り、Ｎ＋型チャネルコーナー領域１２８とＮ＋型ソース領域１３０の間のＰ型本体領域１２４、１３６、１３８、１４０の部分内では水平方向ゲート構造１１８に沿って水平に（又は横に）走る。上記に記載した通り、Ｎ＋型チャネルコーナー領域１２８は、トレンチゲート構造１１４（例えば、ドレイン領域１２５とチャネルコーナー領域１２８の間の）に沿った導電チャネルの縦の部分と、水平方向ゲート構造１１８（例えば、チャネルコーナー領域１２８とソース領域１３０の間）の下の導電チャネルの横の部分との間に導電チャネルのカーブした部分を提供する。導電チャネルの縦の部分と横の部分により、電流が装置構造１００を通って流れてより多くの領域（ｇｒｅａｔｅｒ ａｒｅａ）に分配されるようになり、それによって装置構造１００がより均一な熱的分布を実現でき、それにより装置構造１００のチップサイズ（又は領域）を従来のトレンチＭＯＳＦＥＴに対して小さくすることができて、同じ電流及び／又はエネルギー処理能力を実現する。すなわち、所望の電流及び／又はエネルギー処理要求を実現するために、図１２の半導体装置構造１００は従来のトレンチＭＯＳＦＥＴより小さな領域しか必要としない。トレンチゲート構造１１４に関する誘電材料１１０及び／又は導電材料１１２の特性（例えば、厚さ、誘電率等）を選択して装置構造１００のトレンチトランジスタ部分の性能を独立して最適化することができ、水平方向ゲート構造１１８に関する誘電材料１０６及び／又は導電材料１１６の特性（例えば、厚さ、誘電率等）を独立して選択して装置構造１００の側面トランジスタ部分の性能を最適化することができる。
図１３を参照すると、１つ以上の実施形態に従って上記で図１から図１２に関連して説明した製造工程を行って一対のトレンチゲート構造２１４及び一対の水平方向ゲート構造２１８を有する半導体装置構造２００を製造することができる。これに関して、導電材料２１２及び誘電材料２１０で構成されるトレンチゲート構造２１４は、第１の導電型を有する半導体材料２０２の領域の両側に形成したトレンチ２０４内で形成することができる。トレンチゲート構造２１４を形成した後、導電材料２１６及び誘電材料２０６で構成される水平方向ゲート構造２１８を、半導体材料２０２を覆って形成し、各水平方向ゲート構造２１８をそれぞれのトレンチゲート構造２１４に隣接して配設し、一定の距離だけオフセットして各水平方向ゲート構造２１８と各トレンチゲート構造２１４の間の半導体材料２０２の部分を露出させる。図示している実施形態では、水平方向ゲート構造２１８を形成した後、誘電材料２２２の層をゲート構造２１４、２１８及び半導体材料２０２を覆って形成し、第２の導電型を有するイオンを半導体材料２０２の領域に注入することにより深い本体領域２２４を形成する。深い本体領域２２４を形成した後、両方の水平方向ゲート構造２１８の間の本体領域２２４の内側（又は中心）部分を覆ってマスキング材料を形成し、水平方向ゲート構造２１８に隣接する本体領域２２４の部分を水平方向ゲート構造２１８から一定の距離だけオフセットして露出する。そしてマスキング材料及び水平方向ゲート構造２１８を注入マスクとして使用して第１の導電型のイオンを本体領域２２４の露出部分に注入して、本体領域２２４内にチャネルコーナー領域２２８及びソース領域２３０を形成する。上記で説明した通り、チャネルコーナー領域２２８はトレンチゲート構造２１４に隣接し、水平方向ゲート構造２１８と各トレンチゲート構造２１４の間に配設され、両方のソース領域２３０は水平方向ゲート構造２１８の内側に接して配設され、本体領域２２４内側（又は中心）部分により隔てられている。チャネルコーナー領域２２８及びソース領域２３０を形成した後、チャネルコーナー領域２２８、ソース領域２３０、及びゲート構造２１４、２１８を覆って別のマスキング材料を形成し、両方のソース領域２３０の間の本体領域２２４が露出する内側（又は中心）部分に、本体領域２２４と同じ導電型を有するイオンを注入して本体強化領域２３６、２３８、２４０を形成する。本体強化領域２３６、２３８、２４０を形成した後、ゲート構造２１４、２１８及びチャネルコーナー領域２２８を覆って誘電材料２４６を形成し、両方の水平方向ゲート構造２１８の間のソース領域２３０及び本体領域２２４、２３６、２３８、２４０の露出部分を残す。次いでソース領域２３０及び本体領域２２４、２３６、２３８、２４０の露出部分を覆って導電材料２４８、２５０を形成する。導電材料２４８、２５０はソース領域２３０及び本体領域２２４、２３６、２３８、２４０に電気的に接続すると同時に誘電材料２４６によりゲート構造２１４、２１８から絶縁され、あるいは隔てられる。上記で説明した通り、最上層の導電材料２５０は従来の方法で外部装置又は上部の金属相互接続層にアクセス可能な、もしくは接続可能な装置構造２００に関するソース端子として機能する。
トレンチゲート構造２１４の導電材料２１２と水平方向ゲート構造２１８の導電材料２１６の電気的接続により、装置構造２００に関する閾値電圧より高い電圧がゲート構造２１４、２１８に印加されると、導電チャネルが形成され、この導電チャネルはドレイン領域２２５とチャネルコーナー領域２２８の間の本体領域２２４、２３６、２３８、２４０の部分内ではトレンチゲート構造２１４に沿って縦に走り、チャネルコーナー領域２２８とソース領域２３０の間の本体領域２２４、２３６、２３８、２４０の部分内では水平方向ゲート構造２１８に沿って水平に（又は横に）に走る。このようにして装置構造２００を通って流れる電流は、縦と横に分配され、それによって熱を装置構造２００全体にわたり縦と水平に分配することができる。装置構造２００が消費する電流（又はエネルギー）をより多くの領域に分配することにより、装置構造２００はより均一な熱的分布を実現し、装置構造２００のチップサイズ（又は領域）を従来のトレンチＭＯＳＦＥＴに対して小さくでき、同じ電流及び／又はエネルギー処理能力を実現できる。
次に図１４を参照すると、別の実施形態に従って、図１から図１２に関連して上記で説明した製造工程を行ってトレンチゲート構造３１４と一体の水平方向ゲート構造３１８を有する半導体装置構造３００を製造することができる。上記で図１から図４に関連して説明した通り、導電材料３１２及び誘電材料３１０で構成されるトレンチゲート構造３１４を半導体材料３０２の領域の両側のトレンチ３０４内に形成し、トレンチゲート構造３１４を形成した後装置構造３００を覆って導電材料３１６を形成する。上記で図５から図６に関連して説明した通り、導電材料３１６の内側（又は中心）部分を取り除いて水平方向ゲート構造３１８を得る。これに関して図１４の実施形態では、導電材料３１６の内側部分を取り除く前に、トレンチゲート構造３１４を覆う導電材料３１６の部分、及びトレンチゲート構造３１４に隣接する半導体材料３０２を覆う導電材料３１６の部分をマスキングする。従って、水平方向ゲート構造３１８の導電材料３１６がトレンチゲート構造３１４の導電材料３１２と接触したままになるよう、トレンチゲート構造３１４を覆う導電材料３１６の部分、及びトレンチゲート構造３１４に隣接する半導体材料を覆う導電材料３１６の部分は取り除かれず無傷のままである。半導体材料３０２と残った導電材料３１６の間の誘電材料３０６の部分は無傷のままで、水平方向ゲート構造３１８に関するゲート誘電体として機能する。
上記で説明した通り水平方向ゲート構造３１８を形成した後、装置構造３００を覆って誘電材料３２２の層を形成し、半導体材料３０２の導電型と反対の導電型を有するイオンを、露出した半導体材料３０２の内側部分に注入することにより、深い本体領域３２４を形成する。図１４で図示する実施形態では、傾斜注入（ｔｉｌｔｅｄ ｉｍｐｌａｎｔｓ）を行って水平方向ゲート構造３１８の下にイオンを注入することで、深い本体領域３２４を形成し、この深い本体領域３２４はトレンチゲート構造３１４に隣接し、水平方向ゲート構造３１８の下に提供される。深い本体領域３２４を形成した後、本体領域３２４の内側（又は中心）部分をマスキングし、半導体材料３０２のドレイン領域３２５と同じ導電型のイオンを、本体領域３２４の露出部分に注入してソース領域３３０を形成する。ソース領域３３０を形成した後、ソース領域３３０及びゲート構造３１４、３１８をマスキングし、本体領域３２４と同じ導電型を有するイオンを両方のソース領域３３０の間の本体領域３２４の露出部分に注入して本体強化領域３３６、３３８、３４０を形成する。本体強化領域３３６、３３８、３４０を形成した後、ゲート構造３１４、３１８を覆って誘電材料３４６を形成し、両方の水平方向ゲート構造３１８の間のソース領域３３０及び本体領域３２４、３３６、３３８、３４０の露出部分を残し、ソース領域３３０及び本体領域３２４、３３６、３３８、３４０の露出部分を覆って導電材料３４８、３５０を形成する。ゲート構造３１４の導電材料３１２とゲート構造３１８の導電材料３１６の間の電気的接続により、装置構造３００に関する閾値電圧より高い電圧がゲート構造３１４、３１８に印加されると、トレンチゲート構造３１４に沿って縦に走り、ドレイン領域３２５とソース領域３３０の間の本体領域３２４、３３６、３３８、３４０の部分内では水平方向ゲート構造３１８の下を水平に走る導電チャネルが生成される。このように、装置構造３００を通って流れる電流はより多くの領域に分配され、それによってより均一な熱的分布を実現し、装置構造３００のチップサイズ（又は領域）を従来のトレンチＭＯＳＦＥＴに対して小さくすることができ、同じ電流及び／又はエネルギー処理能力を実現する。
結論として、例示的な本発明の実施形態に従って構成される装置及び方法は以下のようになる。
半導体装置構造に関する装置が提供される。半導体装置構造は、トレンチゲート構造と、トレンチゲート構造に隣接し第１の導電型を有する半導体材料の本体領域と、本体領域の下のトレンチゲート構造に隣接し、第２の導電型を有する半導体材料のドレイン領域と、本体領域内に形成され、第２の導電型を有する半導体材料のソース領域であって、本体領域の第１の部分がトレンチゲート構造とソース領域の間に配設されるソース領域と、本体領域の第１の部分を覆う水平方向ゲート構造とを含む。ある実施形態では、半導体装置構造は、トレンチゲート構造に隣接し第２の導電型を有する半導体材料の第１の領域をさらに含む。別の実施形態では、本体領域の第１の部分が、第１の領域とソース領域の間に配設される。他の実施形態では、本体領域の第２の部分が、第１の領域とドレイン領域の間に配設される。さらに他の実施形態では、半導体装置構造は、トレンチゲート構造と水平方向ゲート構造の間に配設され、第１の領域及びトレンチゲート構造を覆う誘電材料をさらに含む。ある実施形態では、トレンチゲート構造と水平方向ゲート構造が電気的に接続する。他の実施形態に従うと、水平方向ゲート構造の側面が、トレンチゲート構造からオフセットされる。さらに別の実施形態では、半導体装置構造は、トレンチゲート構造を覆い、水平方向ゲート構造の側面に隣接する誘電材料をさらに含む。別の実施形態では、半導体装置構造は、ソース領域及びこのソース領域に隣接する本体領域の第２の部分を覆う導電材料をさらに含み、第２の部分とソース領域は、この導電材料により電気的に接続する。さらに他の実施形態に従うと、ソース領域の下の本体領域の第２の部分は、ソース領域とドレイン領域の間に配設される。
他の実施形態では、半導体装置構造を製造する方法が提供される。この方法は、第１の導電型を有する半導体材料の第１の領域に隣接する第１のゲート構造を形成する工程と、第１の領域を覆う第２のゲート構造を形成する工程と、半導体材料の第１の領域内に第２の導電型を有する半導体材料の第２の領域を形成する工程と、第２の領域内に第１の導電型を有する半導体材料の第３の領域を形成する工程であって、第２のゲート構造の下の第２の領域の第１の部分は第１のゲート構造と第３の領域の間に配設される、工程を含む。ある実施形態では、第２のゲート構造を形成する工程が、第１のゲート構造からオフセットされた第２のゲート構造を形成することを含む。別の実施形態では、方法は第２の領域内に第１の導電型を有する半導体材料の第４の領域を形成する工程をさらに含み、第２の領域の第１の部分は第４の領域と第３の領域の間に配設される。ある実施形態に従えば、第４の領域を形成する工程は、第１のゲート構造に隣接する第４の領域を形成することを含み、第２の領域の第２の部分は第４の領域と第１の領域の間に配設される。他の実施形態では、第４の領域を形成する工程が、第２のゲート構造を注入マスクとして使用して第１の導電型を有するイオンを第２の領域に注入することを含む。ある実施形態に従えば、第２のゲート構造を形成する工程が、第１の領域を覆う導電材料の層を形成し、導電材料の層の第１の部分を取り除いて第１の領域の第１の部分を露出させ、第１の部分は第１のゲート構造に隣接することを含み、第２の領域を形成する工程は、第２の導電型を有するイオンを第１の領域の第１の部分に注入して第１のゲート構造に隣接する第２の領域の第２の部分を形成し、第２の領域の第２の部分は第２の領域の第１の部分と第１のゲート構造の間に配設されることを含む。さらに別の実施形態では、方法は第２の領域の第２の部分内に第１の導電型を有する半導体材料の第４の領域を形成する工程を含み、第４の領域を形成する工程は、導電材料を注入マスクとして使用して第１の導電型を有するイオンを第２の領域の第２の部分を注入することを含む。ある実施形態では、方法は第１の導電型を有するイオンを注入する前に、第１のゲート構造と反対の第２のゲート構造側の第２の領域の第３の部分をマスキングする工程をさらに含み、第１の導電型を有するイオンを注入して第４の領域を形成すると共に第３の領域を形成し、第３の領域は第２の領域の第１の部分と第２の領域の第３の部分の間に配設される。
別の実施形態によると、半導体装置構造を製造する方法は、第１の導電型を有する半導体材料の第１の領域に隣接するトレンチゲート構造を形成する工程と、第１の領域を覆う水平方向ゲート構造を形成し、この水平方向ゲート構造はトレンチゲート構造からオフセットされる工程と、半導体材料の第１の領域内に第２の導電型を有する半導体材料の本体領域を形成する工程と、トレンチゲート構造に隣接する本体領域内に１の導電型を有する半導体材料の第２の領域を形成する工程と、本体領域内に第１の導電型を有する半導体材料のソース領域を形成する工程とを含む。水平方向ゲート構造の下の本体領域の第１の部分は第２の領域とソース領域の間に配設され、トレンチゲート構造に隣接する本体領域の第２の部分は第１の領域と第２の領域の間に配設される。
前述の詳細な説明の中で少なくとも１つの例示的な実施形態を提示してきたが、膨大な数で様々な実施形態が存在することを理解されたい。本明細書に記載する例示的な実施形態又はその他の実施形態は、何ら権利を請求する主題の範囲、適用性又は構成を限定することを意図していないことも言うまでもない。むしろ、前述の詳細な説明は、説明された実施形態又はその他の実施形態を実行するための有意義な指針を当業者に提供する。既知の同等物及び本特許出願を行うときに予見される同等物を含む各種の変更は、構成要素の機能及び構成の中で、特許請求の範囲に記載される範囲から逸脱することなく行うことが可能でことは理解されよう。

Claims (10)

  1. 半導体装置構造を製造するための方法において、
    第１の導電型を有する半導体材料の第１の領域に隣接する第１のゲート構造を形成する工程と、
    前記第１の領域を覆う第２のゲート構造を形成する工程と、
    第２の導電型を有するイオンを前記第１の領域に注入し、拡散させることによって、半導体材料の前記第１の領域内に第２の導電型を有する半導体材料の第２の領域を形成する工程と、
    前記第２の領域内に前記第１の導電型を有する半導体材料の第３の領域を形成する工程であって、前記第２のゲート構造の下の前記第２の領域の第１の部分は前記第１のゲート構造と前記第３の領域の間に配設される、工程とを備える方法。
  2. 前記第２のゲート構造を形成する工程が、前記第１のゲート構造からオフセットされた前記第２のゲート構造を形成することを含む、請求項１に記載の方法。
  3. 前記第２の領域内に前記第１の導電型を有する半導体材料の第４の領域を形成する工程であって、前記第２の領域の前記第１の部分が前記第４の領域と前記第３の領域の間に配設される、半導体材料の第４の領域を形成する工程をさらに備える請求項２に記載の方法。
  4. 前記第４の領域を形成する工程が、前記第１のゲート構造に隣接する前記第４の領域を形成することを含み、前記第２の領域の第２の部分が前記第４の領域と前記第１の領域の間に配設される、請求項３に記載の方法。
  5. 前記第４の領域を形成する工程が、前記第２のゲート構造を注入マスクとして使用して前記第１の導電型を有するイオンを前記第２の領域に注入することを含む、請求項３に記載の方法。
  6. 前記第２のゲート構造を形成する工程が、
    前記第１の領域を覆う導電材料の層を形成することと、
    導電材料の前記層の第１の部分を取り除いて、前記第１のゲート構造に隣接する前記第１の領域の第１の部分を露出させることとを含み、
    前記第２の領域を形成する工程が、前記第２の導電型を有するイオンを前記第１の領域の前記第１の部分に注入して前記第１のゲート構造に隣接する前記第２の領域の第２の部分を形成し、前記第２の領域の前記第２の部分は、前記第２の領域の前記第１の部分と前記第１のゲート構造の間に配設されることを含む、請求項１に記載の方法。
  7. 前記第２の領域の前記第２の部分内に前記第１の導電型を有する半導体材料の第４の領域を形成する工程をさらに含む請求項６に記載の方法。
  8. 前記第４の領域を形成する工程が、前記導電材料を注入マスクとして使用して、前記第１の導電型を有するイオンを前記第２の領域の前記第２の部分に注入することを含む、請求項７に記載の方法。
  9. 前記第１の導電型を有するイオンを注入する前に、前記第１のゲート構造と反対の前記第２のゲート構造側の前記第２の領域の第３の部分をマスキングする工程であって、前記第１の導電型を有するイオンを注入して前記第４の領域を形成すると共に前記第３の領域も形成し、前記第３の領域は前記第２の領域の前記第１の部分と前記第２の領域の第３の部分の間に配設される工程をさらに含む請求項８に記載の方法。
  10. 半導体装置構造を製造するための方法において、
    第１の導電型を有する半導体材料の第１の領域に隣接するトレンチゲート構造を形成する工程と、
    前記トレンチゲート構造からオフセットされ、前記第１の領域を覆う水平方向ゲート構造を形成する工程と、
    第２の導電型を有するイオンを前記第１の領域に注入し、拡散させることによって、半導体材料の前記第１の領域内に第２の導電型を有する半導体材料の本体領域を形成する工程と、
    前記トレンチゲート構造に隣接する前記本体領域内に前記第１の導電型を有する半導体材料の第２の領域を形成する工程と、
    前記本体領域内に、前記第１の導電型を有する半導体材料のソース領域を形成する工程とを備え、
    前記水平方向ゲート構造の下の前記本体領域の第１の部分が、前記第２の領域と前記ソース領域の間に配設され、
    前記トレンチゲート構造に隣接する前記本体領域の第２の部分が、前記第１の領域と前記第２の領域の間に配設される、方法。
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