CN108428743B - 金属/多晶硅栅极沟槽功率mosfet及其形成方法 - Google Patents

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Abstract

本发明涉及一种具有相对较低电阻的混成栅电极的功率MOSFET器件使得能够具有好的开关性能。在一些实施方式中，功率MOSFET器件具有半导体基体。外延层设置在半导体基体上。控制源电极和漏电极之间的电子流动的混成栅电极设置在延伸进外延层的沟槽内。混成栅电极具有内部区域和外部区域，其中内部区域具有低阻金属和外部区域具有多晶硅材料的；以及设置在内部区域和外部区域之间的势垒区。内部区域的低电阻为混成栅电极提供能够使功率MOSFET器件具有好的开关性能的低电阻。本发明还公开了一种金属/多晶硅栅极沟槽功率MOSFET。

Description

金属/多晶硅栅极沟槽功率MOSFET及其形成方法
本申请是分案申请，其母案申请的申请号为201210533480.9、申请日为2012年12月11号、发明名称为“新型金属/多晶硅栅极沟槽功率MOSFET”。
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种金属/多晶硅栅极沟槽功率MOSFET。
背景技术
功率MOSFET是设计成处理高电压电平的MOS(金属氧化物半导体)晶体管器件。它们广泛使用于多种便携式电子器件中被用于例如电压转换的应用。通常，功率MOSFET包括垂直扩散MOS(VDMOS)结构。在垂直扩散MOS结构中，源极和漏极沿垂直轴线设置，使得当所述晶体管导通时电流垂直流经所述器件。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种晶体管器件，包括：
半导体衬底，包括具有源电极和漏电极的晶体管器件；以及
混成栅电极，设置在延伸进所述半导体衬底的沟槽内并且被配置成控制所述源电极和所述漏电极之间的电流垂直流动，其中，所述混成栅电极包括多个嵌套区，并且所述多个嵌套区中的一个或者多个包括低阻金属。
在可选实施例中，所述低阻金属包括钨(W)、钛(Ti)、钴(Co)、铝(Al)或者铜(Cu)。
在可选实施例中，所述低阻金属包括非耐火金属。
在可选实施例中，所述多个嵌套区包括：包括所述低阻金属的内部区域；包括多晶硅材料的外部区域；以及，势垒区，设置在所述内部区域和所述外部区域之间并且包括被配置成在所述低阻金属和所述多晶硅材料之间提供良好导电性的势垒层。
在可选实施例中，所述低阻金属包括比所述多晶硅材料的电阻小的电阻。
在可选实施例中，所述势垒层包括钴(Co)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)或钛钨(TW)。
在可选实施例中，所述势垒层的内表面在两侧或多侧邻接所述低阻金属；以及，所述势垒层的外表面在两侧或多侧邻接所述多晶硅材料。
在可选实施例中，所述晶体管器件进一步包括：设置在所述半导体衬底内的一个或多个横向MOSFET器件，所述一个或多个横向MOSFET器件包括具有堆叠结构的栅电极，所述堆叠结构包括所述多晶硅、所述势垒层和所述低阻金属。
在可选实施例中，所述晶体管器件进一步包括：半导体基体；外延层，设置在所述半导体基体上，其中，所述半导体衬底包括所述半导体基体和所述外延层；以及，场板，设置在所述栅电极和所述漏电极之间并且被配置成影响包括所述外延层的漏极区内的沟道特性。
根据本发明的另一个方面，还提供了一种功率MOSFET器件，包括：
半导体基体；
外延层，设置在所述述半导体基体上并且包括从与所述半导体基体相对的所述外延层的顶面延伸进所述外延层的沟槽；以及
混成栅电极，设置在所述沟槽内并且被配置成控制所述源电极和所述漏电极之间的电流流动，其中，所述混成栅电极包括具有多晶硅材料的外部区域、嵌套在所述多晶硅内的势垒层以及嵌套在所述势垒层内的低阻金属，所述低阻金属具有比所述多晶硅材料的电阻小的电阻。
在可选实施例中，所述功率MOSFET器件进一步包括：设置在所述栅电极和所述漏电极之间并且被配置成影响包括所述外延层的漏极区内的沟道特性的场板。
在可选实施例中，所述势垒层的内表面在两侧或多侧邻接所述低阻金属；并且，所述势垒层的外表面在两侧或多侧邻接所述多晶硅材料。
在可选实施例中，所述低阻金属包括钨(W)、钛(Ti)、钴(Co)、铝(Al)或者铜(Cu)。
在可选实施例中，所述势垒层包括钴(Co)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)或钛钨(TW)。
根据本发明的又一个方面，还提供了一种形成功率MOSFET器件的方法，包括：
提供具有外延层的半导体衬底；
选择性蚀刻所述外延层以形成延伸进所述外延层的沟槽；以及
在所述沟槽内形成混成栅电极，所述混成栅电极被配置成控制从源电极至漏电极的电流流动，其中，所述混成栅电极包括具有不同材料的多个嵌套区，所述多个嵌套区的一个或者多个包括具有比多晶硅材料的电阻小的电阻的低阻金属。
在可选实施例中，所述低阻金属包括钨(W)、钛(Ti)、钴(Co)、铝(Al)或者铜(Cu)。
在可选实施例中，所述方法进一步包括：所述势垒层的内表面在两侧或多侧邻接所述低阻金属；以及，所述势垒层的外表面在两侧或多侧邻接所述多晶硅材料。
在可选实施例中，形成所述混成栅电极包括：在所述沟槽内沉积多晶硅层；在所述多晶硅层上沉积势垒层；在所述势垒层上沉积低阻金属；以及，选择性蚀刻所述多晶硅层、所述势垒层以及所述低阻金属以限定所述沟槽内的所述混成栅电极。
在可选实施例中，所述方法进一步包括：选择性蚀刻所述多晶硅层、所述势垒层以及所述低阻金属以限定设置在所述外延层内的一个或多个横向MOSFET器件的栅电极。
在可选实施例中，所述方法进一步包括：在选择性注入所述外延层之前在所述沟槽内形成氮化物间隔件；以及，在注入所述外延层之后从所述沟槽内去除所述氮化物间隔件；其中，所述势垒层和所述低阻金属沉积在所述沟槽内所述氮化物间隔件被去除的位置处。
附图说明
图1示出了功率MOSFET的截面图。
图2示出了具有披露的混成栅电极(hybrid gate electrode)的功率MOSFET的一些实施方式的截面图。
图3示出了具有披露的混成栅电极的功率MOSFET的一些可选的实施方式的截面图。
图4示出了根据一些实施方式的形成具有披露的混成栅电极的垂直功率MOSFET的方法。
图5-图12示出了根据图4的方法的形成披露的功率MOSFET的一些实施方式的截面图。
图13示出了根据一些可选的实施方式形成具有披露的混成栅电极的准垂直功率MOSFET的方法。
图14示出了具有披露的混成栅极结构的集成准垂直功率MOSFET的一些实施方式的截面图。
图15示出了具有披露的混成栅极结构的集成垂直功率MOSFET的一些实施方式的截面图。
图16示出了根据一些实施方式的形成具有披露的混成栅极结构的集成的准垂直功率MOSFET的方法。
图17-图25示出了根据图16的方法形成的集成的准垂直功率MOSFET的一些实施方式的截面图。
图26示出了根据一些实施方式的形成具有披露的混成栅极结构的垂直功率MOSFET的方法。
图27-图32示出了根据图26的方法形成的集成的垂直功率MOSFET的一些实施方式的截面图。
具体实施方式
结合附图描述本文，其中全文相同标号通常用于指代相同元件，并且各种结构不必按比例绘制。为了说明目的，在下面描述中，为了便于理解阐述了大量具体细节。然而，很明显地，对本领域普通技术人员来说，本文描述的一个或者多个方面可用较低程度的这些具体细节实施。在其他实例中，已知的结构和器件以框图形式示出以便于理解。
图1示出了具有垂直器件布局的功率MOSFET器件100。功率MOSFET器件100包括设置在沟槽内的栅电极106，所述沟槽延伸进位于半导体基体102上的外延层104。栅电极106被配置成控制从源电极108到漏电极110的电流的垂直流动。通常，栅电极112包括具有相当高阻抗的原位掺杂多晶硅材料。应当理解，栅电极106的高阻抗限制了功率MOSFET器件100的开关性能并且可造成器件的打开或者关闭的不均匀性。
因此，本发明的一些方面提供了一种相对较低阻抗的混成电极的功率MOSFET器件，使得能够具有好的开关性能。在一些实施方式中，功率MOSFET包括半导体基体。外延层设置在半导体基体上。被配置成控制源电极和漏电极之间电流流动的混成栅电极设置在延伸进外延层的沟槽内。混成栅电极包括具有低阻金属的内部区域，具有多晶硅材料的外部区域，以及设置在内部区域和外部区域之间的势垒区域。内部区域的低阻抗为混成栅电极提供了低阻抗使得能够在功率MOSFET器件中有好的开关性能。
图2示出了披露的功率MOSFET器件200的一些实施方式。功率MOSFET器件200包括在沿器件200垂直方向设置的源电极108、混成栅电极202以及漏电极110。源电极108设置在半导体衬底203的顶面上，而混成栅电极202包被括在沟槽内，该沟槽延伸至垂直位于源电极108和漏电极110之间的半导体衬底203内。
在一些实施方式中，半导体衬底203包括设置在半导体基体102上的外延层104。源电极108设置在外延层104上。体区206沿着包括绝缘材料204的沟槽相对侧设置在外延层104内。第一和第二注入区208和210设置在沿外延层104表面的位置处的相应的体区206内。
在一些实施方式中，外延层104和半导体基体102包括第一掺杂/浓度型(例如，n型)。在这些实施方式中，体区206具有第一掺杂类型，第一注入区208具有第一掺杂类型，而第二注入区210具有第二掺杂类型(例如。p-型)。第一注入区208邻接源电极108，并且与外延层104和体区206一起形成漏极区。使用外延层104作为部分漏极区为器件200提供了允许漏电极110设置在与源电极116相对的半导体主体102一侧上的垂直结构，从而导致垂直电流流经器件200。
混成栅电极202设置在填充有绝缘材料204的沟槽内。所述沟槽在外延层104内延伸，使得混成栅电极202横向设置在体区206之间以及第一和第二注入区208和210之间。绝缘材料204将混成栅电极202与外延层104，体区206，第一注入区208以及源电极108分离。在一些实施方式中，绝缘材料204包括诸如二氧化硅的氧化物层。
操作期间，混成栅电极202配置成控制源电极108和漏电极110之间电流流动。例如，当高电压施加在混成栅电极202上时，它将在源电极108和漏电极110之间形成沟道，造成在混成栅电极202的每一侧上独立的垂直器件。功率MOSFET器件200的总沟道宽度是具有相同管芯面积的传统MOSFET的两倍，从而使得功率MOSFET器件200承受大电流。
混成栅电极202包括多个嵌套区域212-216。可以理解，所披露的混成栅电极202可包括任何数量的嵌套区域(例如，2、3、4、5……)。在一些实施方式中，混成栅电极202包括三个嵌套区域：内部区域216，势垒区域214，外部区域212。内部区域216嵌套在势垒区域214内，以便内部区域216被包括在势垒区域214中的腔内。势垒区域214嵌套在外部区域212内以便势垒区域214和内部区域216包被括在外部区域212中的腔内。在一些实施方式中，内部区域216的外表面(即，离内部区域216的中心较远的表面)的两侧或者多侧与势垒区域214(即，离势垒区域214的中心较近的表面)内表面的两侧或者多侧接触，以及，势垒区域214的外表面的两侧或者多侧与外部区域212内表面的两侧面或者多侧接触。
多个嵌套区域212-216的一个或者多个包括低阻金属。通过形成具有低阻金属的混成栅电极202的一个或者多个区域，相对于传统多晶硅栅电极降低了混成栅电极202的总阻抗。低阻抗提供了优于传统多晶硅栅极的改进的开关性能，使得能够均匀打开或者关闭功率MOSFET器件200。
在一些实施方式中，内部区域216包括低阻金属，外部区域212包括多晶硅材料。低阻金属为混成栅电极提供低阻抗，而多晶硅材料提供好的混成栅电极202与绝缘材料204(例如，栅极-源极电介质)之间的界面。在一些实施方式中，势垒区域214可包括势垒层，其具有选择的以在低阻金属和多晶硅材料之间提供好的连接(即，好的导电性)的材料。
在各种实施方式中，内部区域216包括低阻金属，包括钨(W)、钛(Ti)、钴(Co)、铝(Al)、铜(Cu)，或者另外的类似金属。在各种实施方式中，势垒区域214包括势垒层，该势垒层包括钴(Co)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)、钛钨(TiW)，或者另外的类似金属。
尽管图2示出了包括在具有背面漏电极110的垂直漏极功率MOSFET器件内的混成栅电极202，然而，混成栅电极不限于是具有这种配置的垂直漏极功率MOSFET器件。例如，在一些实施方式中，混成栅电极包括在具有从外延层的表面延伸进外延层下面的掩埋层的漏电极的准垂直漏极功率MOSFET器件。
图3示出了披露的功率MOSFET器件300的一些可选的实施方式。功率MOSFET器件300包括以上述垂直方向设置的源电极108、混成栅电极202以及漏电极110。功率MOSFET器件300进一步包括场板(field plate)302，场板302设置在填充有绝缘材料204并且包括混成栅电极202的沟槽内。所述沟槽延伸进外延层104内。场板302设置在混成栅电极202的垂直下方的位置(例如，垂直置于在混成栅电极202和漏电极110之间)，并且通过绝缘材料204与外延层104隔离并且与混成栅电极202隔离。场板302被配置成在混成栅电极202的左边和右边上的沟道上操作以影响漏极区内的沟道特性(例如，通过将峰值电场从混成栅电极202的边缘移至场板302的边缘，延伸了自混成栅电极201的耗尽边缘)。在一些实施方式中，场板302包括多晶硅材料。
图4表示根据一些实施方式形成具有披露的混成栅电极的垂直功率MOSFET器件的方法400。
在步骤402，提供具有外延层的半导体衬底。所述半导体衬底包括形成在半导体基体上方的外延层。
在步骤404，选择性蚀刻半导体衬底以形成延伸进外延层的沟槽。所述沟槽从与半导体基体相对的外延层的表面延伸进外延层内一定深度。
在一些实施方式中，在步骤406，在沟槽内形成场板。
在步骤408，在沟槽内形成混成栅电极。混成栅电极包括多个嵌套区，其中一个或者多个嵌套区包括低阻金属(即，具有比多晶硅电阻低的金属)。
在步骤410，选择性注入外延层以形成体区、第一注入区以及第二注入区。在一些实施方式中，第一注入区包括p+掺杂区并且第二注入区包括n+掺杂区。
在步骤412，进行快速热退火以激活注入的掺杂剂。
在步骤414，在混成栅电极上形成栅极-源极电介质。
在步骤416，形成源电极和漏电极。在一些实施方式中，源电极形成在衬底的第一侧，而漏电极形成在衬底的背面。
实施这种方法400的示例性半导体衬底的一些实施方式在图5-图12的截面图中示出。可以理解，图5-图12的截面图示出了用于形成具有披露的混成栅电极的功率MOSFET的方法的非限制性实例。本领域普通技术人员将会理解，功率MOSFET的结构可根据对披露的截面图的变形实现。
图5示出了与步骤402的衬底对应的半导体衬底的一些实施方式的截面图500。半导体衬底包括形成在半导体基体102上的外延层104。半导体基体102可包括任何半导体材料，例如，硅、锗、砷化镓，等等。在一些实施方式中，外延层104通过汽相外延形成在半导体主体102上。通常，外延层104被形成为具有大于半导体基体102的掺杂剂浓度的掺杂剂浓度。在一些实施方式中，半导体基体102和外延层104包括第一掺杂/导电类型(例如，n型掺杂)。在其他实施方式中，半导体基体102包括第一掺杂类型，而外延层104包括第二掺杂类型(例如，p型掺杂)。
图6示出了与步骤404对应的半导体衬底的一些实施方式的截面图600。如截面图600中所示，垫氧化物层602已经形成在外延层104的表面上并且硬掩模604已经形成在垫氧化物层602之上。在一些实施方式中，垫氧化物层602包括诸如二氧化硅(SiO2)。在一些实施方式中，硬掩模604包括诸如氮化物层(例如，Si3N4)。硬掩模604和垫氧化物层602被选择性蚀刻以形成暴露下面的外延层104区域的开口。在一些实施方式中，其中硬掩模604包括氮化物硬掩模，使用包括氢氟酸(HF)、HF缓冲液或者磷酸(H3PO4)的蚀刻化学剂的湿蚀刻用于蚀刻硬掩模604中的开口。后续在开口处蚀刻所述衬底以形成延伸进外延层104的沟槽606。在一些实施方式中，使用例如包括CHF3和/或CF4化学剂的等离子体蚀刻或者使用KOH的湿蚀刻来蚀刻外延层104。
可以理解，沟槽606的深度将取决于功率MOSFET器件是否包括场板。在功率MOSFET器件不包括场板的实施方式中，沟槽606将被蚀刻至第一深度d1。在功率MOSFET器件包括场板的实施方式中，沟槽606将被蚀刻至大于第一深度d1的第二深度d2。
图7A-图7C分别示出了对应于步骤406的半导体衬底的一些实施方式的截面图700-704。如截面图700中所示，绝缘材料204形成在衬底上。绝缘材料204形成在沟槽606的底部和侧壁上。在各种实施方式中，绝缘材料204包括使用旋涂电介质、热工艺或者沉积工艺形成的二氧化硅或者低k介电材料。
如截面图702中所示，第一多晶硅层704沉积到绝缘材料204之上的衬底上。在一些实施方式中，通过在低压加工腔室内以升高的温度(例如，500-700℃)热分解硅烷(SiH4)形成第一多晶硅层704。第一多晶硅层704形成到填充沟槽606的厚度。
如截面图706中所示，回蚀刻第一多晶硅层704(例如，使用用包括SF6的蚀刻化学剂的等离子体蚀刻)以便它包含在沟槽606内。然后，绝缘材料204(例如，氧化物层)沉积在第一多晶硅层704之上的衬底上，并且被后续蚀刻以在沟槽606内形成场板。
图8和图9A分别示出了对应于步骤408的半导体衬底的一些实施方式的截面图800，900。截面图800，900示出为没有场板(例如，如图7A-7C形成的)但是在一些可选的实施方式中，可存在场板。
如截面图800中所示，垫氧化物层602和硬掩模604被去除并且绝缘材料204形成在衬底上。在各种实施方式中，绝缘材料204使用旋涂电介质、热工艺或者沉积工艺形成。然后，第二多晶硅层802形成衬底上并且在绝缘材料204之上。在一些实施方式中，如上所述，第二多晶硅层802通过上面描述的低压热分解硅烷(SiH4)形成。
如截面图900中所示，势垒层902沉积在衬底上并且第二多晶硅层802之上。然后，低阻金属904沉积在衬底上并且在势垒层902之上。在一些实施方式中，势垒层902和低阻金属904通过物理汽相沉积(例如，溅射或者蒸发)沉积在衬底上。势垒层902和低阻金属904沉积至使得第二多晶硅层802、势垒层902以及低阻金属904的组合以填充沟槽606的厚度。然后，选择性掩盖衬底并且蚀刻第二多晶硅层802、势垒层902以及低阻金属904以限定沟槽606内的混成栅电极。所形成的混成栅电极包括低阻金属904嵌套在势垒层902内，势垒层902嵌套在第二多晶硅层802内的结构。
图10A示出了对应于步骤410的半导体衬底的一些实施方式的截面图1000。如截面图1000中所示，进行多次注入以形成体区206、第一注入区208以及第二注入区210。
在一些实施方式中，通过掩盖衬底(例如，用光刻胶)并且使用具有第一掺杂类型并且剂量在大约1013原子/平方厘米和大约1014原子/平方厘米之间的掺杂剂形成体区206。在一些实施方式中，通过掩盖衬底(例如，用光刻胶)并且注入具有第一掺杂类型并且剂量在大约1015原子/平方厘米和大约1016原子/平方厘米之间的掺杂剂形成第一注入区208。在一些实施方式中，通过掩盖衬底(例如，用光刻胶)并且注入具有第二掺杂类型并且剂量在大约1015原子/平方厘米和大约1016原子/平方厘米之间的掺杂剂形成第二注入区210。在一些实施方式中，第一掺杂类型包括n型掺杂剂(例如，磷，砷)，而第二掺杂类型包括p型掺杂剂(例如，硼)。在这些实施方式中，体区206包括n型掺杂浓度，第一注入区208包括n+注入区，而第二注入区210包括p+注入区。
图11A示出了对应于步骤412的半导体衬底的一些实施方式的截面图1100。如截面图1100中所示，在一次或者多次注入之后进行快速热退火1102以激活注入的掺杂剂(例如，第一和第二注入区)。在一些实施方式中，通过将衬底暴露至高温(例如，1200℃)中一小段时间(例如，小于5秒)进行快速热退火1102。为了防止快速热退火1102的高温损坏势垒层902和低阻金属904，势垒层902和低阻金属904可包括耐火金属。例如，势垒层902可包括钽(Ta)并且低阻金属904可包括钨(W)。耐火金属对快速热退火的热量具有高耐抗性。
图12示出了对应于步骤414-416的半导体衬底的一些实施方式的截面图1200。如截面图1200中所示，包括栅极-源极电介质的绝缘材料204形成在混成栅电极之上。然后，通过金属化工艺形成漏电极110和源电极108。例如，源电极108可通过使用物理汽相沉积在绝缘材料204之上沉积金属(例如，镍)形成。同样地，漏电极110通过使用物理汽相沉积在半导体主体102背面上沉积金属(例如，镍)形成。在一些实施方式中，对沉积的金属进行钝化。
图13示出了形成具有披露的栅极结构的垂直功率MOSFET的方法1300的一些可选实施方式。
步骤1302-1306与方法400中步骤402-406相同。
在步骤1308，氮化物间隔件形成在沟槽内。图9B的截面图906示出了沉积到衬底上的氮化物层908。如截面图906中所示，氮化物层908形成在沟槽606内的嵌套在第二多晶硅层802内的位置。氮化物层908与第二多晶硅层802接触并且形成至填充沟槽606的厚度，从而形成氮化物间隔件。在一些实施方式中，氮化物层908包括诸如氮化硅。
在步骤1310，选择性注入外延层以形成体区、第一注入区和第二注入区。图10B的截面图1002示出了外延层104的注入。如截面图1002中所示，氮化物间隔件908用作硬掩模以防止掺杂剂被注入沟槽606内，同时仍然允许掺杂剂注入外延层104内。
在步骤1312，进行快速热退火以激活注入的掺杂剂。图11B的截面图1104示出了衬底的快速热退火1102。氮化物间隔件908在沟槽606内的使用允许在沉积低阻金属和势垒层之前进行快速热退火1102。
在步骤1312，在快速热退火完成之后去除氮化物间隔件。在一些实施方式中，氮化物间隔件可通过掩蔽衬底，然后使用湿蚀刻剂(包括例如，氢氟酸(HF)、HF缓冲液或者磷酸(H3PO4)的蚀刻化学剂)选择性蚀刻来去除。
在步骤1314，将势垒层和低阻金属沉积在沟槽内并且蚀刻以便代替被去除的氮化物间隔件的位置。图12的截面图1200示出了势垒层902和低阻金属904代替去除的氮化物间隔件的形成。由于低阻金属904和势垒层902不暴露在快速热退火1102下，具有比耐火材料耐抗性低的非耐火金属可被用于低阻金属904和势垒层902。例如，势垒层902可包括铝(Al)并且低阻金属904可包括钴(Co)。
在步骤1316，在混成栅电极之上形成栅极-源极电介质。图12的截面图1200示出了包括在混成栅电极之上的栅极-源极电介质的绝缘材料204的形成。
在步骤1318，形成源电极和漏电极。图12的截面图1200示出了源电极108和漏电极110的形成。所形成的功率MOSFET包括与通过方法400形成的相同的结构，但是具有包括非耐火金属的低阻金属904和势垒层902。
在一些实施方式中，披露的功率MOSFET器件可形成在包括一个或者和多个横向MOS器件1408(例如，横向功率和/或CMOS器件)的半导体衬底内。图14-15分别示出了集成有一个或者多个横向MOS器件的功率MOSFET的一些实施方式的截面图1400和1500。
图14示出了准垂直功率MOSFET 1402的一些实施方式的截面图1400，所述准垂直功率MOSFET 1402具有集成到具有一个或者多个横向MOS器件(即，集成的准垂直功率MOSFET)的硅衬底内的披露的混成栅电极。
准垂直功率MOSFET 1402包括沿器件1400的垂直方向设置的源电极108和混成栅电极202。漏极区包括具有第一掺杂类型(例如，n型)的外延层104，设置在具有第二掺杂类型(例如，p型)的半导体基体102上。漏极区进一步包括具有设置在半导体基体102和外延层104之间具有第一掺杂类型的掩埋层1404，漏电极1406被包括在从外延层104的表面延伸至掩埋层1404的沟槽内。在操作期间，电流从源电极108经外延层104和掩埋层1404流至漏电极1406。
具有第一掺杂类型的体区206沿与漏电极1406相对的填充有绝缘材料204的沟槽的一侧设置在外延层104内。第一和第二注入区208和210设置在体区206内沿外延层104表面的位置处。第一注入区208具有第一掺杂类型，而第二注入区210具有第二掺杂类型。
一个或者多个横向MOS器件1408设置在外延层104内。横向MOS器件1408通过绝缘区域1418(例如，STI区域)隔离。在各种非限制性实施方式中，横向MOS器件1408包括高电压NMOS 1408a、高电压PMOS 1408b、低电压NMOS 1408c、低电压PMOS 1408d或者它们的组合。横向MOS器件1408包括具有第二掺杂类型的深阱1410以及具有第二掺杂类型的高电压阱1412。高电压NMOS 1408a进一步包括如示出的具有第二掺杂类型的浅阱1414以及注入区208和210。高电压PMOS 1408b进一步包括具有如示出的第二掺杂类型的浅阱1416以及注入区208和210。低电压PMOS 1408c进一步包括具有如示出的第二掺杂类型的浅阱1418以及注入区208和210。低电压PMOS 1408d进一步包括具有如示出的注入区208和210。
图15示出了垂直功率MOSFET器件1502的一些实施方式的截面图1500，所述准垂直功率MOSFET 1502具有集成到具有一个或者多个横向MOS器件(即，集成的垂直功率MOSFET)的硅衬底内的披露的混成栅电极。
垂直功率MOSFET器件1502包括沿器件1400的垂直方向设置的源电极108、混成栅电极202和漏电极110。漏极区包括具有第一掺杂类型(例如，n型)的外延层104，设置在具有第一掺杂类型(例如，n型)的半导体基体102上。具有第一掺杂类型的体区206沿填充有绝缘材料204的沟槽的一侧设置在外延层104内。第一和第二注入区208和210设置在体区206内沿外延层104表面的位置处。第一注入区208具有第一掺杂类型，而第二注入区210具有第二掺杂类型。如上所述，一个或者多个横向MOS器件1408设置在外延层104内。
图16示出了形成具有披露的混成栅电极的集成准垂直功率MOSFET的方法1600的一些实施方式。
在步骤1602，提供了具有形成在半导体基体和外延层之间的掩埋层的半导体衬底。
在步骤1604，选择性注入外延层以为一个或者横向MOS器件形成一个或者多个阱。
在步骤1606，选择性蚀刻半导体衬底以形成延伸进外延层的沟槽。所述沟槽从与半导体基体相对的外延层的表面延伸进外延层内一定深度。
在一些实施方式中，在步骤1608，在沟槽内形成场板。在一些实施方式中，场板包括形成在沟槽内并且由绝缘材料包围的第一多晶硅层。
在步骤1610，在衬底的表面上沉积第二多晶硅材料。
在步骤1612，选择性蚀刻半导体衬底以形成延伸进外延层内的漏槽。
在步骤1614，在衬底的表面上沉积势垒层和低阻金属。
在步骤1616，选择性蚀刻第二多晶硅层、势垒层以及低阻金属以限定横向MOS器件的栅电极以及限定准垂直功率MOSFET的混成栅电极。
在步骤1618，选择性注入外延层以形成体注入区、p+注入区以及n+注入区。
在步骤1620，栅极-源极电介质形成在混成栅电极之上。
在步骤1622，源电极形成在栅极-源极电介质之上。
在其上实施这种方法1600的示例性半导体衬底的一些实施方式在图17-25的截面图中示出。
图17示出了对应于步骤1602的衬底的半导体衬底的一些实施方式的截面图1700。半导体衬底包括半导体基体102(例如，硅或者硅锗)和形成在其上的外延层104。掩埋层1404通过将掺杂剂注入半导体基体102以将掩埋层1402的掺杂剂浓度提高到大于半导体基体102和外延层104的水平来形成。在一些实施方式中，掩埋层1402通过对半导体基体102注入在大约1×1018cm-3至大约1×1021cm-3之间的掺杂浓度来形成。在一些实施方式中，半导体基体102具有第一掺杂类型，而外延层104和掩埋层1404具有第二掺杂类型。
图18示出了对应于步骤1604的衬底的半导体衬底的一些实施方式的截面图1800。一个或者多个有源区通过注入形成在衬底内。在一些实施方式中，有源区包括通过掩蔽衬底并且注入掺杂浓度量在大约1×1018cm-3至大约1018cm-3之间并且为第一掺杂类型(例如，p型)的掺杂剂(例如，硼)形成的深阱1410。在一些实施方式中，有源区包括高压阱1412，其被包括在在深阱1410内并且通过掩蔽衬底以及注入掺杂浓度在大约1015cm-3至大约1018cm-3之间的第二掺杂类型(例如，n型)的掺杂剂(例如，磷)形成。在一些实施方式中，有源区可进一步浅阱，其被包括在深阱1412内并且通过注入掺杂浓度在大约1015cm-3至大约1018cm-3之间的第一掺杂类型的掺杂剂形成。本领域普通技术人员应当理解，在各种实施方式中，浅阱可包括5伏p-阱1414，p-阱扩散漏极注入1416，或者其他类似的阱。
截面图1800进一步示出了在绝缘区1418形成之前形成在衬底表面上方的垫氧化物602(例如，硅氧化物)。垫氧化物602阻止绝缘区1418形成期间对下面方的衬底的张力。在各种实施方式中，绝缘区1418使用诸如常规LOCOS或者浅沟槽隔离(STI)技术形成在衬底(例如，外延层104)的表面内。
图19示出了对应于步骤1606衬底的半导体衬底的一些实施方式的截面图1900。如截面图1900中所示，硬掩模604(例如，氮化物硬掩模)形成在外延层104上。选择性地对硬掩模604和下面的垫氧化物602进行图案化以形成暴露下方的外延层104的区域的开口，对暴露的外延层的区域进行蚀刻以形成在外延层104内的沟槽606。
图20示出了对应于步骤1608的衬底的半导体衬底的一些实施方式的截面图2000。如截面图2000中所示，绝缘材料204沉积在沟槽606内。然后第一多晶硅层704沉积在沟槽606内并且被蚀刻以限定场板。绝缘材料204形成在第一多晶硅层704之上。
图21示出了对应于步骤1610的衬底的半导体衬底的一些实施方式的截面图2010。在截面图2100中，垫氧化物602和硬掩模604从衬底去除。然后绝缘材料204形成在衬底上。第二多晶硅层802形成在绝缘材料204上面的衬底上。
图22示出了对应于步骤1612的衬底的半导体衬底的一些实施方式的截面图2200。如截面图2200所示，硬掩模2202形成在衬底上。选择性图案化硬掩模2202以形成开口。然后，蚀刻第二多晶硅层802、绝缘材料204和外延层104以形成从外延层104的顶部延伸至掩埋层1404的漏极沟槽2204。
图23示出了对应于步骤1614的衬底的半导体衬底的一些实施方式的截面图2300。如截面图2300所示，势垒层902和低阻金属904沉积在衬底上。在一些实施方式中，势垒层902和低阻金属904通过物理汽相沉积(例如，溅射或者蒸发)沉积到衬底上。
图24示出了对应于步骤1616-1618的衬底的半导体衬底的一些实施方式的截面图2400。如截面图2400所示，选择性掩蔽衬底并且选择蚀刻势垒层902、低阻金属904以及第二多晶硅层802以限定沟槽606内的混成栅电极、漏极沟槽2204内的漏电极1406以及横向MOS器件1408的栅极。如上所述，所形成的准垂直功率MOSFET的混成栅电极具有多个嵌套区。所形成的横向MOS器件1408的栅电极具有堆叠的栅电极。因而，低阻金属904被用于填充沟槽606和漏极沟槽2204，同时相同的低阻金属904、势垒层902以及第二多晶硅层802被蚀刻以形成准垂直功率MOSFET 1402和横向MOS器件1408的栅电极。截面图2400还示出了外延层104内的体区206以及第一和第二注入区208和210的注入。
图25示出了对应于步骤1620的衬底的半导体衬底的一些实施方式的截面图2500。截面图2500示出了在横向器件1408a-1408d上形成栅极-源极电介质和侧壁间隔件1422。栅极-源极电介质通过选择性蚀刻绝缘材料204来形成以限定器件1408a-1408d的栅极-源极电介质。侧壁间隔件1422通过在衬底上方沉积另外的绝缘材料(例如，氮化硅、氧化硅)并且选择性蚀刻该另外的绝缘材料以限定侧壁间隔件1422形成。
图26示出了形成具有披露的混成栅电极的集成的垂直功率MOSFET的方法2600的一些实施方式。
在步骤2602，提供了具有外延层的半导体衬底。
在步骤2604，选择性注入外延层以为一个或者多个横向MOS器件形成一个或者多个阱。
在步骤2606，选择性蚀刻半导体衬底以形成延伸进外延层的沟槽。所述沟槽从与半导体基体相对的外延层表面延伸进外延层内一定深度。
在一些实施方式中，在步骤2608，在沟槽内形成场板。在一些实施方式中，场板包括形成在沟槽中并且被绝缘材料包围的第一多晶硅层。
在步骤2610，在衬底的表面上沉积第二多晶硅层、势垒层以及低阻金属。
在步骤2612，选择性蚀刻第二多晶硅层、势垒层以及低阻金属以限定横向MOS器件的栅电极以及限定垂直功率MOSFET器件的混成栅电极。
在步骤2614，选择性注入外延层以形成体注入区、p+注入区以及n+注入区。
在步骤2616，在混成栅电极上面形成栅极-源极电介质。
在步骤2618，形成源电极和漏电极。所述源电极形成在衬底的第一侧上，而漏极形成在衬底的背侧。
图27-32示出了半导体衬底的一些实施方式的截面图，这种方法2600在所述半导体衬底上实施，并且示出在图27-32的截面图中。
图27示出了对应于步骤2602-2604的衬底的半导体衬底的一些实施方式的截面图2700。所述半导体衬底包括半导体基体102(例如，硅或者SiGe)以及形成在其上的外延层104。半导体基体102和外延层具有相同的掺杂类型(例如，n-型)。一个或者多个有源区通过注入形成在外延层104内并且通过隔离区1418隔离。在各种实施方式中，有源区可包括深阱1410、被包括在深阱内的高电压阱1412以及被包括在高压阱内的浅阱(例如，5Vp-阱1414，p阱扩散漏极注入1416)。所述阱可通过上面关于图18描述的剂量和掺杂剂类型形成。
图28示出了对应于步骤2606的衬底的半导体衬底的一些实施方式的截面图2800。如截面图2800中所示，硬掩模604(例如，氮化物硬掩模)形成在外延层104上。选择性图案化硬掩模604和下面的垫氧化物602以形成暴露下面外延层104的区域的开口，所暴露的外延层的区域被蚀刻以形成在外延层104内的沟槽606。
图29示出了对应于步骤2608的衬底的半导体衬底的一些实施方式的截面图2900。如截面图2900中所示，绝缘材料204沉积在沟槽606内。然后，第一多晶硅层704沉积在沟槽606内并且被蚀刻以限定场板。绝缘材料204形成在第一多晶硅层704之上。
图30示出了对应于步骤2610的衬底的半导体衬底的一些实施方式的截面图3000。在截面图3000中，垫氧化物602和硬掩模604从衬底去除。然后，绝缘材204形成在衬底上。第二多晶硅层802形成衬底上并且在绝缘材料204之上。势垒层902和低阻金属904形成在衬底上并且在第二多晶硅层802之上。
图31示出了对应于步骤2612的衬底的半导体衬底的一些实施方式的截面图3100。如截面图3100中所示，选择性掩蔽衬底并且选择性蚀刻势垒层902、低阻金属904以及第二多晶硅层802以限定混成栅电极和横向MOS器件1408的栅电极。所形成的垂直功率MOSFET的混成栅电极具有如上描述的多个嵌套区。所形成的横向器件的栅电极具有堆叠区。因而，低阻金属904用于填充沟槽606和漏极沟槽2204，同时蚀刻相同的低阻金属904、势垒层902以及第二多晶硅层802以形成垂直功率MOSFET 1502和横向MOS器件1408的栅电极。
图32示出了对应于步骤2614-2618的衬底的半导体衬底的一些实施方式的截面图3200。
截面图3200示出了外延层104内的体区206以及第一和第二注入区208和210的注入。截面图3200还示出了功率MOSFET的栅极-源极电介质以及横向器件1408a-1408d上侧壁间隔件的形成。
栅极-源极电介质通过选择性蚀刻绝缘材料204形成以限定器件1408a-1408d的栅极-源极电介质。侧壁间隔件1422通过以下方式形成：在衬底上方沉积另外的绝缘材料(例如，氮化硅、氧化硅)，选择性蚀刻该另外的绝缘材料以限定侧壁间隔件1422。
应当理解，本领域普通技术人员基于说明书和附图的阅读和/或理解可进行等同替换和/或修改。本文的公开文本包括所有这些修改和替换并且通常不旨在局限于此。另外，尽管可能针对几种实施方式的一种仅披露了一种具体特征或者方面，如可能期望的，这种特征或者方面可与其他实施方式的一种或者多种其他特征和/或方面结合。此外，在某种程度上，本文使用了术语“包括”、“具有”、“带有”和/或它们的变形，这些术语旨在具有包括的含义，像“包含”。此外，“示例性”仅指实例，而不是最优的。还应当理解，为了简化和易于理解，本文描述的部件、层和/或元件相对于彼此用具体的尺寸和/或方向示出，然而实际的尺寸和/或方向可实质上不同于本文所示出的。
因而，本发明涉及一种MOSFET晶体管，包括具有多个嵌套区的混成栅电极，所述嵌套区具有能有好开关性能的低电阻。
在一些实施方式中，本发明涉及一种晶体管器件，所述晶体管器件包括半导体衬底，所述半导体衬底包括具有源电极和漏电极的晶体管器件。混成栅电极设置在延伸进所述半导体衬底的沟槽内并且配置成控制源电极和漏电极之间的电流垂直流动，其中所述混成栅电极包括多个嵌套区，并且其中所述多个嵌套区中的一个或者多个包括低阻金属。
在另一种实施方式中，本发明涉及一种功率MOSFET器件。所述功率MOSFET器件包括半导体基体。外延层设置在所述半导体基体上，并且包括从与半导体基体相对的外延层的顶面延伸进外延层的沟槽。混成栅电极设置在沟槽内并且配置成控制源电极和漏电极之间的电流流动，其中所述混成栅电极包括具有多晶硅材料的外部区域、嵌套在所述多晶硅内的势垒层，以及嵌套在所述势垒层内的低阻金属，所述低阻金属具有比所述多晶硅层小的电阻。
在另一种实施方式中，本发明涉及一种形成功率MOSFET器件的方法。所述方法包括提供具有外延层的半导体衬底。所述方法进一步包括选择性蚀刻所述外延层以形成延伸进所述外延层的沟槽。所述方法进一步包括在所述沟槽内形成混成栅电极，该混成栅电极被配置成控制从源电极至漏电极的电流流动，其中，所述混成栅电极包括具有不同材料的多个嵌套区，其中所述多个嵌套区的一个或者多个包括低阻金属，其具有比多晶硅材料的电阻小的电阻。

Claims (4)

1.一种形成功率MOSFET器件的方法，包括：
提供具有外延层的半导体衬底，所述外延层的下方具有掩埋层；
选择性蚀刻所述外延层以形成延伸进部分所述外延层的沟槽；
蚀刻所述外延层以形成另外的沟槽；
形成体区并且沿着所述外延层的顶面形成多个注入区，所述体区设置在与所述外延层的顶面相对的所述多个注入区的表面邻接的位置处，其中，所述体区和所述体区下方的所述外延层包括相同的掺杂类型；
在所述沟槽内形成混成栅电极并且在所述另外的沟槽内形成漏电极，所述混成栅电极被配置成控制从源电极至漏电极的电流流动，形成所述混成栅电极包括以下步骤：
在形成所述另外的沟槽之前，在所述沟槽内沉积多晶硅层；
在形成所述另外的沟槽之后，在所述多晶硅层上和所述另外的沟槽内沉积势垒层，使得所述沟槽内的所述势垒层的外表面在两侧或多侧邻接所述多晶硅层；
在所述沟槽和所述另外的沟槽内的所述势垒层上沉积低阻金属，使得所述势垒层的内表面在两侧或多侧邻接所述低阻金属；
选择性地蚀刻所述多晶硅层、所述势垒层以及所述低阻金属以限定所述沟槽内的所述混成栅电极以及所述另外的沟槽内的所述漏电极，所述漏电极从所述外延层的顶面延伸至所述掩埋层内，其中，所述混成栅电极包括具有不同材料的多个嵌套区，所述多个嵌套区的一个或者多个包括具有比所述多晶硅层的电阻小的电阻的低阻金属；
在所述另外的沟槽的与所述沟槽相对的一侧形成设置在所述外延层内的横向MOSFET器件；以及
形成场板，位于所述外延层上方的所述沟槽内以使得所述场板在所述混成栅电极和所述外延层之间。
2.根据权利要求1所述的形成功率MOSFET器件的方法，其中，所述低阻金属包括钨(W)、钛(Ti)、钴(Co)、铝(Al)或者铜(Cu)。
3.根据权利要求1所述的形成功率MOSFET器件的方法，进一步包括：
选择性蚀刻所述多晶硅层、所述势垒层以及所述低阻金属以限定设置在所述外延层内的一个或多个横向MOSFET器件的栅电极。
4.根据权利要求3所述的形成功率MOSFET器件的方法，进一步包括：
在选择性注入所述外延层之前在所述沟槽内形成氮化物间隔件；以及
在注入所述外延层之后从所述沟槽内去除所述氮化物间隔件；
其中，所述势垒层和所述低阻金属沉积在所述沟槽内所述氮化物间隔件被去除的位置处。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698019B2 (en) 2014-03-14 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. N-work function metal with crystal structure
US9396953B2 (en) 2014-03-14 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Conformity control for metal gate stack
DE102014111140B4 (de) * 2014-08-05 2019-08-14 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon
TWI567931B (zh) * 2014-12-05 2017-01-21 帥群微電子股份有限公司 半導體元件與其製造方法
JP6629252B2 (ja) * 2017-02-01 2020-01-15 株式会社東芝 半導体装置の製造方法
TWI778118B (zh) * 2017-09-05 2022-09-21 美商應用材料股份有限公司 來自次氧化物的自對準結構
CN113140636B (zh) * 2021-04-20 2023-02-28 重庆邮电大学 一种沟槽门型叠栅SiC MOSFET器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104093A1 (en) * 2003-11-17 2005-05-19 Kenichi Yoshimochi Semiconductor device and method for fabricating the same
US20090053880A1 (en) * 2007-03-27 2009-02-26 Elpida Memory, Inc. Method of manufacturing semiconductor device
US20110133272A1 (en) * 2009-12-09 2011-06-09 Infineon Technologies Austria Ag Semiconductor device with improved on-resistance

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1058303A1 (en) 1999-05-31 2000-12-06 STMicroelectronics S.r.l. Fabrication of VDMOS structure with reduced parasitic effects
US7663237B2 (en) 2005-12-27 2010-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Butted contact structure
US8058687B2 (en) * 2007-01-30 2011-11-15 Alpha & Omega Semiconductor, Ltd. Split gate with different gate materials and work functions to reduce gate resistance of ultra high density MOSFET
KR100881716B1 (ko) * 2007-07-02 2009-02-06 주식회사 하이닉스반도체 낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
JP5537555B2 (ja) * 2009-09-29 2014-07-02 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104093A1 (en) * 2003-11-17 2005-05-19 Kenichi Yoshimochi Semiconductor device and method for fabricating the same
US20090053880A1 (en) * 2007-03-27 2009-02-26 Elpida Memory, Inc. Method of manufacturing semiconductor device
US20110133272A1 (en) * 2009-12-09 2011-06-09 Infineon Technologies Austria Ag Semiconductor device with improved on-resistance

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