JP5537555B2 - 半導体装置 - Google Patents

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Description

本発明は、窒化物系半導体を用いた半導体装置に関する。
近年、スイッチング素子などの電力用半導体装置、もしくは、高周波パワー半導体装置などの実現のため、高い臨界電界強度を有する窒化物半導体材料の研究が活発に行われている。特許文献１には、窒化物系半導体装置において、ノーマリオフ動作の実現およびトランスコンダクタンスの向上を目的とする構造として、ゲート電極形成領域にリセス構造を有し、窒化珪素膜および高誘電率絶縁膜からなるゲート絶縁膜を有するヘテロ接合電界効果トランジスタが示されている。
特開２００６−２２２４１４号公報
例えば、高周波パワー半導体装置のように高周波動作を必要とされる半導体装置では、その特性向上のために、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を実現することが望まれる。
もっとも、従来、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を同時に実現する構造は示されていなかった。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を同時に実現する半導体装置を提供することにある。
本発明の一態様の半導体装置は、ＩＩＩ−Ｖ族窒化物半導体からなる半導体層と、前記半導体層に形成された溝部と、少なくとも前記溝部の底面上に形成され、第１の絶縁膜と前記第１の絶縁膜よりも高誘電率の第２の絶縁膜との積層膜であるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで、前記半導体層上に形成されるソース電極およびドレイン電極と、を有し、前記第２の絶縁膜が、前記ゲート電極下にのみ選択的に形成され、前記溝部以外の前記半導体層表面と、前記第２の絶縁膜との間に、第３の絶縁膜が形成されていることを特徴とする。
本発明によれば、短チャネル効果の抑制、ゲートリーク電流の低減、大きなゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の容量の低減を同時に実現する半導体装置を提供することが可能となる。
第１の実施の形態の半導体装置の構成を示す断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第２の実施の形態の半導体装置の構成を示す断面図である。 第３の実施の形態の半導体装置の構成を示す断面図である。 第４の実施の形態の半導体装置の構成を示す断面図である。 第５の実施の形態の半導体装置の構成を示す断面図である。 第６の実施の形態の半導体装置の構成を示す断面図である。 第７の実施の形態の半導体装置の構成を示す断面図である。
（第１の実施の形態）
本実施の形態の半導体装置は、ＩＩＩ−Ｖ族窒化物半導体からなる半導体層と、半導体層に形成された溝部と、少なくとも溝部の底面上に形成され、第１の絶縁膜と第１の絶縁膜よりも高誘電率の第２の絶縁膜との積層膜であるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟んで、半導体層上に形成されるソース電極およびドレイン電極と、を有している。そして、第２の絶縁膜が、ゲート電極下にのみ選択的に形成されている。さらに、溝部以外の半導体層表面と、ゲート絶縁膜との間に、第３の絶縁膜が形成されている。
図１は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。この半導体装置は、ＩＩＩ−Ｖ族窒化物半導体からなる半導体層１０上に形成されている。そして、半導体層１０は、例えば、ＧａＮからなる動作層１２の上に、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮのいずれか、または、その組み合わせにより構成される障壁層１４が積層されている。動作層１２と障壁層１４の間に、ヘテロ接合界面が形成されている。例えば、動作層１２の膜厚は１ｕｍであり、障壁層１４の膜厚は３０ｎｍである。
本実施の形態では、２層の半導体層のヘテロ接合を用いた電界効果トランジスタであるＨＥＭＴ(高電子移動度トランジスタ)の例を示している。しかし、２層に限らず、種々の層構造を有する半導体層に対しても本実施の形態の構造を適用することが可能である。本実施の形態のように、ヘテロ接合を用いたＨＥＭＴは、チャネル移動度が高いため、高周波動作に適している。
半導体層１０の障壁層１４には、溝部１６が形成される。すなわち、障壁層１４は凹状のリセス構造を有している。そして、少なくとも溝部１６の底面上にゲート絶縁膜１８が形成されている。
ゲート絶縁膜１８は、第１の絶縁膜１９と第１の絶縁膜１９よりも高誘電率の第２の絶縁膜２０との積層膜である。第１の絶縁膜１９は、例えば、窒化珪素で形成されている。また、第２の絶縁膜２０は、障壁層１４よりも高誘電率である。高誘電率絶縁膜である第２の絶縁膜２０としては、例えば、ＡｌＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２を単独、もしくは、組み合わせて用いることができる。
そして、ゲート絶縁膜１８上には、ゲート電極２２が形成されている。ゲート電極２２は、例えば、ＮｉやＴｉ等の金属で形成されている。このように、本実施の形態の半導体装置は、いわゆるリセスゲート構造を備えている。
ゲート電極２２を挟んで、半導体層１０上には、ソース電極２４およびドレイン電極２６が形成されている。ソース電極２４およびドレイン電極２６は、例えば、Ａｌを主成分とする金属で形成されている。
そして、高誘電率の第２の絶縁膜２０が、ゲート電極２２下にのみ選択的に形成されている。すなわち、ゲート電極２２と、ソース電極２４およびドレイン電極２６との間の領域には、高誘電率の第２の絶縁膜２０が存在しない構成となっている。特に、ゲート電極２２のエッジ部とソース電極２４およびドレイン電極２６との間の領域には、高誘電率の第２の絶縁膜２０がまったく存在していない構成となっている。
さらに、溝部１６以外の半導体層１０表面と、第２の絶縁膜２０との間に、第３の絶縁膜２８が形成されている。すなわち、ゲート電極２２の溝部１６に対するフリンジ部では、高誘電率の第２の絶縁膜２０と半導体層１０との間に第３の絶縁膜２８が挟みこまれる構造となっている。第３の絶縁膜２８は、例えば、窒化珪素で形成されている。
ＨＥＭＴを高周波動作させるためには、ゲート電極のゲート長を小さくすることが望ましい。しかし、例えば２００ｎｍ以下のゲート長を有する場合、障壁層１４の膜厚に対して、ゲート長が１０倍以下になる。このため、ゲート制御性が弱まり、短チャネル効果が引き起こされ、高周波動作特性が劣化する。
そこで、本実施の形態のようにゲート電極２２の下の障壁層１４にリセス構造を形成することにより、動作層１２と障壁層１４との界面に形成されるチャネルに対して、ゲート電極２２を近づけることができる。このことから、ゲート制御性を向上させることができる。よって、短チャネル効果を抑制することが可能となり、高周波動作に有利となる。
高周波動作に有利となるように、小さいゲート長でリセス構造を設ける場合、ゲート電極２２は動作層１２と障壁層１４との界面に形成されるチャネルに対して近くなる。このため、ゲートリーク電流が増加し、高周波特性が劣化するという問題が生ずる。そこで、本実施の形態のように、ゲート電極２２下にゲート絶縁膜１８を形成することにより、ゲート電極２２と障壁層１４とが直接接しないようにすることが、リーク電流を抑制することに有効である。
ゲート電極２２下にゲート絶縁膜を形成する場合、ゲート制御性の観点から、ゲート絶縁膜１８には高誘電率を有する絶縁膜を用いることが有効である。このため、本実施の形態のように、障壁層１２より誘電率の高い高誘電率絶縁膜を用いて、第２の絶縁膜２０をリセス構造の溝部１６内に形成することにより、リーク電流を抑えるのに必要な膜厚を確保することが可能である。
一方、ゲート絶縁膜には、障壁層１２とゲート絶縁膜との界面準位が少ない絶縁膜を用いることが、ゲート制御性や信頼性を劣化させないために必要である。そこで、本実施の形態のように、ゲート絶縁膜１８の下層に障壁層１２との界面準位が少ない第１の絶縁膜１９を形成し、上層に高誘電率絶縁膜である第２の絶縁膜２０を用いることにより、高周波特性や信頼性を劣化させずに、ゲートリーク電流を抑制することが可能となる。
上記の目的から、第１の絶縁膜１９は障壁層１２より誘電率が小さくても構わない。また、半導体層１０として窒化物半導体を用いる場合、窒化物半導体との界面準位が少ない窒化珪素を第１の絶縁膜１９として用いることが望ましい。
また、高周波特性の向上のためには、ゲート電極２２とソース電極２４との間、ゲート電極２２とドレイン電極２６との間の容量を増加させないことが重要であり、特にゲート電極２２とドレイン電極２６との間の容量を増加させないこと重要である。
本実施の形態においては、高誘電率の第２の絶縁膜２０が、ゲート電極２２下にのみ選択的に形成されている。すなわち、ゲート電極２２とドレイン電極２６の間には高誘電率絶縁膜である第２の絶縁膜２０が形成されていないので、ゲートとドレイン間の容量が少ない。このため、高周波動作に適している。
さらに、ゲート電極２２の溝部１６に対するフリンジ部では、高誘電率の第２の絶縁膜２０と半導体層１０との間に第３の絶縁膜２８が挟みこまれる構造となっている。このため、ゲート電極２２のフリンジと半導体層１０との間の寄生容量が、第３の絶縁膜２８がない場合に比べ低減されている。よってゲート電極２２の寄生容量がさらに低減され、高周波動作に適した構成となっている。
このように、本実施の形態によれば、短チャネル効果の抑制、ゲートリーク電流の低減、高いゲート容量の維持、半導体層とゲート絶縁膜との間の界面準位の低減、ゲート電極とドレイン電極の間の寄生容量の低減、ゲート電極と半導体層の間の寄生容量の低減、を同時に満たすことが可能となり、高周波動作に適した窒化物系半導体装置を提供することが可能である。
次に上記の効果が得られるために望ましいゲート絶縁膜構造について説明する。本実施の形態の効果を得るためには、リセス構造により向上したゲート容量に対して、ゲート絶縁膜を形成することにより減少する容量が上回らなければ良い。
そのための第１の絶縁膜１９と高誘電率絶縁膜である第２の絶縁膜２０の膜厚や誘電率を規定する関係式を示す。ここで、リセス部分の第１の絶縁膜１９と第２の絶縁膜２０の厚さおよび誘電率をそれぞれｄ１、ε１、ｄ２、ε２リセス構造の溝部１６の深さをｄｓ、障壁層１４の誘電率をεｓとする。すると、障壁層１４の表面に対して垂直な方向に関して、リセス部分に存在する第１の絶縁膜１９と第２の絶縁膜２０の容量、および、リセス部分に相当する障壁層１４の容量に必要な関係から、次の関係式が得られる。
Figure 0005537555
第１の絶縁膜１９および第２の絶縁膜２０の厚さ、及び、リセス深さに関して、上記関係式を満たすことにより、高周波動作に適したな窒化物半導体装置が得られる。
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の半導体装置の製造方法は、ＩＩＩ−Ｖ族窒化物半導体の半導体層上に第３の絶縁膜を形成する工程と、第３の絶縁膜をパターニングする工程と、半導体層に溝部を形成する工程と、少なくとも溝部の底面上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の絶縁膜よりも高誘電率の第２の絶縁膜を形成する工程と、第２の絶縁膜上にゲート電極を形成する工程と、ゲート電極が形成される領域以外の第１の絶縁膜および第２の絶縁膜を除去する工程と、を有する。
図２〜図７は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
まず、図２に示すように、動作層１２に障壁層１４が積層された窒化物半導体の半導体層１０を準備する。次に図３に示すように、半導体層１０上に第３の絶縁膜２８を形成する。
次に、リソグラフィー技術を用いて、マスク形成した後、ＲＩＥ（反応性イオンエッチング）技術等により、ソース電極２４およびドレイン電極２６を形成する部分の第３の絶縁膜２８を除去する。その後、図４に示すように、ソース電極２４とドレイン電極２６を形成する。
次に、図５に示すように、リソグラフィー技術を用いて、マスク形成した後、ＲＩＥ技術等により、ゲートを形成する部分の第３の絶縁膜２８を除去するようパターニングする。その後、障壁層１４にリセス構造形成のための溝部１６を形成する。
次に、図６に示すように、全体を覆うように第１の絶縁膜１９を形成する。その後、図７に示すように、第１の絶縁膜１９上に高誘電率絶縁膜である第２の絶縁膜２０を積層する。
その後、第２の絶縁膜２０上にゲート電極２２を形成し、このゲート電極２２をマスクに第１の絶縁膜１９および高誘電率絶縁膜である第２の絶縁膜２０をＲＩＥ技術等により除去する。以上の工程により図１に示した半導体装置が製造可能である。
上記製造方法においては、第１の絶縁膜１９が薄い場合、第１の絶縁膜１９および高誘電率絶縁膜である第２の絶縁膜２０を除去する際に、下地にある第３の絶縁膜２８も一部除去される。しかし、ソース電極２４とゲート電極２２との間、及び、ゲート電極２２とドレイン電極２６との間の第３の絶縁膜２８は完全には除去されず、障壁層１４の上に一部が残存する。
第１の絶縁膜１９および第２の絶縁膜２０除去時に、第３の絶縁膜２８があることで、障壁層１４へのＲＩＥによるプラズマダメージ等を低減することが可能である。このように、本実施の形態では第３の絶縁膜２８をあらかじめ形成することにより、半導体層にダメージを与えない。したがって、特性および信頼性に優れ、高周波動作に適した半導体装置を製造することが可能となる。
なお、第１の絶縁膜１９および高誘電率絶縁膜である第２の絶縁膜２０を除去する工程を、ゲート電極２２を形成する工程の前に行うことも可能である。
（第２の実施の形態）
図８は、本実施の形態の本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ゲート電極２２と、ソース電極２４およびドレイン電極２６との間の領域に、第１の絶縁膜１９が存在するが、第３の絶縁膜２８が存在しないこと以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
本実施の形態においては、第２の絶縁膜２０を除去する際に、第１の絶縁膜１９に対して選択比の高い除去プロセスが必要となる。しかし、第３の絶縁膜２８を省略することで、より簡易なプロセスで、高周波動作に適した半導体装置を実現することが可能となる。
（第３の実施の形態）
図９は、本実施の形態の本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ゲート電極２２と、ソース電極２４およびドレイン電極２６との間の領域に、第１の絶縁膜１９が存在すること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
本実施の形態においても、高周波動作に適した半導体装置を実現することが可能となる。
（第４の実施の形態）
図１０は、本実施の形態の本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の底面のみに、高誘電率の第２の絶縁膜２０が存在すること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
本実施の形態においても高周波動作に適した半導体装置を実現することが可能となる。なお、図１０の構造は、第１の実施の形態において説明した製造方法において、高誘電率絶縁膜である第２の絶縁膜２０を、例えば、スパッタ法のような垂直性の高い成膜方法を選択して形成することにより製造可能である。
（第５の実施の形態）
図１１は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の底面のみに、高誘電率の第２の絶縁膜２０が存在し、かつ、第１の絶縁膜１９とゲート電極２２との間に空間が存在する点で、第１の実施の形態と異なっている。第１の実施の形態と重複する内容については、記載を省略する。
本実施の形態によれば、第１の絶縁膜１９とゲート電極２２との間に空間を設けることにより、ゲート電極２２と溝部１６側面の障壁層１４との寄生容量を低減することが可能である。よって、一層高周波動作に適した半導体装置を実現することが可能となる。
本実施の形態において、ゲート電極２２が溝部１６の内部におさまるか、外にはみ出さしてフリンジ部を設けるかどうかは自由に選択することができる。
（第６の実施の形態）
図１２は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の底面のみに、高誘電率の第２の絶縁膜２０が存在し、かつ、溝部１６の側部で第１の絶縁膜１９とゲート電極２２との間、および、第１の絶縁膜２０と第２の絶縁膜２０との間に空間が存在する点で、第１の実施の形態と異なっている。第１の実施の形態と重複する内容については、記載を省略する。
本実施の形態によれば、第１の絶縁膜２０とゲート電極２２との間に空間を設けることにより、ゲート電極２２と溝部１６側面の障壁層１４との寄生容量を低減することが可能である。よって、一層高周波動作に適した半導体装置を実現しすることが可能となる。
（第７の実施の形態）
図１３は、本実施の形態の窒化物系半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、リセス構造の溝部１６の側面に、第１の絶縁膜１９と高誘電率の第２の絶縁膜２０とが形成されていない点で、第１の実施の形態と異なっている。第１の実施の形態と重複する内容については、記載を省略する。
本実施の形態においても高周波動作に適した半導体装置を実現しすることが可能となる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ 半導体層
１２ 動作層
１４ 障壁層
１６ 溝部
１８ ゲート絶縁膜
１９ 第１の絶縁膜
２０ 第２の絶縁膜
２２ ゲート電極
２４ ソース電極
２６ ドレイン電極
２８ 第３の絶縁膜

Claims (4)

  1. ＩＩＩ−Ｖ族窒化物半導体からなる半導体層と、
    前記半導体層に形成された溝部と、
    少なくとも前記溝部の底面上に形成され、第１の絶縁膜と前記第１の絶縁膜よりも高誘電率の第２の絶縁膜との積層膜であるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極を挟んで、前記半導体層上に形成されるソース電極およびドレイン電極と、を有し、
    前記第２の絶縁膜が、前記ゲート電極下にのみ選択的に形成され、
    前記溝部以外の前記半導体層表面と、前記第２の絶縁膜との間に、第３の絶縁膜が形成されていることを特徴とする半導体装置。
  2. 前記第１の絶縁膜が窒化珪素で形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体層はＧａＮからなる動作層と、前記動作層上に形成されたＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮのいずれか、または、その組み合わせにより構成される障壁層との積層構造を有することを特徴とする請求項２記載の半導体装置。
  4. 前記溝部の前記第１の絶縁膜の厚さおよび誘電率をｄ１およびε１、前記溝部の前記第２の絶縁膜の厚さおよび誘電率をｄ２およびε２、前記溝部の深さに相当する半導体層の厚さおよび誘電率をｄｓおよびεｓとした場合に下記式の関係を満たすことを特徴とする請求項３記載の半導体装置。
    Figure 0005537555
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