CN109690784A - 具有栅极-电介质/半导体界面保护层的金属绝缘体半导体晶体管 - Google Patents
具有栅极-电介质/半导体界面保护层的金属绝缘体半导体晶体管 Download PDFInfo
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- 239000011241 protective layer Substances 0.000 title claims abstract description 151
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 239000012212 insulator Substances 0.000 title claims abstract description 48
- 229910052751 metal Inorganic materials 0.000 title claims description 19
- 239000002184 metal Substances 0.000 title claims description 19
- 238000000034 method Methods 0.000 claims abstract description 99
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 206
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 66
- 230000004888 barrier function Effects 0.000 claims description 42
- 238000000151 deposition Methods 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- NWAIGJYBQQYSPW-UHFFFAOYSA-N azanylidyneindigane Chemical compound [In]#N NWAIGJYBQQYSPW-UHFFFAOYSA-N 0.000 claims description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 11
- 238000002161 passivation Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000010432 diamond Substances 0.000 claims description 5
- 229910003460 diamond Inorganic materials 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 239000010980 sapphire Substances 0.000 claims description 4
- 229910052594 sapphire Inorganic materials 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000006911 nucleation Effects 0.000 claims 1
- 238000010899 nucleation Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 229910002601 GaN Inorganic materials 0.000 description 68
- 229910004205 SiNX Inorganic materials 0.000 description 33
- 230000000670 limiting effect Effects 0.000 description 31
- 238000004519 manufacturing process Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 18
- 229910017083 AlN Inorganic materials 0.000 description 16
- 230000005669 field effect Effects 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 239000000956 alloy Substances 0.000 description 12
- 229910045601 alloy Inorganic materials 0.000 description 12
- 230000005684 electric field Effects 0.000 description 11
- 238000005259 measurement Methods 0.000 description 11
- 229910002704 AlGaN Inorganic materials 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- 230000005611 electricity Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 7
- 238000012360 testing method Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 238000002474 experimental method Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 230000002708 enhancing effect Effects 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052593 corundum Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 125000005842 heteroatom Chemical group 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000001000 micrograph Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 description 3
- DFCAFRGABIXSDS-UHFFFAOYSA-N Cycloate Chemical compound CCSC(=O)N(CC)C1CCCCC1 DFCAFRGABIXSDS-UHFFFAOYSA-N 0.000 description 2
- DYCJFJRCWPVDHY-LSCFUAHRSA-N NBMPR Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C2=NC=NC(SCC=3C=CC(=CC=3)[N+]([O-])=O)=C2N=C1 DYCJFJRCWPVDHY-LSCFUAHRSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
提供结构、器件和方法，以用于邻近III族氮化物金属绝缘体半导体高电子迁移率晶体管(MIS‑HEMT)器件或金属绝缘体半导体场效应晶体管(MIS‑FET)器件的完全或部分凹陷的栅极结构(202)形成界面保护层(204)，以及形成设置在界面保护层(204)上的栅极电介质(114)。
Description
相关申请交叉引用
本申请要求于2016年8月22日提交的题为“INTERFACIAL PROTECTION TECHNIQUESFOR GAN POWER METAL-INSULATOR-SEMICONDUCTOR FIELD-EFFECT TRANSISTORS(用于GAN功率金属绝缘体半导体场效应晶体管的界面保护技术)”的美国临时专利申请序列号62/494813的优先权，该申请的全部内容以此方式通过引用并入本文。
技术领域
本主题公开内容涉及金属绝缘体半导体晶体管，且更具体地，涉及结构、器件以及用于在金属绝缘体半导体晶体管中产生界面保护层的方法。
背景技术
III族氮化物(III-N)化合物半导体材料(如，GaN等)具有宽能带间隙、高击穿电场和高热导率。此外，典型的宽带隙的异质结构系统(如，包含AlGaN/GaN异质结构的系统)，通过自发(spontaneous)和压电极化效应增强，可产生具有高电荷浓度和高电子迁移率的二维电子气(2DEG)沟道。因此，基于III族氮化物的器件(如，基于GaN的器件)能够为高性能的功率转换系统提供优异选择，例如增强模式(E模式)的金属绝缘体半导体(MIS)场效应晶体管(FET)。
具有完全凹陷的栅极(如，阻挡层被完全移除)的GaN金属绝缘体半导体(MIS)场效应晶体管(FET)在高频功率开关应用中极具优势，因其具有E模式操作并可提供大的正向栅极电压摆幅。正向栅极电压摆幅增大使得MIS-FET对正电压过冲峰值有更强的抗干扰性。通过刻蚀栅极区域处的阻挡层形成凹陷栅极结构，能够将常规的GaN MIS-HEMT(高电子迁移率晶体管)从耗尽型变换到E模式，这对于失效安全操作和更简单的栅极控制和驱动器配置是优选的。为了抑制栅极漏电流，可在栅电极和栅电极下的半导体或沟道层之间插入栅极电介质。栅极电介质和半导体或沟道层之间的大的导带偏移能够抑制栅极漏电流。
然而，尽管具有增强的栅极摆幅和较低的栅极漏电流，阈值电压稳定性和栅极电介质可靠性问题一直阻碍着凹陷的栅极E模式III-N MIS-FET的商业化。常规沉积工艺(如，等离子体增强原子层沉积(PEALD)或等离子体增强化学气相沉积(PECVD))制备的栅极电介质很难通过可靠性测试和达到可靠性标准。
常规的商业化的E模式GaN器件特征在于在AlGaN/GaN异质结上的p型GaN层。p-GaN层能够有效提高异质结的能带并在零栅极偏压下耗尽2DEG沟道，从而实现E模式操作。在高频功率开关电路中，由于栅极控制回路中的寄生电感和电容，栅极电压容易以栅极振铃的形式超过临界安全操作偏压(通过特定的栅极技术确定)。对于p-GaN E模式功率晶体管，10V以上的栅极应力容易导致栅极击穿，且商业的E模式GaN功率器件的安全操作偏压范围已经被规定为7V或更少。这种低栅极电压余量对栅极驱动设计增加了显著负担，并导致开关速度被折中。
通常，为了提供充足的栅极过度驱动(over-drive)来克服阈值电压正偏移及其导致的导通电阻劣化，需要相对高的正向栅极偏压(如，5～6V)。这导致p-GaNE模式器件的栅极偏压具有较小的安全操作范围。
以上对常规的基于III族氮化物的器件的分析仅旨在概述常规系统和方法存在的一些问题，且不旨在是详尽的。在审阅以下描述的各种非限制实施例时，常规系统的其他问题和本文描述的各种非限制实施例的对应益处可进一步变得明显。
发明内容
以下内容呈现说明书的简要概述以提供对说明书的一些方面的基本理解。该发明内容不是说明书的广泛概述。旨在不确定说明书的重要或关键特征，也不描绘说明书的任何实施例特有的任何范围或权利要求的任何范围。其唯一目的是以简要形式呈现说明书的一些概念作为下文描述的具体实施方式的开头。
采用示例性栅极界面保护层和高温栅极电介质的本文描述的各种非限制实施例能够提供具有低导通电阻、小迟滞、高阈值电压稳定性和高栅极电介质可靠性的示例性的金属绝缘体半导体(MIS)场效应晶体管(FET)或MIS-HEMT(高电子迁移率晶体管)。
例如，在各种实施例中，本文公开了E模式的III族氮化物(III-N)(如，GaN等)金属绝缘体半导体器件(如，例如，MIS-FET或MIS-HEMT)和栅极界面保护方法，该半导体器件包括凹陷的栅极结构(如，完全凹陷或部分凹陷)和在高温下沉积的栅极电介质。在非限制方面中，通过使栅极区域处的阻挡层凹陷，能够将示例性MIS-FET和/或MIS-HEMT从耗尽型变换到增强型，这对于失效安全操作和更简单的栅极控制和驱动器配置是优选的。在进一步的非限制方面中，高温栅极电介质能够形成在栅电极和栅电极下方的半导体之间以抑制栅极漏电流。此外，具有大的导带偏移的栅极电介质和半导体或沟道层能够用来抑制栅极泄漏，而示例性栅极界面保护方法能够确保阈值电压高稳定性和栅极电介质高可靠性。
因此，本文描述的各种实施例能够提供具有高性能、高稳定性和高可靠性的增强模型的III-N MIS-FET或MIS-HEMT器件。
在一个非限制实施例中，本主题公开提供包括以下的方法：邻近III族氮化物金属绝缘体半导体场效应晶体管(MIS-FET)器件的凹陷的栅极结构(如，完全凹陷)形成界面保护层，以及形成设置在界面保护层上的栅极电介质层。在另一个非限制实施例中，本主题公开提供包括以下的方法：邻近III族氮化物金属绝缘体半导体高电子迁移率晶体管(MIS-HEMT)器件的凹陷的栅极结构(如，部分凹陷)形成界面保护层，以及形成设置在界面保护层上的栅极电介质层。
在其他实施例中，本主题公开提供金属绝缘体半导体器件，其包括凹陷的栅极结构(如，完全凹陷或部分凹陷)、邻近凹陷的栅极结构的界面保护层(如，栅极界面连接层)和设置在界面保护层上的栅极电介质层(如，栅极电介质)。
进一步地，本主题公开的一个或多个实施例提供半导体器件，其包括衬底(如，半导体衬底、异质结构等)、包括沟道层的缓冲层、凹陷到所述半导体器件的阻挡层和所述沟道层的一部分中的凹陷的栅极(如，完全凹陷或部分凹陷)、邻近所述沟道层的栅极界面保护层和在栅极界面保护层和在所述凹陷的栅极中形成的栅电极之间设置的栅极电介质层。
在下面更详细的描述所公开的主题的这些和其他附加特征。
附图说明
参考附图进一步描述本公开的主题的器件、结构和方法，其中：
图1描绘常规的基于III族氮化物且具有低压化学气相沉积(LPCVD)氮化硅(SiNx)栅介质的E模式金属绝缘体半导体场效应晶体管(MIS-FET)，其具有在栅极下方的示例性的凹陷的阻挡且不具有界面保护层，其中，能够实施本文描述的各个方面；
图2描绘根据本文描述的各种非限制方面的非限制LPCVD-SiNx MIS-FET的示例性截面示意图，其包括栅极界面保护层的示例性第一实施例，该栅极界面保护层具有示例性2纳米(nm)的等离子体增强化学气相沉积(PECVD)-SiNx栅极界面保护层；
图3描绘根据本文描述的各种非限制方面的非限制LPCVD-SiNx MIS-FET的示例性截面示意图，其包括栅极界面保护层的示例性第二实施例，该栅极界面保护层具有示例性基于氧化物的栅极界面保护层；
图4描绘根据进一步的非限制方面的不具有示例性栅极界面保护层、具有示例性2-nm的PECVD-SiNx的栅极界面保护层和具有示例性基于氧化物的栅极界面保护层的示例性LPCVD-SiNx/GaN MIS结构的栅极电介质和半导体结构的示例性截面的高分辨率透射式电子显微镜(TEM)显微图，其中，描绘了在SiNx/GaN边界处的界面的放大的显微图；
图5描绘图4中所示的位置A、B、C和D处的示例性能量色散X射线光谱图；
图6说明根据本文描述的各种非限制实施例的具有和不具有示例性栅极界面保护层的LPCVD-SiNx MIS二极管的示例性测量的频率(fm)相关的电流-电压(C-V)的特性；
图7说明根据本文描述的各种非限制实施例的在测量温度(Tm)＝25摄氏度(℃)和200℃下的不具有示例性栅极界面保护层的LPCVD-SiNx MIS二极管的示例性测量的Gp/ω-f特性；
图8说明根据本文描述的进一步的非限制实施例的在测量温度(Tm)＝25℃和200℃下的具有示例性栅极界面保护层的LPCVD-SiNxMIS二极管的示例性测量的Gp/ω-f特性；
图9描绘使用交流电(AC)电导法测得的MIS二极管的Dit-ET分布，其中，10-14每平方厘米(cm-2)的截面σn用来使τe与界面陷阱的对应的ET相关联；
图10描绘如本文描述的示例性制造方法的非限制方面的示例性框图；
图11描绘如本文描述的示例性制造方法的进一步的非限制方面的示例性框图；
图12描绘如本文描述的示例性制造方法的更进一步的非限制方面的示例性框图；
图13描绘如本文描述的涉及示例性第一实施例的示例性制造方法的非限制方面的示例性框图；
图14描绘如本文进一步描述的涉及示例性第一实施例的示例性制造方法的其他非限制方面的示例性框图；
图15描绘如本文描述的涉及示例性第一实施例的示例性制造方法的另外的其他非限制方面的示例性框图；
图16描绘如本文进一步描述的涉及示例性第一实施例的示例性制造方法的进一步的非限制方面的示例性框图；
图17描绘如本文描述的涉及示例性第二实施例的示例性制造方法的非限制方面的示例性框图；
图18描绘如本文进一步描述的涉及示例性第二实施例的示例性制造方法的其他非限制方面的示例性框图；
图19描绘如本文描述的涉及示例性第二实施例的示例性制造方法的另外的其他非限制方面的示例性框图；
图20描绘如本文进一步描述的涉及示例性第二实施例的示例性制造方法的进一步的非限制方面的示例性框图；
图21描绘具有尺寸为LGS/LG/LGD＝2/1.5/15微米(μm)的示例性器件的不具有示例性栅极界面保护层的常规的LPCVD-SiNx/GaN MIS-FET的非限制实验的转移特性(ID-VGS)和输出特性(ID-VGS)曲线；
图22描绘根据非限制方面的具有尺寸为LGS/LG/LGD＝2/1.5/15μm的示例性器件的包括示例性2nm PECVD-SiNx栅极界面保护层的示例性第一实施例的非限制实验的转移特性(ID-VGS)和输出特性(ID-VGS)曲线；
图23描绘根据进一步的非限制方面的具有尺寸为LGS/LG/LGD＝2/1.5/15μm的示例性器件的包括示例性基于氧化物的栅极界面保护层的示例性第二实施例的非限制实验的转移特性(ID-VGS)和输出特性(ID-VGS)曲线；
图24描绘包括非限制栅极界面保护层的示例性第一实施例的常关型LPCVD-SiNxMIS-FET的示例性场效应电子迁移率和示例性阈值电压均匀性，其中场效应电子迁移率通过对具有尺寸LG/WG＝44/100μm的长沟道MIS-FET测试提取；
图25说明如本文进一步描述的非限制常规的LPCVD-SiNx/GaN MIS-FET器件、示例性第一实施例和示例性第二实施例中的阈值电压的示例性温度相关性；
图26描绘具有LPCVD-SiNx栅极界面保护层的示例性GaN MIS-FET中的示例性温度相关的转移特性，其中，测量温度(Tm)从25℃增加到200℃，且示例性器件的尺寸为LGS/LG/LGD＝2/1.5/15μm；
图27描绘具有栅极界面保护层的第一实施例的LPCVD-SiNx MIS-FET器件的示例性关态击穿特性和漏电流，其中示例性器件的衬底接地且示例性器件的尺寸为LGS/LG/LGD＝2/1.5/15μm；
图28描绘具有15μm的栅漏距离且具有示例性栅极界面保护层的示例性LPCVD-SiNx MIS-FET器件的线性区域中的示例性标准化动态导通电阻和脉冲ID-VDS测试期间的VGS和VDS波形，其中，标准化动态RON提取自在VGS_ON＝15V下测得的脉冲ID-VGS输出特性，且示例性器件的尺寸为LGS/LG/LGD＝2/1.5/15μm；
图29说明具有示例性栅极界面保护层且具有高温沉积的栅极电介质的示例性LPCVD-SiNx MIS-FET器件的示例性温度相关的栅极漏电(IG-VG)特性，且其中，Tm从25℃增加到200℃，还说明了电场强度(EBD)的温度相关性，其中，描绘了在具有VG＝VTH的栅极区域中沿着垂直方向的能带图，其中，栅极电介质中的电场被估计为ESiNx＝(VG-VTH)/tSiNx+E0；
图30描绘在25℃下的在正向栅极应力为18V、17V、16V和15V下的具有根据示例性第一实施例的栅极界面保护层的非限制LPCVD-SiNx MIS-FET的示例性击穿时间(tBD)；
图31描绘具有根据示例性第一实施例的栅极界面保护层的非限制LPCVD-SiNxMIS-FET的电场相关的tBD分布的示例性威伯尔(Weibull)图；
图32描绘具有根据示例性第一实施例的栅极界面保护层的非限制LPCVD-SiNxMIS-FET的故障率分别为63.2％和0.01％的示例性寿命预测；
图33描绘在25℃、100℃、150℃和200℃下具有正向栅极应力为16V的栅极界面保护层的LPCVD-SiNx MIS-FET的示例性击穿时间(tBD)；
图34描绘温度相关的tBD分布的示例性Weibull图；
图35描绘在63.2％的故障率下提取的tBD的示例性阿里纽斯(Arrhenius)图；
图36描绘具有尺寸为LGS/LG/LGD＝1.5/2/2μm的示例性器件的在25℃和150℃下的具有栅极界面保护层的LPCVD-SiNx MIS-FET的在栅极偏压应力期间监控的示例性VTH和RON，其中，栅极偏压应力为VGS＝–30V(负偏压温度不稳定性(NBTI),(a)和(b))和VGS＝10V(正偏压温度不稳定性(PBTI),(c)和(d))；
图37描绘根据示例性第一实施例的非限制器件的在栅极偏压应力期间监控的示例性阈值电压，其中，栅极偏压应力为VGS＝+10V；
图38描绘根据示例性第二实施例的非限制器件的在栅极偏压应力期间监控的示例性阈值电压，其中，栅极偏压应力为VGS＝+10V；
图39描绘根据所公开的主题的方面的示例性非限制方法；和
图40描绘根据所公开的主题的进一步的方面的其他示例性非限制方法。
具体实施方式
综述
如本文使用的，从上下文明显看出，首字母缩略词用来表示以下内容：源极(S)、漏极(D)、栅极(G)、电流(I或C)、伏特或电压(V)、电阻(R)、击穿电压(BV)、跨导(Gm)、长度、宽度、距离或间隔(L或W)、相对位置或数量(X)、欧姆接触(O)、阳极或安培(A)、阴极、电容、摄氏度等(C)、秒(s)、能量或电场强度(E)、温度(T)、时间(t)。此外，如本文使用的，各种化学符号用来指代其化合物的元素或成分，包括但不限于氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、碳化硅(SiC)、氮化硅(SiNx)、二氧化硅(SiO2)、氮氧化硅(SiNxOy)等。
如上所述，III族氮化物(III-N)化合物半导体材料(如，GaN等)具有宽的能带间隙、高的击穿电场和高的热导率。此外，典型的宽带隙的异质结构系统(如，包含AlGaN/GaN异质结构的系统)，通过自发和压电计划效应增强，可产生具有高电荷浓度和高电子迁移率的二维电子气(2DEG)沟道。基于III族氮化物的器件(如，基于GaN的器件)能够为高性能的功率转换系统提供优异选择，例如增强模式的金属绝缘体半导体(MIS)场效应晶体管(FET)和/或金属绝缘体半导体高电子迁移率晶体管(MIS-HEMT)。
例如，图1描绘了常规的III族氮化物E模式的LPCVD-SiNx MIS-FET 100，其具有在栅极下方的示例性的凹陷的阻挡层且不具有界面保护层，在常规的III族氮化物E模式的LPCVD-SiNx MIS-FET100中能够实施本文描述的各个方面。根据各个非限制性方面，示例性器件100能够包括衬底102、成核层104、缓冲层106、半导体或沟道层108、阻挡层110、钝化层112和栅极电介质114。此外，示例性器件100能够包括栅电极118、示例性源电极116和漏电极120，栅电极118形成在栅极电介质114上。
如本文进一步描述的，如图1所示，通过使在半导体或沟道层108的凹陷的栅极结构(如，完全凹陷)的栅极底部区域处的阻挡层110凹陷，常规的GaN MIS-HEMTs(场效应晶体管)能够从耗尽型转变为E模式，这对于失效安全操作和更简单的栅极控制和驱动器配置是优选的。为了抑制栅极漏电流，在非限制方面中，可以在栅电极118和栅电极下方的半导体或沟道层108之间形成栅极电介质114。在进一步的非限制方面中，在栅极电介质114和半导体或沟道层108之间的大的导带偏移能够抑制栅极泄漏。
在耗尽型的MIS-HEMT器件中，用低压化学气相沉积法(LPCVD)沉积SiNx之后，GaN表面仍能维持良好的晶体形态。然而，将高度可靠的LPCVD-SiNx与用于E模式GaN MIS-FET的凹陷的栅极结构(如，部分凹陷)组合具有更大的挑战性。蚀刻的GaN表面(在表面处具有弱化的化学键)在LPCVD工艺开始时在高温环境下经历较强的Ga和N外扩散，并遭受显著劣化。因此，高性能LPCVD-SiNx栅极电介质尚未成功地被应用在具有令人满意的性能和可靠性的GaN MIS-FET器件中。然而，相比于在p-GaN功率器件中的～10V，这些MIS-FET展现出更高的栅极击穿电压(如，大于20V)。此外，时间相关电介质击穿(TDDB)测试显示出+11V的高栅极偏压下栅介质寿命可达10年，该偏压远高于p-GaN功率晶体管的报道的值(如，小于6.5V)。
然而，尽管具有增强的栅极摆幅和较低的栅极漏电流，阈值电压稳定性和栅极电介质可靠性问题一直阻碍着凹陷的栅极E模式III-N MIS-FET的商业化。除了栅极漏电流和栅极摆幅问题，阈值电压稳定性和栅极电介质可靠性也是MIS-FET商业化的主要关注点。对于常规的栅极电介质114沉积工艺(如，原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD))制备的Al2O3、SiNx、SiO2等由于低沉积温度(如，300℃)导致其膜质量较差，难以通过可靠性测试。如本文描述的，由于低沉积温度(如，300摄氏度(℃))，常规的栅极电介质沉积工艺提供相对低质量的膜。如本文进一步描述的，高沉积温度能够提供具有降低的陷阱密度和高膜质量的栅极电介质114。尽管带隙(5.2电子伏特(eV))比Al2O3(7eV)小，但SiNx具有与GaN的类型II的对准，产生2.3eV(大于Al2O3的2.1eV)的导带偏移，是用于n沟道GaNMIS-FET的有前景的电介质。通过LPCVD沉积的SiNx已经在低栅极漏电、高击穿电场和长TDDB寿命方面展示出优越性能，主要是因为其高的沉积温度(如，780℃)导致的其高的膜质量。
因此，如本文描述的各种实施例能够利用高沉积温度以促进提供具有降低的陷阱密度和增强的膜质量的栅极电介质114。在各种实施例中，如本文进一步描述的，示例性栅极电介质114能够包括使用LPCVD在高温(如，例如，780℃)下沉积的氮化硅膜。然而，在高温环境中，蚀刻的半导体表面(如，蚀刻的GaN表面等)会经历原子的外扩散并经受显著的表面劣化，这导致具有高陷阱密度的粗糙的半导体/栅极电介质114界面。即，在高温环境中，半导体或沟道层108(如，在表面处具有弱化的化学键)的凹陷的栅极结构的栅极底部区域的表面能够经历较强的原子外扩散和显著的表面劣化。
为了克服这个问题，界面保护方法的各种非限制实施例能够提供示例性栅极界面保护层，这有助于实现具有高性能、高稳定性和高可靠性的E模式III-N MIS-FET和MIS-HEMT器件。因此，如本文进一步描述的，所公开的主题的各种非限制实施例能够利用示例性栅极电介质114之间的栅极界面保护层，当以高温沉积时，栅极界面保护层能够防止半导体或沟道层108表面粗糙。因此，能够避免由于高的界面陷阱密度而导致的阈值电压不稳定性和在此界面处的电荷载流子迁移率变低。例如，在不利用如本文描述的示例性栅极界面保护层的情况下，用作具有部分凹陷的栅极结构的E模式的GaN MIS-HEMT器件的栅极电介质114的常规的LPCVD-SiNx膜能够导致阈值电压中的大的迟滞。
因此，如本文描述的利用示例性栅极界面保护层和高温栅极电介质114的各种非限制实施例能够提供具有低导通电阻、小的迟滞、高的阈值电压稳定性和高的栅极电介质可靠性的示例性MIS-FET或MIS-HEMT器件，同时高温栅极电介质114能够有利于提供具有低栅极泄漏、高击穿电场、低缺陷密度和长的击穿寿命的器件，且同时能够对在具有用于制造增强模式GaN功率MIS-FET或MIS-HEMT的示例性凹陷的栅极结构(如，完全凹陷或部分凹陷)的GaN器件中的高温栅极电介质114进行无缝工艺集成。因此，本文描述的各种实施例有利于制造提供优于当前p-GaN栅极器件的独特的优势的E模式GaN功率MIS-FET或MIS-HEMT器件，该独特的优势包括对栅极振铃的更好的抗干扰性和简化的栅极驱动电路。作为非限制示例，相比于常规器件，如本文描述的示例性GaN MIS-FET器件能够提供相对较低的栅极泄漏、较大的栅极摆幅和较高的栅极电介质可靠性。
因此，如本文进一步描述的，各种所公开的实施例能够利用栅极界面保护层，其能够防止半导体或沟道层108在制造工艺期间在高温下劣化。尽管各种实施例为了说明而非限制的目的描述或描绘示例性MIS-FET器件的凹陷的栅极结构(如，完全凹陷的)，但是应当理解所公开的技术能够并入其他器件，如，例如示例性MIS-HEMT器件的凹陷的栅极结构(如，部分凹陷的)，如本文进一步描述的。作为非限制示例，至于MIS-FET结构，示例性起始外延衬底能够用在示例性HEMT结构(如，具有GaN帽层/AlGaN/GaN异质结)中，其中，示例性MIS-HEMT器件能够指具有部分凹陷的栅极结构(如，非凹陷或部分凹陷的栅极结构,例如，具有保留的阻挡层等)且具有MIS栅极的器件结构；同时，示例性MIS-FET器件能够指具有完全凹陷的栅极结构(如，具有例如通过蚀刻移除GaN帽层/AlGaN)且具有MIS栅极的器件结构。因此，本文描述的各种实施例能够利用在示例性MIS-FET和MIS-HEMT器件中的示例性栅极界面保护层。因此，如本文使用的，示例性金属绝缘体半导体器件能够指示例性MIS-FET和/或MIS-HEMT器件。例如，图2描绘栅极界面保护层的第一示例性实施例，其中，在栅电极118下面的电介质堆叠包括形成具有电介质层的栅极界面保护层和在高温下形成第二栅极电介质114。示例性栅极界面保护层能够包括在低温(如，300℃)下使用等离子体增强化学气相沉积制备的电介质层(如，氮化硅等)以形成高质量界面。在随后的高温处理期间，包括电介质层的栅极界面保护层能够防止半导体或沟道层108的蚀刻表面劣化。因此，如图4中所示的，包括电介质层的栅极界面保护层和半导体或沟道层108之间的界面被良好的维持。注意，根据进一步的非限制方面，在高温处理期间，包括电介质层的示例性栅极界面保护层还能够被进一步致密。
作为进一步的示例，图3描绘栅极界面保护层的第二示例性实施例，其中，栅电极118下方的示例性电介质堆叠能够包括半导体或沟道层108的表面处理、高温热处理和形成栅极电介质114。在非限制方面中，通过暴露于含氧气体等离子体或含氧气体，能够氧化半导体或沟道层108的表面。在示例性热处理期间，能够通过高温加速半导体或沟道层108的表面附近的重构。如本文进一步描述的，示例性热处理能够在原位执行(如，在高温下栅极电介质114的沉积工艺期间)。因此，在沉积栅极电介质114之前能够形成稳定的栅极界面保护层，这能够防止半导体或沟道层108表面分解。图4说明具有栅极界面保护层的改善的界面形态。
此外，通过所公开的结构和方法所建议的所公开的实施例的变化旨在被涵盖在本文所公开的主题的范围内。而且，所公开的主题的结构、器件和方法的各个实施例能够包括以下的变化：器件类型、与凹陷的栅极结构或区域(如，完全凹陷或部分凹陷)相关联的位置、构造、工艺和/或工艺变量，和/或与栅极界面保护层相关联的位置、构造、工艺和/或工艺变量等。
示例性器件
图2描绘根据本文描述的各种非限制方面的非限制LPCVD-SiNx MIS-FET 200的示例性截面示意图，其包括栅极界面保护层的示例性第一实施例，该栅极界面保护层具有示例性2纳米(nm)的等离子体增强化学气相沉积(PECVD)-SiNx栅极界面保护层。根据各种非限制方面，如本文描述的示例性器件200能够包括衬底102、成核层104、缓冲层106、半导体或沟道层108、阻挡层110、钝化层112、栅极界面保护层204和栅极电介质114。
在进一步的非限制方面中，示例性衬底102能够包括硅、蓝宝石、金刚石、SiC、AlN、GaN等。此外，示例性成核层104能够包括AlN、GaN、InN和/或其合金等。在进一步的非限制方面中，示例性缓冲层106能够包括AlN、GaN、InN和/或其合金等。在其他非限制方面中，示例性半导体或沟道层108能够包括GaN、AlN、InN和/或其合金等。在非限制实施例中，示例性阻挡层110能够包括一个或多个层。例如，阻挡层110能够包括AlN、GaN、InN和/或其合金等，且示例性阻挡层110能够包括这些层的堆叠。在另一非限制方面中，阻挡层110中的一个或多个层具有的能带间隙比半导体或沟道层108的能带间隙大。在各种非限制实施例中，能够在阻挡层110和半导体或沟道层108之间的界面处形成示例性沟道122。此外，在本文描述的各种实施例中，能够在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成栅极凹陷。
在非限制方面中，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处能够移除阻挡层110。在进一步的非限制方面中，还能够移除半导体或沟道层108的一部分。因此，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处的示例性沟道122能够包括位于MIS界面(如，在栅极电介质114和下面的半导体或沟道层108之间的界面)处的金属绝缘体半导体沟道。在形成栅极电介质114之前形成栅极界面保护层204。
具体地，在各种非限制方面中，如本文描述的包括电介质层的示例性栅极界面保护层204能够在相对低的温度下形成，在该温度下，半导体或沟道层108的表面不劣化，使得能够形成具有低陷阱密度的界面。此外，在进一步的非限制方面中，能够在高温(如，例如，780℃)下形成示例性栅极电介质114。在进一步的实施例中，示例性栅极电介质114能够包括使用低压化学气相沉积而沉积的氮化硅。
此外，示例性栅电极118能够形成在栅极电介质114上，使得用凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域放置栅电极118，凹陷的栅极结构202的栅极底部区域由栅电极118覆盖。在进一步的非限制方面中，能够(如，在栅电极118的相对侧等)形成示例性源电极116和漏电极120。根据进一步的非限制方面，所公开的主题的各种实施例能够包括在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处的电介质堆叠。因此，在本文描述的各种实施例中，在高温处理期间，防止在包括电介质层的栅极界面保护层204和半导体或沟道层108之间的界面劣化。因此，在本文描述的各种非限制实施例中，栅极区域中的电子迁移率为高，且界面处的陷阱浓度为低。因此，所公开的主题的各种实施例能够包括常关操作、低导通电阻、稳定的阈值电压和可靠的栅极电介质114。
在进一步的非限制实施例中，包括栅极界面保护层204的示例性第一实施例的示例性器件能够包括0.5毫米(mm)的Si(111)衬底102、4微米(μm)的GaN缓冲层108、AlGaN阻挡层110、钝化层112、LPCVD-SiNx栅极电介质114和2nm的PECVD-SiNx栅极界面保护层204。
图3描绘根据本文描述的各种非限制方面的非限制LPCVD-SiNx MIS-FET 300的示例性截面示意图，其包括栅极界面保护层的示例性第二实施例，该栅极界面保护层具有示例性基于氧化物的栅极界面保护层。根据各种非限制方面，如本文描述的示例性器件300能够包括衬底102、成核层104、缓冲层106、半导体或沟道层108、阻挡层110、钝化层112、栅极界面保护层302和栅极电介质114。
在进一步的非限制方面中，示例性衬底102能够包括硅、蓝宝石、金刚石、SiC、AlN、GaN等。此外，示例性成核层104能够包括AlN、GaN、InN和/或其合金等。在进一步的非限制方面中，示例性缓冲层106能够包括AlN、GaN、InN和/或其合金等。在其他非限制方面中，示例性半导体或沟道层108能够包括GaN、AlN、InN和/或其合金等。在非限制实施例中，示例性阻挡层110能够包括一个或多个层。例如，阻挡层110能够包括AlN、GaN、InN和/或其合金等，且示例性阻挡层110能够包括这些层的堆叠。在另一非限制方面中，阻挡层110中的一个或多个层具有的能带间隙比半导体或沟道层108的能带间隙大。在各种非限制实施例中，能够在阻挡层110和半导体或沟道层108之间的界面处形成示例性沟道122。此外，在本文描述的各种实施例中，能够在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成栅极凹陷。
在非限制方面中，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处能够移除阻挡层110。在进一步的非限制方面中，还能够移除半导体或沟道层108的一部分。因此，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处的示例性沟道122能够包括位于MIS界面(如，在栅极电介质114和下面的半导体或沟道层108之间的界面)处的金属绝缘体半导体沟道。
在进一步的非限制方面中，能够通过半导体或沟道层108的表面处理和/或高温热处理形成示例性栅极界面保护层302。在非限制实施例中，通过暴露于含氧气体等离子体、含氧气体等，能够对凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域中的半导体或沟道层108的表面进行氧化以形成基于氧化物的栅极界面保护层302。在进一步的非限制实施例中，在热处理后，能够通过高温有利于半导体或沟道层108的表面附近的重构。因此，在沉积栅极电介质114之前能够形成稳定的栅极界面保护层302，这能够防止在栅极电介质114沉积之前半导体或沟道层108表面分解。在非限制方面中，示例性热处理过程能够在原位执行，例如在高温(如，780℃)下的栅极电介质114形成或沉积过程期间。在进一步的实施例中，示例性栅极电介质114能够包括使用低压化学气相沉积而沉积的氮化硅。
此外，示例性栅电极118能够形成在栅极电介质114上，使得用凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域放置栅电极118，凹陷的栅极结构202的栅极底部区域由栅电极118覆盖。在进一步的非限制方面中，能够(如，在栅电极118的相对侧等)形成示例性源电极116和漏电极120。因此，在本文描述的各种实施例中，在高温处理期间，防止在栅极界面保护层302和半导体或沟道层108之间的界面劣化。因此，在本文描述的各种非限制实施例中，栅极区域中的电子迁移率为高，且界面处的陷阱浓度为低。因此，所公开的主题的各种实施例能够包括常关操作、低导通电阻、稳定的阈值电压和可靠的栅极电介质114。
在进一步的非限制实施例中，包括栅极界面保护层302的示例性第二实施例的示例性器件能够包括0.5毫米(mm)的Si(111)衬底102、4微米(μm)的GaN缓冲层108、AlGaN阻挡层110、钝化层112、LPCVD-SiNx栅极电介质114和氧化物的或基于氧化物的栅极界面保护层302。
图4描绘根据进一步的非限制方面的不具有示例性栅极界面保护层(如，不具有示例性栅极界面保护层204、栅极界面保护层302等)、具有示例性2-nm的PECVD-SiNx的栅极界面保护层(如，具有示例性栅极界面保护层204等)和具有示例性基于氧化物的栅极界面保护层(如，具有示例性栅极界面保护层302等)下的示例性LPCVD-SiNx/GaN MIS结构的栅极电介质114和半导体结构的示例性截面高分辨率透射式电子显微镜(TEM)显微400，其中，描绘了在SiNx/GaN边界处的界面的放大的显微图。注意，与界面图(b)和(c)相比，截面图(a)中的GaN层中的看上去不同的原子排布是由制备样品的不同的晶向导致。图5描绘图4中所示的位置A、B、C和D处的示例性能量色散X射线光谱图500。
图6说明根据本文描述的各种非限制实施例的具有和不具有示例性栅极界面保护层的LPCVD-SiNx MIS二极管的示例性测量的频率(fm)相关的电流-电压(C-V)的特性。图7说明根据本文描述的各种非限制实施例的在测量温度(Tm)＝25摄氏度(℃)和200℃下的不具有示例性栅极界面保护层的LPCVD-SiNx MIS二极管的示例性测量的Gp/ω-f特性。图8说明根据本文描述的进一步的非限制实施例的的具有示例性栅极界面保护层的LPCVD-SiNxMIS二极管在测量温度(Tm)＝25℃和200℃下的示例性测量的Gp/ω-f特性。图9描绘使用交流电(AC)电导法的MIS二极管的Dit-ET分布，其中，10-14每平方厘米(cm-2)的截面σn用来使τe与界面陷阱的对应的ET相关联。
图10描绘如本文描述的示例性制造方法的非限制方面的示例性框图1000。例如，示例性异质结构能够包括通过金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、氢化物气相外延(HVPE)等制备的异质结构。如上面关于图2和图3等进一步描述的，示例性异质结构能够包括衬底102、成核层104、缓冲层106、半导体或沟道层108和阻挡层110。例如，在进一步的非限制方面中，示例性衬底102能够包括硅、蓝宝石、金刚石、SiC、AlN、GaN等。此外，示例性成核层104能够包括AlN、GaN、InN和/或其合金等。在进一步的非限制方面中，示例性缓冲层106能够包括AlN、GaN、InN和/或其合金等。在其他非限制方面中，示例性半导体或沟道层108能够包括GaN、AlN、InN和/或其合金等。在非限制实施例中，示例性阻挡层110能够包括一个或多个层。例如，阻挡层110能够包括AlN、GaN、InN和/或其合金等，且示例性阻挡层110能够包括这些层的堆叠。在另一非限制方面中，阻挡层110中的一个或多个层具有的能带间隙比半导体或沟道层108的能带间隙大。在各种非限制实施例中，能够在阻挡层110和半导体或沟道层108之间的界面处形成示例性沟道122。
图11描绘如本文进一步描述的示例性制造方法的进一步的非限制方面的示例性框图1100。例如，一个或多个示例性钝化层112能够沉积在示例性异质结构上，这能够有利于缓解电流崩溃III-V HEMT，如本文进一步描述的。示例性层112能够包括绝缘层或半导体层(如，SiNx、SiO2、Al2O3、AlN、GaN、Si、金刚石等)的一个或组合。
图12描绘如本文描述的示例性制造方法的更进一步的非限制方面的示例性框图1200。例如，在本文描述的各种实施例中，能够在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成示例性栅极凹陷。例如，能够移除在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处的一个或多个示例性钝化层112。作为进一步的示例，能够移除示例性阻挡层110和半导体或沟道层108的一部分。在另一非限制示例中，示例性阻挡层110的薄层能够保留以有利于提供示例性MIS-HEMT器件。在非限制方面中，蚀刻一个或多个示例性钝化层112能够包括湿式蚀刻或干式蚀刻，其取决于采用哪种材料来钝化。在进一步的非限制方面中，蚀刻示例性阻挡层110和半导体或沟道层108的一部分能够包括但不限于等离子体干式蚀刻、数字蚀刻和/或组合。
图13描绘如本文描述的涉及示例性第一实施例的示例性制造方法的非限制方面的示例性框图1300。例如，能够形成包括在相对低的温度(如，例如，300℃)下沉积的电介质层的示例性栅极界面保护层电介质204，如本文进一步描述的。在非限制方面中，包括电介质的示例性栅极界面保护层电介质204能够包括氮化硅、氧化硅或氮氧化硅等，且在进一步的非限制方面中能够经由PECVD被沉积。
图14描绘如本文进一步描述的涉及示例性第一实施例的示例性制造方法的其他非限制方面的示例性框图1400。例如，如本文进一步描述的，能够在示例性栅极界面保护层电介质204上方沉积示例性栅极电介质114。在非限制方面中，示例性栅极电介质114能够包括一层或多层(包括SiNx、SiNxOy、SiO2等和/或组合)的堆叠。在进一步的非限制方面中，能够经由LPCVD沉积示例性栅极电介质114。
图15描绘如本文描述的涉及示例性第一实施例的示例性制造方法的另外的其他非限制方面的示例性框图1500。例如，示例性原子接触能够形成在用于源电极116和漏电极120的异质结构上，如本文进一步描述的。在非限制方面中，示例性原子接触能够包括金属，金属包括Ti、Al、N、Au、W、V、Ta等的一个或多个。在又一非限制方面中，示例性原子接触能够经受热处理过程以生成示例性原子接触。
图16描绘如本文进一步描述的涉及示例性第一实施例的示例性制造方法的进一步的非限制方面的示例性框图1600。例如，能够在异质结构上形成示例性栅电极118，如本文进一步描述的。在非限制方面中，示例性栅电极118至少能够覆盖凹陷的栅极区域(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷)，使得凹陷的区域可受栅极电压调控。
图17描绘如本文描述的涉及示例性第二实施例的示例性制造方法的非限制方面的示例性框图1700。例如，涉及示例性第二实施例的示例性制造方法能够从图12的示例性框图1200中描绘的异质结构开始。在进一步的非限制方面中，示例性栅极界面保护层302能够通过半导体或沟道层108的表面处理和/或高温热处理形成。在非限制实施例中，通过暴露于含氧气体等离子体、含氧气体等，能够氧化凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域中的半导体或沟道层108的表面以形成基于氧化物的栅极界面保护层302。在进一步的非限制实施例中，在热处理后，通过高温能够有利于半导体或沟道层108的表面附近的重构。因此，在沉积栅极电介质114之前能够形成稳定的栅极界面保护层302，这能够防止在栅极电介质114沉积之前半导体或沟道层108表面分解。在非限制方面中，示例性热处理过程能够在原位执行，例如在高温(如，780℃)下栅极电介质114形成或沉积过程期间。例如，图18描绘涉及示例性第二实施例的示例性制造方法的其他非限制方面的示例性框图1800，如本文进一步描述的。例如，能够在示例性栅极界面保护层电介质204上方沉积示例性栅极电介质114，如本文进一步描述的。在非限制方面中，示例性栅极电介质114能够包括一层或多层(包括SiNx、SiNxOy、SiO2等和/或组合)的堆叠。在进一步的非限制方面中，能够经由LPCVD或其他高温沉积技术沉积示例性栅极电介质114。
图19描绘如本文描述的涉及示例性第二实施例的示例性制造方法的另外的其他非限制方面的示例性框图1900。例如，示例性原子接触能够形成在用于源电极116和漏电极120的异质结构上，如本文进一步描述的。在非限制方面中，示例性原子接触能够包括金属，金属包括Ti、Al、Ni、Au、W、V、Ta等的一个或多个。在又一非限制方面中，示例性原子接触能够经受热处理过程以生成示例性原子接触。
图20描绘如本文进一步描述的涉及示例性第二实施例的示例性制造方法的进一步的非限制方面的示例性框图2000。例如，能够在异质结构上形成示例性栅电极118，如本文进一步描述的。在非限制方面中，示例性栅电极118至少能够覆盖凹陷的栅极区域(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷)，使得凹陷的区域可受栅极电压调控。
图21描绘具有尺寸为LGS/LG/LGD＝2/1.5/15微米(μm)的示例性器件的不具有示例性栅极界面保护层的常规的LPCVD-SiNx/GaN MIS-FET的非限制实验的转移(ID-VGS)特性和输出(ID-VGS)特性。图22描绘根据非限制方面的具有尺寸为LGS/LG/LGD＝2/1.5/15μm的示例性器件的包括示例性2nm的PECVD-SiNx栅极界面保护层204的示例性第一实施例的非限制实验的转移(ID-VGS)特性和输出(ID-VGS)特性。图23描绘根据进一步的非限制方面的具有尺寸为LGS/LG/LGD＝2/1.5/15μm的示例性器件的包括示例性基于氧化物的栅极界面保护层302的示例性第二实施例的非限制实验的转移(ID-VGS)特性和输出(ID-VGS)特性。与图21的常规的LPCVD-SiNx/GaN MIS-FET相比，图22和图23的具有15μm栅漏距离的器件具有较小的亚阈值摆幅、较小的磁滞和较低的导通电阻。具体地，图21中常规的、第一实施例和第二实施例的LPCVD-SiNx/GaN MIS-FET的最大场效应迁移率分别为40cm2/V·s、160cm2/V·s和145cm2/V·s。
图24描绘如本文描述的包括非限制栅极界面保护层204的示例性第一实施例的常关型LPCVD-SiNx MIS-FET的示例性场效应电子迁移率和示例性阈值电压均匀性，其中场效应电子迁移率通过对具有尺寸LG/WG＝44/100μm的长沟道MIS-FET测试提取。阈值电压(在ID＝100μA/mm处限定)显示出2.37±0.22V的紧密分布。
图25说明如本文进一步描述的非限制常规的LPCVD-SiNx/GaN MIS-FET器件、示例性第一实施例和示例性第二实施例中的阈值电压的示例性温度相关性。相比于常规的LPCVD-SiNx/GaN MIS-FET器件，根据第一和第二实施例的两个示例性器件示出热稳定更好的阈值电压(达到200℃时小于0.22V的负VTH偏移)。图26描绘具有LPCVD-SiNx栅极界面保护层的示例性GaN MIS-FET中的示例性温度相关的转移特性，其中，测量温度(Tm)从25℃增加到200℃,且示例性器件的尺寸为LGS/LG/LGD＝2/1.5/15μm。
图27描绘具有尺具有栅极界面保护层204的示例性第一实施例的LPCVD-SiNxMIS-FET器件的示例性关态击穿特性和漏电流，其中示例性器件的衬底接地且示例性器件的尺寸为LGS/LG/LGD＝2/1.5/15μm。对于具有15μm的栅漏距离的器件，击穿电压为650V，其受到漏极到衬底垂直漏电流限制。根据第二实施例的器件具有类似的关闭状态的击穿特性(未示出)。
图28描绘具有15μm的栅漏距离且具有示例性栅极界面保护层204的示例性LPCVD-SiNx MIS-FET器件的线性区域中的示例性标准化动态导通电阻和脉冲ID-VDS测试期间的VGS和VDS波形，其中，标准化动态RON提取自在VGS_ON＝15V下测得的脉冲ID-VGS输出特性，且示例性器件的尺寸为LGS/LG/LGD＝2/1.5/15μm。动态RON/静态RON的比率仅增加到1.40，其中开启状态时长5μs，且关闭状态的静态漏极偏压(VDS_OFF)达600V。
图29说明具有示例性栅极界面保护层204且具有高温沉积的栅极电介质114的示例性LPCVD-SiNx MIS-FET器件的示例性温度相关的栅极漏电(IG-VG)特性，且其中，Tm从25℃增加到200℃，还说明了电场强度(EBD)的T相关性，其中，描绘了在具有VG＝VTH的栅极区域中沿着垂直方向的能带图，其中，栅极电介质中的电场被估计为ESiNx＝(VG-VTH)/tSiNx+E0。栅极电介质114在25℃下具有21.5V的高正向栅极击穿电压(电场～12兆伏(MV)/cm)，在200℃下也能有效地抑制栅极漏电。
图30描绘在25℃下的在正向栅极应力为18V、17V、16V和15V下的具有根据示例性第一实施例的栅极界面保护层204的非限制LPCVD-SiNx MIS-FET的示例性击穿时间(tBD)。图31描绘具有根据示例性第一实施例的栅极界面保护层204的非限制LPCVD-SiNx MIS-FET的电场相关的tBD分布的示例性威伯尔图。图32描绘具有根据示例性第一实施例的栅极界面保护层204的非限制LPCVD-SiNx MIS-FET的故障率分别为63.2％和0.01％的示例性寿命预测。在63.2％的失效水平，p-GaN器件最大栅压小于6.5V才可达到10年寿命，而对于示例性的栅极电介质，其相应的最大栅压预计为11V，且在故障率为0.01％时为9.1V。
图33描绘在25℃、100℃、150℃和200℃下具有正向栅极应力为16V的栅极界面保护层的LPCVD-SiNx MIS-FET的示例性击穿时间(tBD)。图34描绘温度相关的tBD分布的示例性Weibull图。图35描绘在63.2％的故障率下提取的tBD的示例性Arrhenius图。
图36描绘具有尺寸为LGS/LG/LGD＝1.5/2/2μm的示例性器件的在25℃和150℃下的具有栅极界面保护层的LPCVD-SiNx MIS-FET的在栅极偏压应力期间监控的示例性VTH和RON，其中，栅极偏压应力为VGS＝–30V(负偏压温度不稳定性(NBTI),(a)和(b))和VGS＝10V(正偏压温度不稳定性(PBTI),(c)和(d))。
图37描绘根据示例性第一实施例的非限制器件的在栅极偏压应力期间监控的示例性阈值电压，其中，栅极偏压应力为VGS＝+10V。图38描绘根据示例性第二实施例的非限制器件的在栅极偏压应力期间监控的示例性阈值电压，其中，栅极偏压应力为VGS＝+10V。
鉴于上述结构和器件，将参考图39和图40的流程图更好的理解能够根据所公开的主题实现的方法。虽然为了简化说明的目的将方法示出和描述为一系列块，但是应当理解和了解的是，块的顺序不限制这种说明和对应的描述，因为一些块可以不同顺序发生和/或与来自本文所描绘的和描述的其他块同时发生。经由流程图说明的任何非时序的或分支的流程应当被理解为指示能够实现获得相同或类似结果的各种其他分支、流程路径和块的顺序。此外，不是所有所说明的块都被需要用来实现下面描述的方法。
示例性方法
图39描绘根据所公开的主题的方面的示例性非限制方法3900。作为非限制示例，示例性方法3900能够包括：在3902，邻近金属绝缘体半导体器件(如，III族氮化物金属绝缘体半导体高电子迁移率晶体管(MIS-HEMT)器件、MIS-FET器件等)的凹陷的栅极结构(如，邻近在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)形成界面保护层(如，栅极界面保护层204、栅极界面保护层302等)。例如，在非限制方面中，示例性方法3900能够包括：形成界面保护层(如，栅极界面保护层302等)，该界面保护层包括将所述沟道层的表面暴露于含氧的等离子体或含氧气体，如本文进一步描述的。在进一步的非限制方面中，示例性方法3900能够包括：形成界面保护层(如，栅极界面保护层204等)，形成界面保护层包括邻近所述凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)形成一个或多个层，该一个或多个层由以下中的一个或多个形成：氧化物、氧化硅、氮化硅或氮氧化硅。此外，示例性方法3900能够进一步包括：形成界面保护层(如，栅极界面保护层204等)，形成界面保护层包括以大约300℃或低于大约300℃沉积电介质材料或经由PECVD沉积所述电介质材料，如本文进一步描述的。示例性方法3900还能够包括：邻近III族氮化物金属绝缘体半导体器件的凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)形成界面保护层(如，栅极界面保护层204、栅极界面保护层302等)，形成界面保护层包括邻近金属绝缘体半导体场效应晶体管器件的完全凹陷的栅极结构(如，在凹陷的栅极结构202的栅极底部区域处形成的栅极凹陷等)形成界面保护层(如，栅极界面保护层204、栅极界面保护层302等)、邻近高电子迁移率晶体管器件的部分凹陷的栅极结构(如，在凹陷的栅极结构202的栅极底部区域处形成的栅极凹陷等)形成界面保护层等，如本文进一步描述的。
在进一步的非限制示例中，示例性方法3900能够包括：在3904，形成设置在界面保护层(如，栅极界面保护层204、栅极界面保护层302等)上的栅极电介质层(如，栅极电介质114等)。作为非限制示例，示例性方法3900能够包括：形成栅极电介质层，形成栅极电介质层包括以下中的至少一个：以大约780℃或高于大约780℃沉积栅极电介质层(如，栅极电介质114等)、沉积一个或多个层(氮化硅、氧化硅或氮氧化硅中的一个或多个)或经由LPCVD沉积栅极电介质层(如，栅极电介质114等)，如本文进一步描述的。作为进一步的非限制示例，沉积栅极电介质层(如，栅极电介质114等)能够包括：沉积氧化硅、氮化硅或氮氧化硅中的一个或多个。
示例性方法3900能够进一步包括：形成凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)。作为非限制示例，形成凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)能够包括：蚀刻金属绝缘体半导体器件的阻挡层(如，阻挡层110等)的一部分或沟道层(如，半导体或沟道层108等)的一部分，如本文进一步描述的。此外，示例性方法3900能够包括：形成可操作的耦合到所述栅极凹陷结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)的栅电极118。
图40描绘根据所公开的主题的进一步的方面的其他示例性非限制方法。作为非限制示例，示例性方法4000能够包括：在4002，形成凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)。作为非限制示例，形成凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)能够包括：蚀刻金属绝缘体半导体器件的阻挡层(如，阻挡层110等)的一部分和沟道层(如，半导体或沟道层108等)的一部分，如本文进一步描述的。
在进一步的非限制示例中，示例性方法4000能够包括：在4004，邻近金属绝缘体半导体器件(如，III族氮化物金属绝缘体半导体高电子迁移率晶体管(MIS-HEMT)器件、MIS-FET器件等)的凹陷的栅极结构(如，邻近在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)形成界面保护层(如，栅极界面保护层204、栅极界面保护层302等)。例如，在非限制方面中，示例性方法4000能够包括：形成界面保护层(如，栅极界面保护层302等)，形成界面保护层包括：将所述沟道层的表面暴露于含氧的等离子体或含氧气体，如本文进一步描述的。在进一步的非限制方面中，示例性方法4000能够包括：形成界面保护层(如，栅极界面保护层204等)，形成界面保护层包括邻近所述凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)形成一个或多个层(氧化物、氧化硅、氮化硅或氮氧化硅的一个或多个)。此外，示例性方法4000能够进一步包括：形成界面保护层(如，栅极界面保护层204等)，形成界面保护层包括以大约300℃或低于大约300℃沉积电介质材料或经由PECVD沉积所述电介质材料，如本文进一步描述的。示例性方法4000还能够包括：邻近III族氮化物金属绝缘体半导体器件的凹陷的栅极结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)形成界面保护层(如，栅极界面保护层204、栅极界面保护层302等)，形成界面保护层包括邻近金属绝缘体半导体场效应晶体管器件的完全凹陷的栅极结构(如，在凹陷的栅极结构202的栅极底部区域处形成的栅极凹陷等)形成界面保护层(如，栅极界面保护层204、栅极界面保护层302等)、邻近高电子迁移率晶体管器件的部分凹陷的栅极结构(如，在凹陷的栅极结构202的栅极底部区域处形成的栅极凹陷等)形成界面保护层等，如本文进一步描述的。
在进一步的非限制示例中，方法4000能够包括：在4006，形成设置在界面保护层(如，栅极界面保护层204、栅极界面保护层302等)上的栅极电介质层(如，栅极电介质114等)。作为非限制示例，示例性方法4000能够包括：形成栅极电介质层，形成栅极电介质层包括以下中的至少一个：以大约780℃或高于大约780℃沉积栅极电介质层(如，栅极电介质114等)、沉积一个或多个层(氮化硅、氧化硅或氮氧化硅中的一个或多个)或经由LPCVD沉积栅极电介质层(如，栅极电介质114等)，如本文进一步描述的。作为进一步的非限制示例，沉积栅极电介质层(如，栅极电介质114等)能够包括：沉积氧化硅、氮化硅或氮氧化硅中的一个或多个。此外，示例性方法4000能够包括：在4008，形成可操作的耦合到所述栅极凹陷结构(如，在凹陷的栅极结构202(如，完全凹陷或部分凹陷)的栅极底部区域处形成的栅极凹陷等)的栅电极118。
尽管已经结合各个附图的优选实施例描述了所公开的主题，但应当理解可使用其他类似实施例或可对所描述的实施例进行修改和增加以在不偏离其的情况下执行所公开的主题的相同功能。例如，本领域技术人员将认识到本申请的各个实施例中描述的所公开的主题的方面可应用到其他III族氮化物异质结构、其他绝缘或半导体材料或衬底等。
作为进一步示例，为了简单和清楚的说明，附图说明了结构的一般形式，且可省略说明、细节和技术以避免不必要的混淆所公开的概念。此外，附图中的特征不必按比例绘制，且一些领域和特征可扩展到有助于增强对所公开的实施例中的实施例的理解。
在其他情况下，如图所示和本文描述的，可对工艺参数进行改变(如，尺寸、配置、工艺步骤时间和顺序、工艺步骤的添加和/或删除、预处理和/或后处理步骤的添加等)以进一步优化所提供的结构、器件和方法。在任何情况下，本文描述的结构和器件以及相关联的方法具有在金属绝缘体半导体晶体管异质结构中的许多应用。例如，考虑到且旨在于，所公开的主题的各个方面能够应用到例如除了单个简单的AlGaN/GaN异质结构之外的其他异质结构。然而，本领域技术人员将了解修改设计的改变以进行设计的其他组合和形式。
此外，术语“包括”、“具有”及其改变旨在涵盖非排他的包含，使得包括一列特征的过程、方法、物品、设备或组成而不必限于那些特征，但可包括未明确列出的其他特征或组合或是否固有于这种过程、方法、物品、设备或组成的组合，或者反之亦然。
因此，所公开的主题不应当被限制为本文描述的任何单个实施例，而应当根据随附权利要求在广度和范围上被解释。
Claims (29)
1.一种金属绝缘体半导体器件，包括：
凹陷的栅极结构；
邻近所述凹陷的栅极结构的界面保护层；和
设置在所述界面保护层上的栅极电介质层。
2.根据权利要求1所述的金属绝缘体半导体器件，其中，所述凹陷的栅极结构包括完全凹陷的栅极凹陷区域或部分凹陷的栅极区域中的至少一个，且其中，所述器件的至少一个阻挡层的一部分被移除。
3.根据权利要求2所述的金属绝缘体半导体器件，还包括：
设置在所述至少一个阻挡层上的钝化层。
4.根据权利要求1所述的金属绝缘体半导体器件，还包括：
可操作地耦合到栅极凹陷结构的栅电极。
5.根据权利要求4所述的金属绝缘体半导体器件，还包括：
经由所述栅电极可操作地彼此耦合的源电极和漏电极。
6.根据权利要求4所述的金属绝缘体半导体器件，其中，所述栅极电介质层位于所述栅电极和所述栅极凹陷结构的沟道层之间。
7.根据权利要求6所述的金属绝缘体半导体器件，其中，所述界面保护层位于所述栅极电介质层和所述沟道层之间。
8.根据权利要求1所述的金属绝缘体半导体器件，其中，所述栅极电介质层包括以下中的至少一个的至少一层：氧化物、氧化硅、氮化硅和氮氧化硅。
9.根据权利要求1所述的金属绝缘体半导体器件，其中，所述栅极电介质层包括在大约780摄氏度或高于大约780摄氏度下的所述栅极电介质层的高温沉积。
10.根据权利要求1所述的金属绝缘体半导体器件，其中，所述界面保护层包括在大约300摄氏度或低于大约300摄氏度下沉积的电介质材料的低温沉积。
11.根据权利要求1所述的金属绝缘体半导体器件，其中，所述金属绝缘体半导体器件包括以下中的至少一个：包括完全凹陷的栅极结构的金属绝缘体半导体场效应晶体管器件和包括部分凹陷的栅极结构的高电子迁移率晶体管器件。
12.一种方法，包括：
邻近III族氮化物金属绝缘体半导体器件的凹陷的栅极结构形成界面保护层；以及
形成设置在所述界面保护层上的栅极电介质层。
13.根据权利要求12所述的方法，还包括：
形成可操作地耦合到栅极凹陷结构的栅电极。
14.根据权利要求12所述的方法，还包括：
形成所述凹陷的栅极结构。
15.根据权利要求14所述的方法，其中，所述形成所述凹陷的栅极结构包括蚀刻以下中的至少一个：所述器件的至少一个阻挡层的至少一部分和所述器件的沟道层的至少一部分。
16.根据权利要求15所述的方法，其中，所述形成所述界面保护层包括将所述沟道层的表面暴露于含氧等离子体或含氧气体。
17.根据权利要求12所述的方法，其中，所述形成所述界面保护层包括邻近所述凹陷的栅极结构形成以下中的至少一个的至少一层：氧化物、氧化硅、氮化硅和氮氧化硅。
18.根据权利要求17所述的方法，其中，所述形成所述界面保护层包括以下中的至少一个：在大约300摄氏度或低于大约300摄氏度下沉积电介质材料和经由等离子体增强化学气相沉积(PECVD)沉积所述电介质材料。
19.根据权利要求12所述的方法，其中，所述形成所述栅极电介质层包括以下中的至少一个：在大约780摄氏度或高于大约780摄氏度下沉积所述栅极电介质层；沉积氮化硅、氧化硅和氮氧化硅中的至少一个的至少一层；和经由低压化学气相沉积(LPCVD)沉积所述栅极电介质层。
20.根据权利要求19所述的方法，其中，所述沉积所述栅极电介质层包括沉积氧化硅、氮化硅和氮氧化硅中的至少一个。
21.根据权利要求13所述的方法，其中，所述邻近所述III族氮化物金属绝缘体半导体器件的凹陷的栅极结构形成所述界面保护层包括邻近以下中的至少一个形成所述界面保护层：金属绝缘体半导体场效应晶体管器件的完全凹陷的栅极结构和高电子迁移率晶体管器件的部分凹陷的栅极结构。
22.一种半导体器件，包括：
衬底；
包括沟道层的缓冲层；
凹陷到所述半导体器件的阻挡层和所述沟道层的一部分中的凹陷的栅极；
邻近所述沟道层的栅极界面保护层；和
在所述栅极界面保护层和在所述凹陷的栅极中形成的栅电极之间设置的栅极电介质层。
23.根据权利要求22所述的半导体器件，其中，所述衬底包括以下中的至少一个：成核层、硅、蓝宝石、金刚石、碳化硅(SiC)、氮化铝(AlN)和氮化镓(GaN)。
24.根据权利要求22所述的半导体器件，其中，所述缓冲层、所述阻挡层和所述沟道层中的至少一个包括氮化铝(AlN)、氮化镓(GaN)和氮化铟(InN)中的至少一个。
25.根据权利要求14所述的半导体器件，其中，所述阻挡层包括一组层，其包括氮化铝(AlN)、氮化镓(GaN)和氮化铟(InN)中的至少一个，其中，所述一组层中的至少一层具有的能带间隙比所述沟道层的能带间隙大。
26.根据权利要求22所述的半导体器件，其中，所述沟道层包括在所述凹陷的栅极的区域处的沟道，所述沟道包括所述栅极电介质层和所述缓冲层之间的界面处的金属绝缘体半导体。
27.根据权利要求26所述的半导体器件，其中，所述凹陷的栅极包括所述阻挡层的被移除以暴露所述沟道的区域。
28.根据权利要求22所述的半导体器件，其中，所述栅极界面保护层包括在大约300摄氏度或低于大约300摄氏度下的氧化物、氧化硅、氮化硅和氮氧化硅中的至少一个的低温沉积。
29.根据权利要求22所述的半导体器件，其中，所述栅极电介质层包括在大约780摄氏度或高于大约780摄氏度下的氧化硅、氮化硅和氮氧化硅中的至少一个的高温沉积。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662494813P | 2016-08-22 | 2016-08-22 | |
| US62/494,813 | 2016-08-22 | ||
| PCT/CN2017/097646 WO2018036413A1 (en) | 2016-08-22 | 2017-08-16 | Metal-insulator-semiconductor transistors with gate-dielectric/semiconductor interfacial protection layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109690784A true CN109690784A (zh) | 2019-04-26 |
Family
ID=61246083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780052360.8A Pending CN109690784A (zh) | 2016-08-22 | 2017-08-16 | 具有栅极-电介质/半导体界面保护层的金属绝缘体半导体晶体管 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11705511B2 (zh) |
| CN (1) | CN109690784A (zh) |
| WO (1) | WO2018036413A1 (zh) |
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| CN113628962B (zh) * | 2021-08-05 | 2024-03-08 | 苏州英嘉通半导体有限公司 | Ⅲ族氮化物增强型hemt器件及其制造方法 |
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| US20160293596A1 (en) | 2015-03-30 | 2016-10-06 | Texas Instruments Incorporated | Normally off iii-nitride transistor |
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2017
- 2017-08-16 WO PCT/CN2017/097646 patent/WO2018036413A1/en active Application Filing
- 2017-08-16 CN CN201780052360.8A patent/CN109690784A/zh active Pending
- 2017-08-16 US US16/325,711 patent/US11705511B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2018036413A1 (en) | 2018-03-01 |
| US11705511B2 (en) | 2023-07-18 |
| US20210351287A1 (en) | 2021-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190426 |