CN104011867A - 用于栅极凹进晶体管的iii-n材料结构 - Google Patents

用于栅极凹进晶体管的iii-n材料结构 Download PDF

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Abstract

具有凹进栅极的III-N晶体管。外延叠置体包括掺杂III-N源极/漏极层和设置在源极/漏极层与III-N沟道层之间的III-N蚀刻停止层。一种蚀刻工艺，例如，利用光化学氧化，选择性地蚀刻在蚀刻停止层之上的源极/漏极层。在蚀刻停止层之上设置栅电极以形成凹进栅极III-N HEMT。可以利用在氧化蚀刻停止层之上的栅电极氧化蚀刻停止层的至少一部分以用于包括III-N氧化物的凹进栅极III-N MOS-HEMT。可以在氧化蚀刻停止层之上形成高k电介质，使栅电极在该高k电介质之上以形成具有复合栅极电介质叠置体的凹进栅极III-N MOS-HEMT。

Description

用于栅极凹进晶体管的III-N材料结构
技术领域
本发明的实施例通常涉及微电子器件及其制造，并尤其涉及GaN栅极凹进晶体管。
背景技术
许多III-V晶体管技术正在被研究作为候选技术以最终替代硅晶体管技术。对于许多III-V材料系统，金属-氧化物-半导体(MOS)高电子迁移率晶体管(HEMT)架构是有吸引力的。对于这种器件，栅极凹进和源极/漏极再生长是两种示例性实践的制造可选方案。对于栅极凹进技术，原材料包括一种完整的外延半导体叠置体，其包括重掺杂(例如，N+)源极/漏极层。随后将外延叠置体的包括源极/漏极层的部分以形成凹进，栅电极或栅极叠置体(包括栅绝缘体)紧邻外延叠置体的沟道层而设置在该凹进中。与此相反，对于源极/漏极再生长技术，首先将栅电极或栅极叠置体或伪栅极(其最终将由替代栅电极来取代)设置在包括缺乏重掺杂源极/漏极层的外延叠置体的原材料上。在栅极形成之后，重掺杂源极/漏极区域随后外延生长在栅电极周围。
一种有前途的III-V晶体管技术基于III-氮(III-N)，通常称作GaN基器件。虽然GaN MOS-HEMT在理论上可以由栅极凹进或源极/漏极再生长技术形成，实际上来讲，因为简单的湿法蚀刻解决方案由于GaN的强化学键而不可行并且没有已知的干法蚀刻停止化学被认为是可靠的，所以在GaN基材料叠置体中栅极凹进是极难的。栅极凹进MOS-HEMT的有利之处在于：由于超比例的栅极到源极和栅极到漏极距离，从而能够实现在电阻、接入电阻上最低可行的晶体管，并因此具有高跨导和高fT/fMax。由于这些原因，今日的栅极凹进GaN器件基于计时的干蚀刻。这种方法要求精确的工艺参数控制，并且必须提前精确地得知外延层厚度。由于轻微的过蚀刻导致GaN沟道的损坏(例如，表层电荷、载流子迁移率的损失，界面陷阱态的提高等)以及蚀刻不足也不利地影响器件参数(例如，低跨导，高导通状态电阻(RON)等)，这对于可制造性和可靠性具有负面影响。
由于栅极凹进方法的实际困难，绝大多数的最新型的GaN HEMT和MOS-HEMT研究集中于在栅极叠置体形成后再生长源极和漏极。然而，N+GaN源极和漏极区的再生长也提出了许多技术性挑战。例如，N+GaN的金属有机气相外延(MOVPE)生长温度大于1000℃。这种高温阻止了高K栅极电介质在源极/漏极再生长之前的形成，因为由诸如HfO2的原子层沉积(ALD)形成的各种栅极电介质结晶并否则降解。类似地，适合于特定功函数的各种金属栅电极材料在这种高温下也扩散并降解。虽然N+GaN的分子束外延(MBE)生长温度低于1000℃，由于MBE是一种视线沉积技术，“阴影”效果导致非最理想的(例如，高电阻)和不一致的器件性能。因此这些挑战通常要求使用更复杂的替代栅极工艺，以影响GaN基器件中的源极/漏极再生长技术。
采用高N+掺杂III-N层作为接触层以形成至源极/漏极金属的低电阻欧姆接触的栅极凹进GaN MOS-HEMT是一种可经得起制造自对准栅极结构和超比例的间隔电介质以能够获得从源极和漏极到沟道的超低接入电阻的有吸引力的器件架构。与将栅极长度缩放至深亚微米的能力相结合的实现低接入电阻的能力对于获得低RON而言是重要的。此外，作为栅极最后工艺，栅极凹进技术提供许多优点：包括能够获得大量的温度敏感的高k和金属栅极解决方案。这些连同能够积极地缩放栅极电介质厚度的栅极凹进技术的益处使得栅极凹进GaN基MOS-HEMT架构非常有利。因此用于可制造的栅极凹进技术的外延叠置体材料是有利的。
附图说明
通过示例而非限制的方式说明本发明的实施例，并且可以在考虑结合附图时参考以下具体实施方式将更加全面的理解本发明的实施例，其中：
图1A示出根据实施例的穿过具有复合栅极电介质的III-N MOS晶体管的截面的侧面图；
图1B示出根据实施例的穿过具有III-N栅极氧化物的III-N MOS晶体管的截面的侧面图；
图2是示出根据实施例的制造图1A的III-N MOS晶体管的方法的流程图；
图3A、3B、3C、3D、3E和3F示出根据实施例的在执行了图2的方法中的某些操作之后穿过III-N MOS晶体管的截面的侧面图；
图4A是示出根据实施例的对于蚀刻停止层的带隙和电子亲和性空间的视图；
图4B是根据实施例的与光化学氧化相关的比较参数的图表；
图5是根据本发明的实施例的移动计算平台的SOC实现方式的原理框图；以及
图6是根据实施例的进一步说明图5的移动计算平台的组件的原理框图。
具体实施方式
在下文的描述中，阐释了大量的细节，然而对于本领域技术人员来说显而易见的是，本发明可以在没有这些具体细节的情况下实现。在一些实例中，以框图的形式、而不是以细节的方式示出公知的方法和器件，以避免使本发明难以理解。整个说明书中提及的“实施例”表示结合实施例描述的特定特征、结构、功能或特性包含在本发明的至少一个实施例中。因此，在整个说明书中术语“在实施例中”在各种地方的出现不必指代本发明的相同实施例。此外，特定特征、结构、功能或特性可以以任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例结合，只要这两个实施例互不排斥。
在本文中，术语“耦合”和“连接”以及它们的衍生物可以用于描述组件之间的结构关系。应该理解的是，这些术语不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于表示两个或多个元件彼此直接物理或电接触。“耦合”可以用于表示两个或多个元件彼此直接或非直接(在它们之间具有其它中间元件)的物理或电接触，和/或两个或多个元件彼此合作或互动(例如，作为造成影响的关系)。
在本文中使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指的是一个材料层相对于另一层的相对位置。同样，例如，设置在另一层之上或之下的一层可以直接与另一层接触，或可以具有一个或多个中间层。此外，设置在两层之间的一层可以直接与这两层接触，或可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与第二层直接接触。
本文描述的是具有栅极凹进架构的III-N晶体管和制造方法。原材料具有外延叠置体，其包括掺杂III-N半导体源极/漏极层和设置在源极/漏极层和III-N半导体沟道层之间的III-N半导体蚀刻停止层。诸如一种利用光化学氧化的湿法光化学蚀刻工艺对在蚀刻停止层之上的源极/漏极层具有选择性，从而允许凹进通过外延叠置体形成并处于蚀刻停止层上。在实施例中，蚀刻停止层是非牺牲的，并且栅电极形成在蚀刻停止层之上，以形成栅极凹进III-N HEMT。在另一实施例中，蚀刻停止层的至少一部分被氧化，并且栅电极形成在所氧化的蚀刻停止层之上，以形成具有III-N氧化物的栅极凹进III-N MOSFET。在另一实施例中，高k电介质形成在III-N氧化物之上，并且栅电极形成在高k电介质之上，用于具有复合栅极绝缘叠置体的栅极凹进III-N MOSFET。
图1A示出根据实施例的穿过具有复合栅极电介质的栅极凹进III-NMOS晶体管100的截面的侧面图。通常，晶体管100是通常称作高电子迁移率晶体管(HEMT)的多数载流子(电子)、栅电压控制器件(即，FET)，并且虽然为了清楚而示为平面，然而应该领会的是，已知的技术也可以应用于实现非平面晶体管。晶体管100设置在缓冲层102上，该缓冲层102设置在未示出的支撑或供体衬底上。在一个这样的实施例中，缓冲层102是生长在支撑衬底上的III-N半导体器件叠置体110的底(第一)层，或是转移至供体衬底上的III-N半导体器件叠置体110的底层。在特定实施例中，缓冲层102是设置在(001)硅支撑衬底上的GaN，其是用于形成硅晶体管的优选取向并因此优选用于III-N晶体管100将与平面或非平面硅CMOS晶体管技术单片集成的实施例。在可替换的实施例中，支撑衬底也可以是非硅的材料，例如支撑衬底可以是GaN(在不要求缓冲层102的情况中)、碳(SiC)和蓝宝石。
在功能上，半导体器件叠置体110被划分成沟道层104、电荷诱导层和/或顶部势垒层106、蚀刻停止层108、源极/漏极过渡层110和源极/漏极层112。在示例性实施例中，沟道层104大体上是单晶并且虽然此处称作“单晶体”，然而具有普通技能的技术人员将理解可以由于有缺陷的外延生长工艺的人工产品而出现晶体缺陷的低水平。在沟道层104内，具有包括一个或多个III族元素和氮(即，III-N半导体)的第一半导体材料的晶体排列。通常，沟道层104中的III-氮半导体应具有相对高的载流子迁移率并且因此在实施例中，沟道层104将是一种用于最小杂质扩散的基本无掺杂的III-氮材料(即，杂质浓度最小化)。如所示，晶体管100没有杂质掺杂梯度所形成的结，以避免与掺杂扩散、分散以及击穿电压下降相关联的缺点。
在第一示例性实施例中，沟道层104是GaN。在第二示例性实施例中，沟道层104是氮化铟(InN)。在第三示例性实施例中，沟道层104是诸如氮化铝镓(AlxGa1-xN)的GaN的三元合金。在第四示例性实施例中，沟道层104是诸如氮化铝铟(AlxIn1-xN)的InN的三元合金。在另外的实施例中，沟道层104是包括至少一种III族元素和氮的四元合金，例如InxAlyGa1-x-yN。根据实施例，沟道层104的厚度在5nm与20nm之间。
如图1A所示出，至少在沟道层104的顶面上是顶部势垒层106。顶部势垒层106将通过诱导沟道层104内的通常被称作2-D电子气(2DEG)的表层电荷以可控地供应载流子。虽然顶部势垒层106可以充当表层电荷的唯一源，然而单独的电荷诱导层(未示出)也可以设置在沟道层104和顶部势垒108之间，以潜在地减少沟道层104中的合金分散和较高的迁移率。由于纵向沟道长度(LG)被缩放，因此也可以在沟道层104下面设置底部势垒层(未示出)，以帮助提供沟道电荷限制来控制短沟道效应(SCE)。然而，底部势垒层未包括在示例性实施例中，这是由于它的出现能够不利地影响沟道层104的质量和构成，并且对本发明的实施例是不太重要的。
通常，对于顶部势垒层106而言，可以利用任意III-N材料，根据选择用于沟道层104的III-N材料来向顶部势垒层106提供比沟道层104大的带隙。优选地，顶部势垒层106基本是单晶体(即，所具有的厚度小于给定的构成的临界厚度)，晶格与用于沟道层104中的III-N材料相匹配。在示例性实施例中，顶部势垒层106是结晶度与沟道层104的结晶度相同的第二III-N材料，以形成异质界面。在沟道层104是GaN的示例性实施例中，顶部势垒层106是固有的Al1-x-yInxGayN(x,y<1)。在其它实施例中，顶部势垒层106是固有的AlxIn1-xN，虽然实际上难以转变从GaN(对于沟道层104)到没有Ga的膜的生长。在顶部势垒层106是Al1-x-yInxGayN的一个示例性示例中，x+y小于0.25。在其它实施例中，顶部势垒层106是AlxGa1-xN或InzGa1-zN。顶部势垒层106还可以包括任意III-氮的多层叠置体，例如，邻近沟道层104的具有叠置的A1N层的AlxIn1-xN/AlN叠置体(作为相对于具有邻近于沟道层104的AlxIn1-xN而具有提高的迁移率的电荷诱导层)。根据实施例，顶部势垒层106具有范围在1nm和5nm之间的厚度。
源极/漏极过渡层110在功能上是源极/漏极层112的过渡。在构成上，源极/漏极过渡层110是III-N半导体材料并且可以在构成上是渐变的。作为过渡层，虽然在一些实施例中可以具有轻n型掺杂，但具有最低(固有的)掺杂剂水平。如在本文其它地方进一步描述的，将在源极/漏极过渡层110和蚀刻停止层108之间实现化学蚀刻选择性，因此源极/漏极过渡层110的构成被约束为将在选择性的凹进蚀刻工艺中所蚀刻的一个。在示例性实施例中，源极/漏极过渡层110是GaN，并且被有意掺杂。
源极/漏极层112将向源极135和漏极145中的每一个的欧姆接触金属114提供低接触电阻。同样地，源极/漏极层112重掺杂有例如在本领域中已知的用于III-N半导体的任意n型杂质的杂质，例如但不限于硅(Si)。在示例性实施例中，源极/漏极层112是GaN(n型)，虽然其它诸如InxGa1-xN和InN的低带隙III-N材料也可被用于低电阻接触的形成。在利用干法蚀刻(该干法蚀刻终止在落入源极/漏极层110内的蚀刻凹进深度处)将源极/漏极层112整体干法等离子蚀刻的情况下，用于源极/漏极层112的III-N材料的选择不受特别约束，使得对于源极/层112而言无需具有由用于清除源极/漏极过渡层112的凹进蚀刻工艺可蚀刻的组成。
蚀刻停止层108设置在顶部势垒层106之上和源极/栅极过渡层112之下。如在本文其它地方进一步描述的，在叠置体110内的蚀刻停止层的包含物能够良好地控制III-N栅极凹进制造技术。在其它实施例中，蚀刻停止层还用于在沟道层104之上形成高质量的界面氧化物，以在源极和漏极之间实现低RON，以及用于高RF功率输出的低拐点电压。
通常，蚀刻停止层108将具有至少与源极/漏极过渡层110不同的构成或杂质，并且还可以与源极/漏极层112以及顶部势垒层106不同。蚀刻停止层可以有利地具有与顶部势垒层106不同的构成，以使得蚀刻停止层的厚度不会不利地影响或改变沟道层104中的表层电荷的量，并且还将顶部势垒层从对它的构成附加的功能约束中解除出来。因此在实施例中，蚀刻停止层108包括势垒层106没有的原子种类。更具体地，包括杂质掺杂剂的构成将使得蚀刻停止层108的电子亲合性或带隙中的至少一种足够大，以使得能够蚀刻源极/漏极过渡层110的光化学蚀刻工艺完全无法对蚀刻停止层108进行蚀刻或以至少慢于源极/漏极过渡层110的数量级的速率进行蚀刻。
图4A是定性地示出带隙能量(Eg)和功函数(Wf)空间内的不同区域的视图，其中WF＝Eaff+(Ec-Ef)，Ec＝导带边，以及Ef＝费米能级。如所示，蚀刻停止层在高带隙、高功函数区408内是最理想的，而可蚀刻的源极/漏极层(例如，源极/漏极过渡层)被限于低带隙、低功函数区410。区域408和410的相对尺寸以及它们在说明空间内的相对位置是特定蚀刻处理条件的函数。
在第一实施例中，蚀刻停止层108是急剧三角p掺杂或均匀p掺杂III-N半导体层。在实施例中，p型掺杂剂是Mg，虽然在本领域中已知的任意其它型掺杂剂也是可以利用的(例如，Be)。在示例性实施例中，蚀刻停止层108是p掺杂GaN(p-GaN)。在其它实施例中，蚀刻停止层108是具有InN或AlN的GaN的p掺杂合金。不论蚀刻停止层108是GaN还是具有InN和/或AlN的GaN合金，p掺杂浓度可以在从1e15/cm-3到大约1e18/cm-3的范围。对于这种实施例，蚀刻停止层108具有仅1-5nm的厚度并且优选小于4nm，使得由于蚀刻停止层108在至少晶体管100的这些区域中是非牺牲的，载流子可以通过设置在源极135和漏极145下面的蚀刻停止层108的区域高效率地穿过通道。
在第二实施例中，蚀刻停止层108是诸如InxAlyN或InxGayN的内含III-N半导体层。InN具有如本文其它地方所描述的可以充当用于选择性的凹进蚀刻工艺的基底的所有半导体材料的最高电子亲合性之一。在另外的实施例中，内含III-N蚀刻停止层108是p掺杂的，以将蚀刻停止层108设置成距区域410更远(图4A)。由于相对较小的带隙将使得本文其它地方描述的光化学蚀刻工艺更易受影响，因此P掺杂对于InxGayN是特别地有利，而P掺杂将增大Ec-Ef，因此增大WF，从而增大作为蚀刻停止的有效性。对于内含实施例，蚀刻停止层108又具有仅1-5nm的厚度并且优选小于4nm，用于提高载流子通过由源极/漏极区中的蚀刻停止层108诱导的任意带偏而穿过通道。
在第三实施例中，蚀刻停止层108是可蚀刻的宽带隙III-N半导体(即，带隙明显宽于源极/漏极层(即，源极/漏极过渡层110)的带隙)。通常，蚀刻停止层108的带隙将超过在光化学蚀刻工艺中采用的激光照明的能量的量子。在源极/漏极过渡层是GaN且具有大约3.4eV的带隙的示例性实施例中，蚀刻停止层108优选具有高于3.4eV的带隙，示例是具有5.5eV带隙的Al0.8In0.2N，以及AlN是大约6.2eV。Al0.8In0.2N具有几乎与GaN晶格匹配的优点。对于宽带隙实施例，蚀刻停止层108将小于5nm并且最有利地具有仅1-3nm的厚度，来用于载流子通过由在源极/漏极区处的蚀刻停止层108诱导的任意带偏穿过通道(这可以被预期比对于内含蚀刻停止层实施例而言更加显著)。
在第四实施例中，蚀刻停止层108包括GaN、InN和AlN的单一合金。在另外的实施例中单一合金如上文所述被有利地p掺杂以进一步抑制凹进蚀刻工艺，从而提高蚀刻选择性。由于特别的蚀刻停止层构成的效力取决于特定的凹进蚀刻工艺条件，因此将合金构成的最优化留给本领域技术人员。同样对于合金实施例，蚀刻停止层108也具有仅1-5nm的厚度并且优选小于4nm。
在第五实施例中，蚀刻停止层108是含有上述材料层(即，蚀刻停止层108的实施例1-4)中的至少两种材料层的多层叠置体。对于多层实施例，蚀刻停止层108有利地具有仅1-7nm的厚度并且优选小于5nm。
如图1A中进一步示出的，III-N氧化层120设置在蚀刻停止层108的一部分之上、栅电极120之下。如果生长(热氧化或通过等离子氧化)120同时层110和112无掩蔽，III-N氧化层121也将沿着110和112的侧壁(并且也在112的顶表面上)形成。侧壁上的III-N氧化物121对于形成自对准的分隔体是有利的，该自对准的分隔体通过控制量和对称量将栅电极与源极漏极层112分隔开。
通常，III-N氧化层120(和121)是蚀刻停止层108的氧化物并因此III-N氧化层120的确切构成是蚀刻停止层108的构成的函数。例如，在蚀刻停止层108是p-GaN的特定有利的实施例中，III-N氧化层120包括MgGaON。在蚀刻停止层是多层(即，上述第五实施例)的另一示例性实施例中，仅多层蚀刻停止层的顶层被氧化(例如，AlxMgyGazON/p-GaN/AlN)。作为III-N层被氧化的氧化物，III-N氧化物120可以被认为是“自然”氧化，然而III-N氧化物120与在周围制造环境中在标准温度和气压下自发形成的氧化物的不同之处在于，III-N氧化物120的厚度或质量(例如，界面陷阱密度)的至少一项大于自发形成的膜。
在示例性实施例中，蚀刻停止层108没有被完全氧化(即，蚀刻停止层108仍然保持在III-N氧化物120和势垒层106之间)。这确保了势垒层106在某些位置中由于沉积外延层厚度、凹进蚀刻以及蚀刻停止氧化工艺的非均匀性而不被氧化(可能通过表层电荷变化而影响Vt)。在特定实施例中，III-N氧化层120具有4-6nm的厚度，其将消耗蚀刻停止层108的1-2nm之间。
某些III-N(例如，GaN)氧化物非常稳定并且可以形成具有GaN的示出低界面陷阱态密度(例如，～1e10/cm2-eV的Dit)的格外高质量的界面。因此，III-N氧化物是用于MOS晶体管100的良好栅极氧化物。然而GaON具有大约4.4eV的相对低的带隙能量。氧化镁具有7.3eV的有利大带隙，以及9.8的适度高的介电常数(k)。因此，蚀刻停止层是p-GaN的本发明实施例，预期氧化层(MgGaON)为用于MOS晶体管100的优秀氧化物。类似地，具有带隙为～9eV和k值为9的氧化铝是有利的。也已知氮在氧化物中的并入会提高氧化物的质量和可靠性，从而使AlxMgyGazON是用于MOS晶体管100的优秀氧化物。
在图1A中所示的实施例中，非原生(非III-N)的介电层130设置在III-N氧化层120上，以形成复合栅极电介质叠置体。在示例性实施例中，非原生介电层130的介电常数高于III-N氧化层120的介电常数。在特定实施例中，非原生介电层130是高k电介质，例如但不限制于HfO2、ZrO2、HfOSiO、TaSiO、AlSiO、HfON、ZrSiON、HfSiON。利用高k栅极电介质的加入，实现了III-N氧化层120的高质量界面特性、以及超低栅极泄露。
虽然图1A的复合电介质示出蚀刻停止层108(例如，作为用于特别有利的III-N氧化物的种晶层)的多个功能，然而应当理解MOS-HEMT晶体管也可以单独采用III-N氧化物而不加入高k非原生电介质。在其它实施例中(例如，由图1B中的MOS晶体管105所示)，非原生电介质130可以直接设置在蚀刻停止层108上而没有介入1-2nm的III-N氧化物。
设置在栅极电介质之上的(例如，在非原生介电层130上)是设置在源极135与漏极145之间的凹进中的栅电极120。通常，可以采用本领域已知的任意栅极材料用于III-N器件。在一个示例性实施例中，栅电极120包括设置在非原生介电层130上的功函数金属和设置在功函数金属之上的填充金属，尽管本发明的实施例不受栅电极构成的限制。
图2是示出根据实施例的制造图1A中的III-N MOS晶体管的方法200的流程图。图3A、3B、3C、3D、3E和3F示出根据实施例的在执行了方法200中的某些操作之后穿过III-N MOS晶体管的截面的侧面图。
参照图2，方法200在操作201处开始接纳具有全部外延叠置体(例如，如图3A中所示的外延层110)的原材料，其具有基本如本文其它地方所描述的层102、104、106、108、110和112。利用整个外延层110，方法200中没有执行源极/漏极再生长。
在操作205处，将欧姆金属沉积在源极/漏极半导体层112上并且图案化，以例如形成图3B中示出的欧姆金属触点114。由于本发明不限于这一方面，因此可以利用任意传统的欧姆金属。
继续图2，在操作210，凹进使用标准技术(例如，掩盖和暴露)被图案化，并随后使用适用于III-N源极/漏极层的特定构成的干法(等离子)蚀刻工艺被蚀刻到重n掺杂III-N源极/漏极层中。例如，具有许多已知的用于示例性n-GaN源极/漏极层112的等离子蚀刻工艺。在一个特定实施例中，干法蚀刻是计时工艺，其目标为终止于正面蚀刻在蚀刻停止层108的上表面之上的大约50nm的凹进的底部。理想地，过渡层稍微厚于40-50nm，使得在操作210的干法蚀刻之后仅源极/漏极过渡层110的某部分仍保持在蚀刻停止层108之上。
在干法蚀刻后，在操作220，利用湿法蚀刻工艺对凹进蚀刻正面继续，该湿法蚀刻工艺通过光化学氧化III-N材料直到暴露更加抗光化学氧化的蚀刻停止层继续蚀刻源极/漏极层的剩余物。参照图3C，凹进315基本包括暴露蚀刻停止层108的蚀刻正面317。在示例性实施例中，湿法蚀刻操作200需要将蚀刻正面317暴露至诸如H3PO4的电解液，并且同时使用波长和光子能量大约等于将被蚀刻的材料的带隙的激光照明来照射III-N表面(例如，用于源极/漏极过渡层是GaN的示例性实施例的GaN)。由于电解液和III-N半导体(GaN)之间的功函数差，垂直于III-N半导体的表面的内置电场将扫描所有朝向表面的空穴(h+)和朝向III-N半导体内部的电子。这些空穴和电子是由GaN半导体内的激光光子的吸收来产生的。在以下的将GaN转换到Ga2O3和N2的化学氧化反应中是需要空穴的：
2GaN+3H2O+6H+→Ga2O3+N2+6H+    (方程1)
Ga2O3是一种容易溶解于诸如H3PO4或HCl的酸中的氧化物，所以只要出现光化学氧化，就能够进行蚀刻正面。
垂直于半导体的表面的内置电场指向从半导体至电解液的方向是重要的。这意味着电解液的功函数必须大于III-N半导体的功函数。在图4B示出的表中，示出了与本文描述的某些实施例有关的各种半导体的功函数(WF)。在WF差值(ΔWF)为正的情况下，半导体被光化学氧化。对于示例性的H3PO4电解液，执行图4B中示出的值，并且其示出只有n+掺杂的GaN能够在H3PO4中被光化学氧化并且被蚀刻。未掺杂的i-GaN、p-GaN和InN在这些条件下不会蚀刻。
显著地，在蚀刻停止层108的带隙能量大于GaN的带隙能量的实施例中(例如，AlN，AlInN)，由于激光光子能量必须至少与半导体的带隙一样大以在III-N半导体内产生空穴和电子(方程1中示出的氧化工艺所需的空穴)，因此蚀刻停止层108不会氧化。因此，蚀刻停止层108在操作220不会蚀刻。
随着凹进315形成，方法200行进至操作230，在此处蚀刻停止层108的至少一部分被氧化以形成图3D示出的III-N氧化层120。在示例性实施例中，使用传统熔炉、快速热退火或激光退火的任意一种执行热氧化。热氧化相比自然制造环境(即，标准温度和压力)而言，能够形成更厚和更密集、更高质量的III-N氧化物。在可替换实施例中，执行了蚀刻停止层的等离子氧化。也已经发现GaN的等离子氧化物具有高质量和高密度并且形成具有GaN的良好质量界面。
回到图2，如栅电极120形成在凹进315中的图3E和3F中还示出的，在操作240，使用传统技术(例如，原子层沉积(ALD))沉积高k介电层，以及在操作250，将栅电极形成在凹进中。随后方法200利用传统工艺流程来完成器件操作250。
图5是根据本发明的实施例的移动计算平台的SoC实现方式的原理框图。移动计算平台700可以是配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一种的任意便携式设备。例如，移动计算平台700可以是平板计算机、智能手机、膝上型计算机等的任意一种，并且包括在示例性实施例中的允许接收用户输入的触摸屏的显示器705(例如电容性、电感性、电阻性等)、SoC710、和电池713。如所示，SoC710的集成水平越高，移动计算平台700内的形状因素就可以越多地被电池713占据以用于在充电之间最长的运转寿命，或越多地被诸如固态硬盘的存储器(未描述)占据以用于最大的功能。
在展开图720中还示出了SoC710。根据实施例，SoC710包括衬底500的一部分(即芯片)，在其上制造了两个或多个电源管理集成电路(PMIC)715、包括RF发射器和/或接收器的RF集成电路(RFIC)725、其控制器711、以及一个或多个中央处理器核730、731。RFIC725可以实现多个无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。平台725可以包括多个通信芯片。例如，第一个通信芯片可以专用于较短范围无线通信，例如Wi-Fi和蓝牙；并且第二个通信芯片可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
由于本领域技术人员将理解，在这些功能不同的电路模块中，除了分别通常利用LDMOS和III-VHBT技术的PMIC715和RFIC725之外通常采用CMOS晶体管。然而在本发明的实施例中，PMIC715和RFIC725采用本文描述的III-N晶体管(例如，III-N晶体管100或105)。在另外的实施例中，采用本文描述的III-N晶体管的PMIC715和RFIC725与以硅CMOS技术提供的控制器711和处理器核730、731中的一个或多个集成在一起，该硅CMOS技术将PMIC715和/或RFIC725单片集成到(硅)衬底500上。应当理解，在PMIC715和/或RFIC725内，不需要排除CMOS而使用本文描述的高电压、高频性能III-N晶体管，而是硅CMOS还可以包括在PMIC715和RFIC725中的每一个。
本文描述的III-N晶体管可以特定地用于出现高电压摆动(例如，在PMIC715内的7-10V电池功率调节，DC到DC转换等)的情况。如所示，在示例性实施例中，PMIC715具有耦合于电池713的输出端，并且具有向所有SoC710中的其它功能模块提供电流源的输出端。在另外的实施例中，在移动计算平台700内提供附加的IC但其在SoC710之外，PMIC715输出端还向所有这些在SoC710之外的附加的IC提供电流源。利用减小的可用ON电阻(例如，通过对称的Lgd/Lgs)和低接入电阻(例如，在沟道层107内的间隔区中出现的2DEG111)，本文描述的III-N晶体管的特定实施例允许PMIC以更高的频率运行(例如，那些在LDMOS实现中的可能的频率的50倍)。在某些这样的实施例中，在PMIC内的感应元件(例如，升降压转换器等)可缩放至小得多的尺寸。由于在PMIC中的感应元件占芯片面积的60-70％，在本文描述的III-N晶体管中实现的PMIC的实施例提供相比其它PMIC架构的显著缩小。
如还示出的，在示例性实施例中，RFIC715具有耦合至天线的输出端，并且还可以具有耦合至在SoC710上的诸如RF模拟和数字基带模块(未示出)的通信模块的输入端。可替换地，可以在来自SoC710的芯片外IC上提供这种通信模块，并将其耦合至SoC710用于传输。根据使用的III-N材料，本文描述的III-N晶体管(例如，200或201)还可以提供具有至少载波频率十倍的Ft(例如，在RFIC725中针对3G或GSM蜂窝通信而设计的1.9GHz)的功率放大晶体管所需的大功率附加效率(PAE)。
图6还示出根据本发明的一个实现方式的计算平台700的原理框图。计算设备700容纳板1002。板1002可以包括大量组件，包括但不限制于处理器1004和至少一个通信芯片1006。处理器1004物理和电气地耦合至板1002。在一些实现方式中，至少一个通信芯片1006也被物理和电气地耦合至板1002。在另外的实现方式中，通信芯片1006是处理器1004的一部分。
根据其应用，计算设备1000包括可以或可以不物理和电气耦合到板1002的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码译码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字通用光盘(DVD)等)。
通信芯片1006能够实现用于数据往返计算设备1000的传输的无线通信。术语“无线”及其派生词可用于描述可通过使用经由非固体介质的经调制电磁辐射来传递数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示关联的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片1006可实现多种无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一个通信芯片可以专用于较短范围无线通信，例如Wi-Fi和蓝牙；并且第二个通信芯片可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
计算设备1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本发明的一些实现方式中，处理器的集成电路管芯包括诸如像晶体管100的栅凹进III-N MOS晶体管的一个或多个器件。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片1006还包括封装在通信芯片1006内的集成电路管芯。根据本发明的另一实现方式，处理器的集成电路管芯包括诸如像晶体管100的栅极凹进III-N MOS晶体管的一个或多个器件。
在另外的实现方式中，容纳在计算设备1000内的另一部件可以包含包括诸如像晶体管100的栅极凹进III-N MOS晶体管的一个或多个器件的集成电路管芯。
在各种实现方式中，计算设备1000可以是膝上型计算机、上网本计算机、笔记本计算机、超级笔记本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算设备1000可以是处理数据的任意其它电子设备。
上述描述是说明性而非限制性的。例如，虽然图中的流程图示出本发明的某些实施例执行的操作的特别顺序，应当理解，可以不要求这种顺序(例如，可替换的实施例可以以不同的顺序操作，组合某些操作，重叠某些操作等)。此外，许多其它实施例对于本领域技术人员在阅读和理解以上描述时将是明显的。虽然已经参照了特定的示例性实施例描述了本发明，应当认识到本发明不限于所描述的实施例，而是可以在附属权利要求的精神和范围内使用修改和变更来实施。因此，应该参考所附权利要求、以及为这些权利要求赋予权利的等价物的完整范围来确定本发明的范围。

Claims (21)

1.一种III-N晶体管，包括：
设置在衬底之上的III-N半导体沟道层；
设置在所述沟道层之上的III-N半导体势垒层，所述势垒层的带隙大于所述沟道层的带隙；
设置在所述势垒层之上的III-N半导体蚀刻停止层，所述蚀刻停止层包括所述势垒层没有的原子种类；
设置在所述蚀刻停止层的第一部分之上的栅电极；以及
设置在所述栅电极的相对侧上的III-N半导体源极区和III-N半导体漏极区，所述源极区和所述漏极区各自具有设置在所述蚀刻停止层的第二部分之上的重n掺杂III-N半导体层。
2.根据权利要求1所述的III-N晶体管，还包括设置在所述蚀刻停止层和所述栅电极之间的所述蚀刻停止层的氧化物。
3.根据权利要求2所述的III-N晶体管，还包括设置在所述蚀刻停止层的所述氧化物和所述栅电极之间的非原生介电层。
4.根据权利要求3所述的III-N晶体管，其中所述非原生介电层的介电常数大于所述蚀刻停止层的所述氧化物的介电常数。
5.根据权利要求1所述的III-N晶体管，其中所述原子种类是p型掺杂剂、In或Al中的至少一种。
6.根据权利要求5所述的III-N晶体管，其中所述蚀刻停止层被均匀或三角p掺杂至1e15至1e18cm-3之间，并且所述蚀刻停止层包括Ga。
7.根据权利要求6所述的III-N晶体管，其中所述蚀刻停止层本质上由p-GaN构成，其中所述势垒层包括Al，并且其中所述沟道层和所述重n掺杂III-N半导体层二者都包括GaN。
8.根据权利要求5所述的III-N晶体管，其中所述蚀刻停止层包括In，并且还包括从由p掺杂剂和Al构成的组中选择的至少一种。
9.根据权利要求5所述的III-N晶体管，其中所述蚀刻停止层是p掺杂的，所述蚀刻停止层包括Ga，包括In，以及包括Al。
10.根据权利要求9所述的III-N晶体管，其中所述蚀刻停止层包括GaN、InN和AlN中的单一合金层。
11.一种III-N晶体管，包括：
III-N半导体沟道层；
设置在所述沟道层之上的III-N半导体势垒层，所述势垒层的带隙大于所述沟道层的带隙；
设置在所述势垒层之上的p掺杂III-N氧化层；
设置在所述p掺杂III-N氧化层之上的栅电极；以及
设置在所述栅电极的相对侧上的III-N半导体源极区和III-N半导体漏极区，所述源极区和漏极区各自具有设置在p掺杂III-N层之上的重n掺杂III-N半导体层。
12.根据权利要求11所述的III-N晶体管，其中所述p掺杂III-N层还设置在所述p掺杂III-N氧化层和所述势垒层之间。
13.根据权利要求11所述的III-N晶体管，其中所述p掺杂III-N层包括Al、Mg和Ga。
14.根据权利要求11所述的III-N晶体管，还包括介电常数大于所述p掺杂III-N氧化层的介电常数的介电层，所述介电层设置于所述栅电极和所述p掺杂III-N氧化层之间以形成复合栅极电介质叠置体。
15.一种形成III-N晶体管的方法，所述方法包括：
穿过III-N半导体层蚀刻凹进以在设置在衬底上的外延叠置体中形成源极区和漏极区，其中所述蚀刻包括针对III-N半导体蚀刻停止层而选择的蚀刻工艺；
使用等离子氧化工艺或热氧化工艺中的至少一种来氧化所述蚀刻停止层的至少部分厚度；以及
在所氧化的蚀刻停止层之上和所述源极区与所述漏极区之间形成栅电极。
16.根据权利要求15所述的方法，其中蚀刻所述凹进还包括：
沿着所述凹进的蚀刻正面以光化学方式氧化n型III-N半导体；以及
湿法化学蚀刻III-N氧化物。
17.根据权利要求16所述的方法，其中以光化学方式氧化所述n型III-N半导体还包括：利用由所述n型III-N半导体吸收的量子的激光能量照射所述蚀刻正面，同时将所述蚀刻正面浸入功函数大于所述n型III-N半导体的功函数的电解液中。
18.根据权利要求17所述的方法，其中所述蚀刻停止层具有超过激光能量的所述量子的带隙，或具有大于所述电解液的功函数的功函数。
19.根据权利要求17所述的方法，其中湿法蚀刻剂是所述电解液并且包括H3P04，其中所述n型III-N半导体是n型GaN，并且其中所述蚀刻停止层包括p型掺杂剂、In或Al中的至少一种。
20.根据权利要求15所述的方法，还包括：
在所述源极区和所述漏极区之上的重掺杂III-N半导体上形成欧姆金属；
在所述氧化蚀刻停止层上沉积高k介电层；以及
在所述介电层上形成所述栅电极。
21.根据权利要求15所述的方法，还包括：
在所述衬底之上生长III-N半导体沟道层；
在所述沟道层之上生长III-N半导体势垒层，所述势垒层的带隙大于所述沟道层的带隙；
在所述势垒层之上生长所述III-N蚀刻停止层，所述蚀刻停止层具有所述势垒层没有的原子种类；以及
在所述蚀刻停止层之上生长重n掺杂III-N半导体层。
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