CN107660313A - 在衬底上的氮化镓（gan）晶体管结构 - Google Patents

在衬底上的氮化镓（gan）晶体管结构 Download PDF

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Abstract

公开了用于氮化镓(GaN)氧化物隔离和在衬底上形成GaN晶体管结构的技术。在一些情况下，GaN晶体管结构可以用于在体硅结构上的高电压GaN前端射频(RF)开关的片上系统(SoC)集成。技术可以包括在衬底中形成多个鳍状物，将GaN层沉积在鳍状物上，在GaN层下方的间隙中氧化每个鳍状物的至少一部分，以及在GaN层上和/或从GaN层形成一个或多个晶体管。在一些情况下，GaN层是多个GaN岛，每个岛对应于给定鳍状物。在一些情况下，技术可以用于形成具有相对小的形状因子、低接通电阻和低断开状态泄漏的各种非平面隔离的GaN晶体管架构。

Description

在衬底上的氮化镓（GAN）晶体管结构
背景技术
射频(RF)开关是在现代移动通信设备的RF前端系统中建立的重要部件。RF前端现今需要支持在不同频带(例如长距离无线频带(例如WiFi 协议)、短距离无线频带(例如蓝牙协议)和蜂窝频带(例如3G/4G/LTE/GSM 协议))下的多种无线服务。虽然一些设备包括特别用于不同频带的多个 RF功率放大器(例如多于6个)，但一般存在用于不多于3个天线的空间。而且，RF开关需要实现例如同时下载数据的能力的功能，同时主要天线被占用以用于语音通信。在一般RF前端中可以有多达20到30个RF开关。此外，RF开关必须能够在它们的断开状态中操纵在漏极和源极上的高达 50V，同时维持尽可能低的泄漏。在它们的接通状态中，RF开关必须提供尽可能低的接通电阻以减小功率耗散。
附图说明
图1示出了根据本公开内容的各种实施例的形成集成电路的方法。
图2A-F示出了根据本公开内容的各种实施例的当执行图1的方法时形成的示例性结构。
图2F’示出了根据本公开内容的实施例的穿过鳍状非平面多量子阱 (MQW)氮化镓(GaN)晶体管结构的沟道区的截面。
图2F”示出了根据本公开内容的实施例的穿过鳍状非平面三维电子气体(3DEG)GaN晶体管结构的沟道区的截面。
图3是示出根据本公开内容的实施例形成的集成电路结构的截面侧视图的透射电子显微镜(TEM)图像。
图4示出了根据本公开内容的各种实施例的移动计算平台的片上系统 (SoC)实施方式的功能方框图。
图5示出了根据本公开内容的各种实施例的利用使用本文公开的技术形成的集成电路结构或器件来实施的计算系统。
具体实施方式
公开了用于氮化镓(GaN)氧化物隔离和在衬底(例如体硅(Si)衬底)上形成GaNk晶体管结构的技术。GaN晶体管结构可以例如用于在Si 衬底上的高电压GaN前端射频(RF)开关的片上系统(SoC)集成。在实施例中，技术可以包括在衬底中形成多个鳍状物，将GaN层沉积在鳍状物上，在GaN层下方的间隙中氧化每个鳍状物的至少一部分，以及在GaN 层上和/或从GaN层形成一个或多个晶体管。例如，GaN层可以用于晶体管沟道，但晶体管源极和漏极区可以在GaN层上外延地生长。可以例如在用于在隔离GaN岛上形成低泄漏高击穿增强模式高k电介质GaN晶体管的过程中使用技术。技术也可以用于例如形成包括具有减小的接通电阻的多个量子阱(MQW)或三维电子气体(3DEG)架构的GaN晶体管。技术也可以用于形成鳍状(或三栅极)和纳米线(或栅极环绕)架构以例如实现低断开状态泄漏。根据本公开内容，很多变型和构造将是明显的。
一般概述
主要使用在半绝缘GaAs衬底上的砷化镓(GaAs)假型高电子迁移率晶体管(pHEMT)来实施射频(RF)开关。注意，HEMT(或pHEMT) 也可以被称为异质结构场效应晶体管(HFET)、调制掺杂的FET(MODFET)、二维电子气体FET(TEGFET)或选择性掺杂的异质结构晶体管(SDHT)；然而，为了描述的容易，器件在本文主要被称为HEMT。GaAs pHEMT呈现复杂问题，例如对同时实现片上系统(SoC)应用所需的低接通电阻和小形状因子(管芯尺寸)的困难。此外，GaAs pHEMT一般被形成为耗尽模式(D模式)器件，其需要负供电电压来将它们断开且从而导致增加的电路复杂度和系统成本。此外，GaAs的相对低的带隙(1.4eV的带隙)相对于例如可缩放性、接通电阻、断开状态泄漏、RF损耗、控制逻辑集成、外加电压能力和功率耗散而限制GaAs pHEMT的能力。相应地，氮化镓(GaN) ——较高带隙材料(3.4eV的带隙)在HEMT器件中被认为是GaAs的代替品。然而，这样的GaN晶体管主要是在具有相对小的直径(例如3-4英寸)的相对昂贵的碳化硅(SiC)晶圆上实施的D模式HEMT器件。因此，这样的GaN晶体管的成本相应地较高，使器件对很多应用变得不实际。
因此且根据本公开内容的一个或多个实施例，公开了用于GaN氧化物隔离和在硅(Si)衬底上形成GaN晶体管结构的技术。如按照本公开内容将明显的，氧化物隔离技术实现GaN晶体管结构在Si衬底上的形成，并且还实现在高外加电压(VDD)下对HEMT器件所需的低泄漏。相应地，根据实施例，技术可以例如用于在Si衬底上的高电压GaN前端RF开关的片上系统(SoC)集成。如前所述，与例如GaAs(1.4eV的带隙)比较，GaN 是更高带隙材料(3.4eV的带隙)，并且因此GaN在晶体管性能的背景下提供很多益处，如本文所述的。在一些实施例中，技术可以用于在硅锗(SiGe) 或锗(Ge)衬底上形成GaN晶体管结构。在一些实施例中，技术可以用于形成GaN晶体管架构，包括但不限于HEMT、pHEMT、采用二维电子气体(2DEG)架构的晶体管、采用三维电子气体(3DEG)或3D极化场效应晶体管(FET)架构的晶体管以及采用多量子阱(MQW)或超晶格架构的晶体管。
在一些实施例中，技术包括通过图案化衬底并蚀刻鳍状物(例如经由浅沟槽凹进(STR)蚀刻)来在衬底(例如体Si衬底)中形成纳米模板。浅沟槽隔离(STI)材料(例如氧化物或氮化物材料)可以接着沉积在STR 沟槽中，以例如使衬底鳍状物彼此隔离。可以接着在结构上沉积一层GaN，并且在一些实施例中，可以在沉积GaN层之前沉积成核层(例如氮化铝)(例如以防止GaN与衬底材料起反应)。注意，可以沉积GaN层(和成核层，在存在的情况下)，使得它们只在衬底鳍状物上生长(例如使用金属有机化学气相沉积(MOCVD)工艺)。间隙可以存在于GaN层和STI材料之间，并且在一些实施例中，在GaN层之下的STI材料可以可选地被蚀刻掉以形成间隙或增加间隙尺寸，从而暴露衬底鳍状物的至少一部分。注意，在一些实施例中，可以在沉积GaN层之前使STI材料凹进，使得间隙在 GaN层形成之后存在。衬底鳍状物的在间隙中的暴露部分可以接着被氧化以将GaN层与衬底隔离。在GaN层与STI材料之间的间隙可以接着被填充(例如使用旋涂沉积工艺)有额外的STI材料。由此产生的隔离GaN层(不管是跨鳍状物顶部的单个连续的GaN层或多个GaN层或所谓的GaN 岛，每个对应于特定的鳍状物顶部，视情况而定)可以用于在该层上和/或从该层形成各种晶体管器件。以这种方式，GaN层充当与下层衬底(例如Si、SiGe、Ge衬底)电隔离的伪衬底，晶体管结构可以在衬底上形成。例如在一些实施例中，可以通过n型源极和漏极(S/D)区的外延再生长来形成n沟道晶体管器件。如按照本公开内容将明显的，这样的晶体管器件可以包括下面的几何结构：HEMT架构、MQW或超晶格架构、3DEG架构、鳍状(例如三栅极或FinFET)构造和/或纳米线(或纳米带或栅极环绕)构造，仅仅提供几个示例性器件的几何结构。
在一些实施例中，优点可以作为对本文中以各种方式描述的晶体管结构使用隔离GaN的结果而被实现。如前所述，GaN具有3.4eV的宽带隙(例如与GaAs的1.4eV带隙比较)，因此允许GaN晶体管在遭受击穿之前经得起较大的电场(外加电压VDD)。例如，GaN晶体管可以经得起的电场可以比类似尺寸的GaAs晶体管可以在遭受击穿之前经得起的电场大几个数量级。这也使GaN晶体管能够按比例缩小到甚至更小的物理尺寸，同时在相同的VDD下操作，从而使较小的接通电阻、较小的电容和较小的晶体管宽度成为可能，从而产生诸如减小的功率耗散、较高的电路效率和较小的形状因子之类的益处。而且，GaN具有高电子迁移率(例如大约1000平方厘米/(V-s))。GaN n沟道晶体管也可以采用2DEG，其可以位于通过具有较大的自发和压电极化的电荷诱导膜(在本文被称为极化层)的外延生长而形成的陡峭异质界面处。这样的极化层材料可以包括氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铟铝(InAlN)、氮化铟铝镓(InAlGaN)或任何其它适合的材料，这取决于最终用途或目标应用。相应地，非常高的电荷密度(例如每平方厘米高达2E13)可以由这样的机制形成而没有杂质掺杂剂，从而允许高迁移率被维持。
按照本公开内容，本文中以各种方式描述的技术和结构的很多其它益处将明显。例如，技术可以用于通过在大Si衬底(例如8英寸/20cm和更大)上集成GaN来实现大规模SoC集成。此外，氧化物隔离技术实现通常在SoC实施方式中使用的高VDD下所需的低泄漏。此外，技术和结构可以通过利用多量子阱和3DEG架构以及非平面/3D构造(例如鳍状或三栅极架构、纳米线或纳米带或栅极环绕架构等)来提高接通电阻，因此减小所需的晶体管宽度并从而实现较小的形状因子。技术的另一益处是，它们可以用于实现增强模式GaN晶体管，从而去除对供应负栅极电压的偏压电路的需要，并且因此实现较小的形状因子并节约与和耗尽模式(D模式)晶体管结构有关的部件和处理相关联的成本。仍然进一步地，GaN对本文中以各种方式描述的技术具有特定的效用，因为与在氧化条件下分解的其它Ⅲ-Ⅴ材料比较，GaN将不在氧化过程期间被氧化。仍然进一步地，GaN可以实现HEMT器件应用所需的高电子迁移率(例如大约1000平方厘米 /(V-s))。此外，与例如现有的Si金属氧化物半导体场效应晶体管(MOSFET) 比较，GaN提供提高的品质因数(FOM)性能。
当分析(例如使用扫描/透射电子显微镜(SEM/TEM)、复合映射、二次离子质谱术(SIMS)、原子探针成像、3D X线断层摄影术等)时，根据一个或多个实施例配置的结构或器件将有效地显示本文中以各种方式描述的集成电路和晶体管结构。例如，在一些实施例中，可以检测在Si、SiGe 或Ge衬底的鳍状物上形成的GaN晶体管。此外，GaN层(晶体管在该GaN层中和/或上形成)(例如晶体管沟道区可以在GaN层中形成，但源极区和漏极区可以经由外延再生长在该层上形成)可以由于衬底鳍状物的至少一部分被氧化而与衬底电隔离。例如，在Si衬底的情况下，每个鳍状物的至少一部分可以被氧化成二氧化硅，从而电隔离上GaN层与下层Si衬底，并减小或防止从GaN晶体管到Si衬底的泄漏。相应地，技术允许SoC集成，其中GaN晶体管可以在Si衬底上形成。在一些实施例中，GaN晶体管结构可以被包括在一个或多个RF开关(例如高电压前端RF开关)中。本文中以各种方式描述的GaN晶体管结构可以适合于各种应用，例如个人计算机(PC)、平板计算机、智能电话、功率管理和通信应用以及功率转换和汽车应用；然而，本公开内容并不旨在被这样限制。例如，当消费者要求较小的形状因子来使更多集成电路适应于更多的功能时，存在对有效和小的形状因子RF前端的高需求，并且因此基于隔离GaN晶体管的SoC解决方案是非常有吸引力的。按照本公开内容，很多构造和变型将明显。
架构和方法
图1示出了根据本公开内容的一个或多个实施例的形成集成电路的方法100。图2A-F示出了根据各种实施例的当执行图1的方法100时形成的示例性集成电路结构。如按照所形成的结构将明显的，为了在衬底上形成 GaN晶体管结构的目的，方法100公开了用于GaN氧化物隔离的技术。各种晶体管几何结构可以受益于本文所述的技术，包括但不限于HEMT、 pHEMT、采用2DEG架构的晶体管、采用3DEG(或3D极化FET)架构的晶体管、采用多量子阱(MQW)或超晶格架构的晶体管。此外，技术可以用形成CMOS晶体管/器件/电路，其中本文中以各种方式描述的GaN晶体管结构例如用于CMOS的n-MOS晶体管。
如可以在图1中看到的，根据实施例，方法100包括在衬底200中形成(102)鳍状物202以形成图2A中所示的示例性产生结构。在一些实施例中，衬底200可以是Si、SiGe或Ge的体衬底。在一些实施例中，衬底 200可以是绝缘体上X(SOI)衬底，其中X包括Si、SiGe或Ge，并且绝缘体材料是氧化物材料或电介质材料或一些其它电绝缘材料或一些其它适合的多层结构，其中顶层包括Si、SiGe或Ge。例如在一些实施例中，衬底可以是体Si衬底，SiGe或Ge的缓冲层在体Si衬底的一部分的顶部上，其中缓冲层可以用于如本文中以各种方式描述的衬底200。在一些示例性应用中，体Si衬底可以具有高电阻率(例如大于10欧姆-厘米)。鳍状物202 可以使用任何适合的技术(例如使用一个或多个图案化、掩蔽、光刻和蚀刻(湿法和/或干法)过程)由衬底200形成(102)。如可以在图2A中看到的，在一些实例中，结构包括可以被称为浅沟槽凹进(STR)沟槽的沟槽205。沟槽205可以被形成有不同的宽度和深度，并且鳍状物202可以被形成为具有不同的宽度和高度，这取决于最终用途或目标应用。鳍状物202可以被形成为具有不同的宽度和高度。注意，为了便于说明，在这个示例性结构中，沟槽205和鳍状物202均被示为具有相同的宽度和高度/深度；然而，本公开内容并不旨在被这样限制。此外注意，尽管在示例性结构中示出了四个鳍状物202，但可以形成任何数量的鳍状物，例如一个、两个、十个、数百个、数千个、数百万个等，这取决于最终用途或目标应用。
根据实施例，图1的方法100继续沉积(104)浅沟槽隔离(STI)材料210并平面化以形成图2B中所示的产生的示例性结构。STI材料210的沉积104可以包括任何适合的技术，例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何其它适合的沉积工艺。STI材料 210可以包括任何适合的绝缘材料，例如一个或多个氧化物(例如二氧化硅)和/或氮化物(例如氮化硅)。在一些实施例中，可以基于衬底材料200来选择STI材料210。例如，在Si衬底200的情况下，STI材料210可以是二氧化硅或氮化硅。注意在一些情况下，在执行平面化过程之后，鳍状物 202可以从STI材料210突出。
根据实施例，图1的方法100继续可选地使STI材料210凹进(106)。例如，可以在平面化104的过程之后执行凹进106过程以使鳍状物202增加从STI材料210突出的鳍状物202的量。这样的凹进过程106可以包括任何适合的湿法或干法蚀刻过程或任何其它适合的过程。如可以在图2B中看到的，在这个示例性实施例中，鳍状物突出，使得鳍状物202的高度H在STI材料上方。
根据实施例，图1的方法100继续沉积(108)GaN层230并且沉积(110) 平面化层240以形成图2C中所示的产生的示例性结构。沉积108和110 可以包括任何适合的技术，例如在金属有机化学气相沉积(MOCVD)室或任何其它适合的沉积过程中使GaN层230和平面化层240生长。在一些实施例中，可以基于层的期望产生特性来调节生长条件。例如在一些情况下，温度可以增加和/或压力可以降低和/或Ⅴ:Ⅲ比(例如N2与Ga前体气体流之比)可以增加以使层230和240的横向部件更快地生长，从而在层的竖直部件中维持层230和240尽可能薄。在一些实施例中，可以沉积GaN层 230(108)，使得它仅在衬底材料上(并且因此仅在所暴露的衬底鳍状物202 上)而不是在STI材料210上生长。在成核层220存在(如下面更详细描述的)的实施例中，GaN层230可以在那个成核层和/或衬底鳍状物202上生长。因此在一些实施例中，可以沉积层230的GaN材料，使得它只在Ⅲ -Ⅴ材料和衬底材料(例如Si、SiGe、Ge)上而不是在STI材料210上生长。例如，形成图2C的结构，因为所使用的沉积过程108(例如MOCVD)导致GaN材料230只在鳍状物202上生长。在一些实施例中，GaN层230可以是在每个衬底鳍状物202上的GaN生长的单独岛。在这样的实施例中，图2C中所示的GaN层230将包括在每个鳍状物202的顶部上的多个GaN 岛，但不是例如未被连接的那些岛。在一些实例中，可以分离GaN层230 以形成这样的GaN层230的岛。在一些实施例中，GaN层230可以在厚度上是大约1微米(例如当被沉积时大约1微米高)或更小或任何其它适合的厚度，这取决于最终用途或目标应用。
在一些实施例中，极化层可以是氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铟铝(InAlN)、氮化铟铝镓(InAlGaN)或任何其它适合的材料，如按照本公开内容将明显的。在一些实施例中，极化层240可以在厚度上小于50nm，例如大约20-30nm或任何其它适合的厚度，这取决于最终用途或目标应用。在一些实施例中，在沉积(108)GaN层230之前，可以可选地将成核层220沉积在图2B的结构上。可以沉积成核层220以防止GaN 层230与衬底材料起反应(例如在GaN层230在其它情况下将直接沉积在衬底材料鳍状物202时的区域中)。可以例如使用任何适合的技术(例如使成核层220在MOCVD室中生长)来执行成核层220的沉积。在一些实施例中，成核层可以选择性地沉积在鳍状物202上，因为成核材料可以只在衬底鳍状物材料202上而不是在STI材料210上生长。在一些实施例中，例如成核层可以是Ⅲ-Ⅴ材料，例如氮化铝(AlN)或低温GaN层(例如在 700到950摄氏度的范围内的温度下沉积的)。在一些实施例中，在存在的情况下，成核层220可以具有小于50nm(例如大约20nm的厚度或任何其它适合的厚度)，这取决于最终用途或目标应用。
根据一些实施例，图1的方法100继续可选地在图2C的结构上沉积 (112)额外的Ⅲ-Ⅴ层以形成图2C’或2C”的产生的示例性结构的其中之一。如按照本公开内容将明显的，图2C’的示例性结构可以用于形成MQW或超晶格晶体管结构，而图2C”的示例性结构可以用于形成3D极化FET。可以例如使用任何适合的技术(例如使额外的III-N材料层在MOCVD室中生长)来执行沉积112。如图2C’的示例性结构中所示的，额外的两组 2DEG层被沉积，其中每组包括GaN层和极化层。换句话说，第一组2DEG 层包括GaN层232和极化层242，并且第二组2DEG层包括GaN层234和极化层244。可以在过程112中沉积任何数量的额外2DEG层组以形成多量子阱结构，并且尽管在这个示例性实施例中示出两组，但可以形成一组、五组、100组、1000组等。此外，极化层242和244可以是本文所述的任何极化层材料(例如AlN、AlGaN、InAlN、InAlGaN)或任何其它适合的极化层材料，这取决于最终用途或目标应用。下面将更详细地描述由图2C’的示例性结构形成的晶体管结构。如图2C”的示例性结构中所示的，在这个替代的实施例中两个额外层由沉积额外的第III-N族材料层形成。层236 是渐变层，其包括以在层的中间附近一直到大约5-20％(或大约10％)In 的百分比的增加的铟(In)均匀地渐变并随后以降低的In含量均匀地渐变直到0％的In被沉积(并且因此只有GaN被沉积)为止的GaN。极化层246 可以接着沉积在渐变层236上。在一些实例中，可以为极化层246选择氮化铝(AlN)，因为要形成的产生的结构可以是3D极化FET或3DEG晶体管，如下面将更详细描述的。然而，可以为层246选择本文所述的任何极化层材料或任何其它适合的极化层材料，这取决于最终用途或目标应用。
根据实施例，图1的方法100继续可选地使STI材料210凹进(114)。例如，根据在图2D所示的GaN层230和STI材料210之间的间隙G，可以执行凹进114以增加间隙距离G以例如提供对下面所述的氧化过程116 的更好开口。在一些实施例中，可以使用湿法蚀刻以蚀刻到GaN层230之下来执行可选的凹进114。在一些这样的实施例中，蚀刻剂对STI材料210 可以是选择性的，使得它1)去除STI材料210而不蚀刻掉衬底材料200//202 或沉积在STI材料210上方的Ⅲ-N材料层(例如层230和240)，或者2) 以比其蚀刻掉衬底材料200/202和/或Ⅲ-N材料层更快的速率蚀刻掉STI材料210。
根据实施例，图1的方法100继续氧化(116)鳍状物202的至少一部分以形成具有氧化的鳍状物部分203的图2D的产生的示例性结构。引起氧化的鳍状物部分203的氧化116导致GaN层230完全或几乎完全与衬底200 隔离，这减少了另外将在没有隔离的情况下出现的泄漏。可以使用任何适合的技术(例如湿法或干法热氧化过程或任何其它适合的氧化过程)来执行氧化116。例如，在衬底200是Si的实施例中，可以在800到1000摄氏度的温度下使用例如水蒸气(通常超高纯度流)或分子氧作为氧化剂来执行氧化116以形成二氧化硅。在一些情况下，氧化的鳍状物部分203可以被称为高温氧化物层(HTO)。为氧化过程116选择的氧化条件和氧化剂可以取决于衬底200的材料(以及因而自然鳍状物202的材料)。例如，如果衬底200是Ge或具有高达30％的Ge的SiGe，则可以在氧化116期间使用较低温度。GaN对氧化过程116有特别的效用，因为与在氧化条件下将分解的其它Ⅲ-Ⅴ材料比较，GaN将不如在过程116期间一样容易或快速地氧化/分解(例如，作为在氧化过程116期间使用的高温的结果)。如可以理解的，氧化技术116允许GaN层230用作伪衬底，一个或多个晶体管可以在伪衬底上形成，因为在氧化116被执行之后GaN层230与衬底200电隔离。因此，在一些实施例中，GaN层230可以被描述为GaN伪衬底230，一个或多个GaN晶体管结构可以从GaN伪衬底230形成，如按照本公开内容将明显的。
根据实施例，图1的方法100继续用额外的STI材料212底部填充(118) GaN层230与STI材料210之间的间隙G以形成图2E中所示的产生的示例性结构。可以使用任何适合的技术(例如旋涂过程或其它适合的过程) 来执行底部填充118。在一些情况下，STI材料212可以是可再流动的，允许它受到高温(例如500-600摄氏度)。STI材料212可以是任何适合的材料，例如对STI层210描述的任何材料(例如氧化物和/或氮化物材料)。在一些实施例中，额外的STI材料212可以与STI材料210相同，而在其它实施例中，额外的STI材料212可以不同于STI材料210，这取决于最终用途或目标应用。
根据各种实施例，图1的方法100继续完成(120)在隔离的GaN层 230上形成一个或多个晶体管。可以执行各种不同的过程以完成(120)一个或多个晶体管(包括具有各种几何结构，例如HEMT架构、MQW或超晶格架构(下面关于图2F’讨论的)、3DEG架构(下面关于图2F”讨论的)、鳍状(例如三栅极或FinFET)构造和/或纳米线(或纳米带或栅极环绕)构造的晶体管)的形成。例如，图2F示出了在隔离GaN层上形成的晶体管，其中晶体管包括源极和漏极(S/D)252、254和栅极256(在GaN层230 中的沟道区之上形成)。在这个示例性实施例中，可以通过掩蔽图2E的结构以及蚀刻以去除S/D区252和254中的极化层240、随后进行n型S/D材料的外延再生长来形成S/D区252和254。例如，材料可以是掺杂有Si 以形成n型S/D区252和254的氮化铟镓(InGaN)。在一些实施例中，S/D 材料可以是n型掺杂的氮化镓、具有渐变的铟成分的n型掺杂的氮化铟镓或任何其它适合的材料，如按照本公开内容将明显的。在S/D区252和254 形成之后，可以通过从沟道区(在栅极256之下的区域)蚀刻极化层240 并形成栅极叠置体256来形成栅极叠置体256，如下面以各种方式描述的。在这个示例性实施例中，通过去除栅极256下方的极化层240来实现晶体管的增强模式操作。如已知的，增强模式包括晶体管正常断开并且在栅极和源极之间没有电位差时将不传导。这可以与耗尽模式(或D模式)晶体管构造比较，如果在形成栅极叠置体256之前不去除极化层，则D模式晶体管构造将是产生的构造。然而，在一些情况下，增强模式操作由于从这样的模式得到的益处(其中一些在本文被描述)是更合乎需要的。
在一些实施例中，栅极叠置体265的形成可以包括虚设栅极氧化物沉积、虚设栅极电极(例如多晶Si)沉积和图案化硬掩模沉积。额外的处理可以包括图案化虚设栅极和沉积/蚀刻间隔体材料。在这样的过程之后，该方法可以继续绝缘体沉积、平面化以及然后去除虚设栅极电极和栅极氧化物以暴露晶体管的沟道区，例如对替换金属栅极(RMG)过程而完成的。在敞开沟道区之后，虚设栅极氧化物和电极可以分别用例如栅极电介质和替换金属栅极代替。其它实施例可以包括由任何适合的过程(例如减性过程)形成的标准栅极叠置体，其中栅极电介质/栅极金属被沉积并接着进行一个或多个蚀刻过程。还可以执行任何数量的标准后端过程以帮助完成 (120)一个或多个晶体管的形成。
在图2F所示的示例性结构中，栅极叠置体256可以包括栅极电极和在栅极电极之下直接形成的栅极电介质。可以使用任何适合的技术并由任何适合的材料形成栅极电介质和栅极电极。例如，可以在替换金属栅极过程期间形成栅极叠置体，如先前所述的，并且这样的过程可以包括任何适合的沉积技术(例如CVD、PVD等)。栅极电介质可以是例如任何适合的氧化物，例如二氧化硅或高k栅极电介质材料。高k栅极电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当高k材料被使用时，可以在栅极电介质层上执行退火过程以提高其质量。通常，栅极电介质的厚度应足以电隔离栅极电极与源极和漏极接触部。此外，栅极电极可以例如包括各种材料，例如多晶硅、氮化硅、碳化硅或各种适合的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。还可以执行各种后端过程，例如使用例如硅化过程(通常接触金属的沉积和随后的退火)来在S/D区252和254上形成接触部。
图2F’示出了根据本公开内容的实施例的穿过鳍状非平面多量子阱 (MQW)GaN晶体管结构的沟道区的截面。晶体管结构在这个示例性实施例中从图2C’的结构继续，其中形成多个2DEG层组(例如GaN层232/极化层242和GaN层234/极化层244)。从图2C’中，结构被氧化(116)和底部填充(118)，如上面以各种方式描述的。然后，晶体管结构的形成的完成(120)包括将Ⅲ-N层(例如GaN层和极化层)蚀刻和图案化成鳍状物，从而形成沟槽260。在一些实施例中，可以例如形成具有小于100nm 的宽度和大于20nm的高度的鳍状物。过程120在这个示例性实施例中可以然后通过形成源极/漏极区来继续，这可以包括例如在那些区中沉积n型 InGaN或用于源极/漏极处理的一些其它适合的技术。过程120在这个示例性实施例中可以通过形成栅极叠置体256继续，如本文中以各种方式描述的。因此，方法100可以用于使用本文所述的氧化物隔离技术在Si、SiGe 或Ge衬底上形成MQW或超晶格晶体管结构。回想起可以在过程112(额外的Ⅲ-N材料的沉积)期间形成任何数量的组的2DEG层。因此，图2F’中所示的MQW沟道区可以包括更多或更少的2DEG(GaN/极化层)组，这取决于最终用途或目标应用。注意，尽管沟槽260被凹进到第一/最下面的GaN层230中，但本公开内容并不旨在被这样限制。在一些情况下，用于形成3DEG鳍状物结构的沟槽260可以更浅或更深，这取决于最终用途或目标应用。在一些实施例中，MQW结构的极化层可以用于减小GaN晶体管的接通电阻。按照本公开内容，MQW或超晶格GaN晶体管结构的很多其它构造和益处将明显。
图2F”示出了根据本公开内容的实施例的穿过鳍状非平面3DEG GaN 晶体管结构的沟道区的截面。晶体管结构在这个示例实施例中从图2C”的结构继续，其中形成渐变的3D极化层236。从图2C”中，结构被氧化(116) 和底部填充(118)，如上面以各种方式描述的。然后，晶体管结构的形成的完成(120)包括将Ⅲ-N层(例如GaN层和极化层)蚀刻和图案化成鳍状物，从而形成沟槽260。在一些实施例中，可以例如形成具有小于100nm 的宽度和大于20nm的高度的鳍状物。过程120在这个示例性实施例中可以然后通过形成源极区/漏极区来继续，这可以包括例如在那些区域中的n 型InGaN的沉积或用于源极/漏极处理的一些其它适合的技术。过程120在这个示例性实施例中可以通过形成栅极叠置体256继续，如本文中以各种方式描述的。因此，方法100可以用于使用本文所述的氧化物隔离技术在 Si、SiGe或Ge衬底上形成3DEG或3D极化FET晶体管结构。注意，尽管沟槽260未凹进到第一/最下面的GaN层230中，本公开内容并不旨在被这样限制。在一些情况下，用于形成3DEG鳍状物结构的沟槽260可以更浅或更深，这取决于最终用途或目标应用。在一些实施例中，3DEG结构的极化层可以用于减小GaN晶体管的接通电阻。按照本公开内容，3DEG 或3D极化FET晶体管结构的很多其它构造和益处将明显。
图3是示出根据本公开内容的实施例形成的集成电路结构的截面侧视图的透射电子显微镜(TEM)图像。如可看到的，图像示出了包括由STI 材料210/212围绕的氧化鳍状物203的Si衬底200。如也可看到的，AlN 成核层220在衬底200和STI材料210/212上形成，并且GaN层230在成核层和衬底200上和之上形成。注意，GaN层230在这个示例性实施例中具有大约1.1微米的厚度，虽然还可以使用其它适合的厚度(例如0.25微米到2.5微米)。可以接着在这个示例性实施例中使用氧化过程116以隔离 GaN层230与Si衬底200，以允许电隔离的GaN晶体管结构形成在GaN 层230上并防止或减小从GaN层到Si衬底200的泄漏。在一些实施例中，技术可以用于形成在高达大约40V下具有例如小于每微米1E-4mA的断开状态泄漏电流的GaN晶体管。相应地，技术使在Si衬底(或SiGe衬底或 Ge衬底)上的GaN晶体管的SoC集成成为可能，如本文中以各种方式描述的。
在一些实施例中，本文中以各种方式描述的GaN晶体管结构(例如 MQW和3DEG晶体管结构)可以形成有非平面构造，例如鳍状(例如三栅极或FinFET)或纳米线(或纳米带或栅极环绕)构造。在鳍状晶体管构造中，有三个有效栅极——两个在任一侧上以及一个在顶部上——如本领域中已知的。纳米线晶体管构造与基于鳍状物的晶体管构造类似地被配置，但代替鳍状沟道区(其中栅极在三侧上(以及因此有三个有效栅极))，一个或多个纳米线被使用且栅极材料通常在所有侧上围绕每个纳米线。根据特定的设计，一些纳米线晶体管具有例如四个有效栅极。可以形成(多个) 纳米线，同时在替换栅极过程(例如RMG过程)期间在例如去除虚设栅极之后或使用一些其它适合的过程来暴露沟道区。注意，本文所述的各种 GaN晶体管结构可以被设计为耗尽模式(D模式)或增强模式晶体管，这取决于最终用途或目标应用。进一步注意，为了便于描述，在图1中以特定的顺序示出方法100的过程102-120。然而，过程102-120中的一个或多个可以按不同的顺序被执行或根本不被执行。例如，框106、112和114是可以不在方法100期间执行的可选过程。按照本公开内容，很多变型和构造将明显。
示例性片上系统(SoC)实施方式
图4示出了根据本公开内容的各种实施例的移动计算平台的SoC实施方式的功能方框图。移动计算平台400可以是为电子数据显示器、电子数据处理和无线电子数据传输中的每个构造的任何便携式设备。例如，移动计算平台400可以是平板电脑、智能电话、膝上型电脑等中的任一种并包括显示屏405，显示屏405在示例性实施例中是允许用户输入的接收的触摸屏(例如电容式、电感式、电阻式等)、SoC 410和电池413。如所示的， SoC 410的集成水平越高，可以在充电之间的最长的操作寿命期间由电池 413占据或为了最大的功能性由诸如固态驱动器之类的存储器(未描绘)占用的、在移动计算平台400内的形状因子就越多。
根据其应用，移动计算平台400可以包括其它部件，包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
在展开视图421中进一步示出了SoC 410。根据实施例，SoC 410可以包括衬底(芯片)的一部分，其上包括以下中的两个或更多个：功率管理集成电路(PMIC)415；包括RF发射机和/或接收机的RF集成电路(RFIC) 425；其控制器411；以及一个或多个中央处理器核心420、430。RFIC 425 可以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、 TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。RFIC 425可以包括多个通信芯片。例如，第一通信芯片可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、 LTE、Ev-DO等。
如本领域中的技术人员将认识到的，在这些功能上不同的电路模块当中，一般排他性地采用CMOS晶体管，除了在PMIC 415和RFIC 425中以外。在本公开内容的实施例中，PMIC 415和/或RFIC 425采用如本文中以各种方式描述的一个或多个集成电路结构(例如包括一个或多个GaN晶体管结构)。在另外的实施例中，采用本文所述的集成电路结构的PMIC 415 和RFIC 425可以与控制器411和处理器核心420、430中的一个或多个集成在一起，控制器411和处理器核心420、430在例如Si CMOS技术中被提供，与PMIC 415和/或RFIC425一起单片地集成到衬底(例如，如本文中以各种方式描述的衬底200)上。将认识到，在PMIC 415和/或RFIC 425 内，不需要排除CMOS利用高电压GaN前端RF开关和本文所述的晶体管结构，相反地其它CMOS器件和结构可以进一步被包括在PMIC 415和 RFIC 425中的每个中。
如进一步在图4的示例性实施例中所示的，PMIC 415具有耦合到天线的输出端，并且还可以具有耦合到SoC 410上的通信模块(例如RF模拟和数字基带模块(未描绘))的输入端。替代地，这样的通信模块可以设置在SoC 410的片外IC上并耦合到SoC 410中以用于传输。如基于本公开内容可以理解的，本文中以各种方式描述的隔离GaN晶体管结构可以用于提供包括SOC所需的低接通电阻和小形状因子的高电压前端RF开关。此外，本文中以各种方式描述的氧化物隔离技术允许GaN晶体管形成在Si、SiGe 和Ge衬底上。
示例性系统
图5示出了根据本公开内容的各种实施例的利用使用本文公开的技术形成的集成电路结构或器件实施的计算系统1000。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006，其中每个可以物理地和电气地耦合到母板1002或以其它方式集成在其中。如将认识到的，母板1002可以例如是任何印刷电路板，无论是主板、安装在主板上的子板或系统1000的唯一板等。
根据其应用，计算系统1000可以包括可以或可以不物理地和电气地耦合到母板1002的其它部件。这些其它部件可以包括但不限于易失性存储器 (例如DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量储存设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。被包括在计算系统1000中的任何部件可以包括使用根据示例性实施例的所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，多个功能可以集成到一个或多个芯片中(例如注意，通信芯片1006可以是处理器1004的部分或以其它方式集成到处理器1004中)。
通信芯片1006实现了无线通信，以用于将数据传输到计算系统1000 以及从计算系统1000传输数据。术语“无线”及其派生词可以用于描述可通过使用经调制电磁辐射来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，虽然在一些实施例中它们可以不包含导线。通信芯片1006可以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、 HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006 可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、 LTE、Ev-DO等。
计算系统1000的处理器1004包括在处理器1004内封装的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用使用所公开的技术形成的一个或多个集成电路结构或器件实施的板上电路，如本文中以各种方式描述的。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用所公开的技术形成的一个或多个集成电路结构或器件，如本文中以各种方式描述的。如按照本公开内容将认识到的，注意，多标准无线能力可以直接集成到处理器1004中(例如其中任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算设备1000可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、数字视频记录器或处理数据或利用使用所公开的技术形成的一个或多个集成电路结构或器件的任何其它电子设备，如本文中以各种方式描述的。
另外的示例性实施例
下面的示例涉及另外的实施例，根据这些实施例，很多置换和构造将明显。
示例1是集成电路，其包括：衬底，多个鳍状物源自于衬底，其中每个鳍状物的至少一部分被氧化；位于鳍状物上和鳍状物的氧化部分上方的氮化镓(GaN)层；以及具有沟道的晶体管，晶体管沟道被包括在GaN层中。
示例2包括示例1的主题，其中衬底是硅、硅锗和锗体衬底的其中之一。
示例3包括示例1-2中的任一项的主题，进一步包括至少部分地位于鳍状物与GaN层之间的成核层。
示例4包括示例3的主题，其中成核层是氮化铝和在700到950摄氏度的范围内的低温下沉积的氮化镓的其中之一。
示例5包括示例1-4中的任一项的主题，进一步包括位于GaN层上方的至少一个额外的GaN层，晶体管沟道包括至少一个额外的GaN层。
示例6包括示例5的主题，进一步包括位于每个额外的GaN层上方的极化层，其中每个极化层是氮化铝、氮化铝镓、氮化铟铝和氮化铟铝镓的其中之一。
示例7包括示例1-4中的任一项的主题，进一步包括位于GaN层上方的渐变层，晶体管沟道包括渐变层。
示例8包括示例7的主题，其中渐变层包括以铟渐变的GaN。
示例9包括示例7-8中的任一项的主题，进一步包括位于渐变层上方的氮化铝层。
示例10包括示例1-9中的任一项的主题，其中晶体管源极区和漏极区包括n型掺杂氮化铟镓、n型掺杂氮化镓、具有渐变的铟组分的n型掺杂氮化铟镓中的至少一种。
示例11包括示例1-10中的任一项的主题，其中晶体管是增强模式晶体管。
示例12包括示例1-11中的任一项的主题，其中晶体管与衬底电隔离。
示例13包括示例1-12中的任一项的主题，其中晶体管包括以下几何结构中的至少一种：平面构造、非平面构造、鳍状构造、三栅极构造、纳米线构造、栅极环绕构造、高电子迁移率晶体管(HEMT)架构、假型HEMT (pHEMT)架构、二维电子气体(2DEG)架构、三维电子气体(3DEG) 架构、三维极化场效应晶体管(FET)架构、多量子阱(MQW)架构以及超晶格架构。
示例14是包括示例1-13中的任一项的主题的射频(RF)开关，其中 RF开关是片上系统(SoC)实施方式的部件。
示例15是包括示例1-14中的任一项的主题的计算系统。
示例16是晶体管，其包括：位于源自于下层体硅(Si)衬底的多个鳍状物中的每个上的氮化镓(GaN)伪衬底，其中GaN伪衬底与Si衬底电隔离；以及位于沟道区之上的栅极叠置体，沟道区位于GaN伪衬底中和/或上。
示例17包括示例16的主题，其中源自于衬底的Si鳍状物的至少一部分被氧化成二氧化硅，提供与Si衬底的电隔离。
示例18包括示例16-17中的任一项的主题，进一步包括至少部分地位于Si鳍状物与GaN层之间的成核层。
示例19包括示例18的主题，其中成核层是氮化铝和在700到950摄氏度的范围内的低温下沉积的氮化镓的其中之一。
示例20包括示例16-19中的任一项的主题，进一步包括位于GaN层上方的至少一个额外的GaN层，晶体管沟道包括至少一个额外的GaN层。
示例21包括示例20的主题，进一步包括位于每个额外的GaN层上方的极化层，其中每个极化层是氮化铝、氮化铝镓、氮化铟铝和氮化铟铝镓的其中之一。
示例22包括示例16-19中的任一项的主题，进一步包括位于GaN层上方的渐变层，晶体管沟道包括渐变层。
示例23包括示例22的主题，其中渐变层包括以铟渐变的GaN。
示例24包括示例22-23中的任一项的主题，进一步包括位于渐变层上方的氮化铝层。
示例25包括示例16-24中的任一项的主题，其中晶体管源极区和漏极区包括n型掺杂氮化铟镓、n型掺杂氮化镓、具有渐变的铟组分的n型掺杂氮化铟镓中的至少一种。
示例26包括示例16-25中的任一项的主题，其中晶体管是增强模式晶体管。
示例27包括示例16-26中的任一项的主题，其中位于原生的多个鳍状物中的每个鳍状物上的GaN伪衬底包括多个GaN伪衬底，所述多个GaN 伪衬底均对应于鳍状物中的一个鳍状物。
示例28包括示例16-27中的任一项的主题，其中晶体管包括以下几何结构中的至少一种：平面构造、非平面构造、鳍状构造、三栅极构造、纳米线构造、栅极环绕构造、高电子迁移率晶体管(HEMT)架构、假型HEMT (pHEMT)架构、二维电子气体(2DEG)架构、三维电子气体(3DEG) 架构、三维极化场效应晶体管(FET)架构、多量子阱(MQW)架构以及超晶格架构。
示例29是包括示例16-28中的任一项的主题的射频(RF)开关，其中 RF开关是片上系统(SoC)实施方式的部件。
示例30是包括示例16-29中的任一项的主题的计算系统。
示例31是形成集成电路的方法，该方法包括：在衬底中形成多个鳍状物；在鳍状物上沉积氮化镓(GaN)层；氧化每个鳍状物的至少一部分；以及在GaN层上和/或从GaN层形成晶体管。
示例32包括示例31的主题，进一步包括在GaN层上沉积极化层，其中极化层是氮化铝、氮化铝镓、氮化铟铝和氮化铟铝镓的其中之一。
示例33包括示例31-32中的任一项的主题，进一步包括在鳍状物上沉积GaN层之前在鳍状物之间沉积浅沟槽隔离(STI)材料。
示例34包括示例33的主题，进一步包括在鳍状物上沉积GaN层之前使STI材料凹进。
示例35包括示例33-34中的任一项的主题，进一步包括在鳍状物上沉积GaN层之后使STI材料凹进。
示例36包括示例31-25中的任一项的主题，进一步包括在GaN层上方沉积一个或多个额外的Ⅲ-N材料层。
示例37包括示例31-36中的任一项的主题，进一步包括在氧化每个鳍状物的至少一部分之后利用STI材料底部填充GaN层与衬底之间的间隙。
示例38包括示例31-37中的任一项的主题，其中在GaN层上和/或从 GaN层形成晶体管包括将GaN层和在其上方的任何额外的Ⅲ-N层图案化成鳍状物。
示例39包括示例31-38中的任一项的主题，其中在GaN层上和/或从 GaN层形成晶体管包括在晶体管的源极区和漏极区中沉积n型掺杂氮化铟镓、n型掺杂氮化镓、具有渐变的铟组分的n型掺杂氮化铟镓中的至少一种。
示例40包括示例31-39中的任一项的主题，其中晶体管包括以下几何结构中的至少一种：平面构造、非平面构造、鳍状构造、三栅极构造、纳米线构造、栅极环绕构造、高电子迁移率晶体管(HEMT)架构、假型HEMT (pHEMT)架构、二维电子气体(2DEG)架构、三维电子气体(3DEG) 架构、三维极化场效应晶体管(FET)架构、多量子阱(MQW)架构以及超晶格架构。
示例41包括示例31-40中的任一项的主题，其中在鳍状物上沉积GaN 层包括在鳍状物上选择性地沉积GaN层，以便提供多个GaN岛，每个岛对应于鳍状物的其中之一。
为了说明和描述的目的介绍了示例性实施例的前述描述。并不是要穷举性的或将本公开内容局限于所公开的精确形式。按照本公开内容，很多修改和变化是可能的。本公开内容的范围并不是要被该具体实施方式限制，而是被所附权利要求限制。要求本申请的优先权的未来提交的申请可以用不同的方式主张所公开的主题，并且可以通常包括如本文中以各种方式公开或以另外方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路，包括：
衬底，多个鳍状物源自于所述衬底，其中，每个鳍状物的至少一部分被氧化；
位于所述鳍状物上和所述鳍状物的氧化部分上方的氮化镓(GaN)层；以及
具有沟道的晶体管，所述晶体管沟道被包括在所述GaN层中。
2.根据权利要求1所述的集成电路，其中，所述衬底是硅、硅锗和锗体衬底的其中之一。
3.根据权利要求1所述的集成电路，进一步包括至少部分地位于所述鳍状物与所述GaN层之间的成核层。
4.根据权利要求3所述的集成电路，其中，所述成核层是氮化铝和在700到950摄氏度的范围内的低温下沉积的氮化镓的其中之一。
5.根据权利要求1所述的集成电路，进一步包括位于所述GaN层上方的至少一个额外的GaN层，所述晶体管沟道包括所述至少一个额外的GaN层。
6.根据权利要求5所述的集成电路，进一步包括位于每个额外的GaN层上方的极化层，其中，每个极化层是氮化铝、氮化铝镓、氮化铟铝和氮化铟铝镓的其中之一。
7.根据权利要求1所述的集成电路，进一步包括位于所述GaN层上方的渐变层，所述晶体管沟道包括所述渐变层。
8.根据权利要求7所述的集成电路，其中，所述渐变层包括以铟渐变的GaN。
9.根据权利要求7所述的集成电路，进一步包括位于所述渐变层上方的氮化铝层。
10.根据权利要求1所述的集成电路，其中，晶体管源极区和漏极区包括n型掺杂氮化铟镓、n型掺杂氮化镓以及具有渐变的铟组分的n型掺杂氮化铟镓中的至少一种。
11.根据权利要求1所述的集成电路，其中，所述晶体管是增强模式晶体管。
12.根据权利要求1所述的集成电路，其中，所述晶体管与所述衬底电隔离。
13.根据权利要求1所述的集成电路，其中，所述晶体管包括以下几何结构中的至少一种：平面构造、非平面构造、鳍状构造、三栅极构造、纳米线构造、栅极环绕构造、高电子迁移率晶体管(HEMT)架构、假型HEMT(pHEMT)架构、二维电子气体(2DEG)架构、三维电子气体(3DEG)架构、三维极化场效应晶体管(FET)架构、多量子阱(MQW)架构以及超晶格架构。
14.一种射频(RF)开关，包括根据权利要求1-13中的任一项所述的集成电路，其中，所述RF开关是片上系统(SoC)实施方式的部件。
15.一种计算系统，包括根据权利要求1-13中的任一项所述的集成电路的。
16.一种晶体管，包括：
位于源自于下层体硅(Si)衬底的多个鳍状物中的每个鳍状物上的氮化镓(GaN)伪衬底，其中，所述GaN伪衬底与所述Si衬底电隔离；以及
位于沟道区之上的栅极叠置体，所述沟道区位于所述GaN伪衬底中和/或上。
17.根据权利要求16所述的晶体管，其中，源自于所述衬底的所述Si鳍状物的至少一部分被氧化成二氧化硅，提供与所述Si衬底的电隔离。
18.根据权利要求16所述的晶体管，其中，位于原生的多个鳍状物中的每个鳍状物上的所述GaN伪衬底包括多个GaN伪衬底，每个GaN伪衬底均对应于所述鳍状物中的一个鳍状物。
19.根据权利要求16-18中的任一项所述的晶体管，其中，所述晶体管包括以下几何结构中的至少一种：平面构造、非平面构造、鳍状构造、三栅极构造、纳米线构造、栅极环绕构造、高电子迁移率晶体管(HEMT)架构、假型HEMT(pHEMT)架构、二维电子气体(2DEG)架构、三维电子气体(3DEG)架构、三维极化场效应晶体管(FET)架构、多量子阱(MQW)架构以及超晶格架构。
20.一种形成集成电路的方法，所述方法包括：
在衬底中形成多个鳍状物；
在所述鳍状物上沉积氮化镓(GaN)层；
氧化每个鳍状物的至少一部分；以及
在所述GaN层上和/或从所述GaN层形成晶体管。
21.根据权利要求20所述的方法，进一步包括在所述GaN层上沉积极化层，其中，所述极化层是氮化铝、氮化铝镓、氮化铟铝以及氮化铟铝镓的其中之一。
22.根据权利要求20所述的方法，进一步包括在所述鳍状物上沉积所述GaN层之前在所述鳍状物之间沉积浅沟槽隔离(STI)材料。
23.根据权利要求20所述的方法，进一步包括在所述GaN层上方沉积一个或多个额外的Ⅲ-N材料层。
24.根据权利要求20所述的方法，进一步包括在氧化所述每个鳍状物的至少一部分之后利用浅沟槽隔离(STI)材料对所述GaN层与所述衬底之间的间隙进行底部填充。
25.根据权利要求20-24中的任一项所述的方法，其中，在所述鳍状物上沉积GaN层包括在所述鳍状物上选择性地沉积所述GaN层，以便提供多个GaN岛，每个岛对应于所述鳍状物的其中之一。
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WO2022094966A1 (zh) * 2020-11-06 2022-05-12 苏州晶湛半导体有限公司 半导体结构及其制作方法

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