KR101946010B1 - 대면적 갈륨 나이트라이드 기판을 포함하는 구조체 및 그 제조방법 - Google Patents

대면적 갈륨 나이트라이드 기판을 포함하는 구조체 및 그 제조방법 Download PDF

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Abstract

대면적 갈륨 나이트라이드(GaN) 기판을 포함하는 구조체 및 그 제조방법이 개시된다. 개시된 대면적 GaN 기판을 포함하는 구조체는 실리콘 기판 상의 복수의 실리콘 로드와, 상기 복수의 로드 상의 실리콘층과, 상기 실리콘층 상의 갈륨 나이트라이드(GaN) 기판을 포함한다.

Description

대면적 갈륨 나이트라이드 기판을 포함하는 구조체 및 그 제조방법{Structure having large area gallium nitride substrate and method of manufacturing the same}
대면적 실리콘 기판에 갈륨 나이트라이드(GaN) 기판을 제조하는 방법에 관한 것이다.
갈륨 나이트라이드(GaN)는 밴드갭(bandgap) 에너지가 약 3.39 eV이고, 와이드 밴드갭(wide bandgap) 반도체로 단파장 영역의 발광 소자의 제작에 이용된다. 또한, 항복전압이 높아서 파워 소자의 제작 등에 이용된다.
GaN 기판을 제조하기 위해서 사파이어 기판을 사용하였다. 사파이어 기판 상에 GaN 층을 성장시킨 후, 사파이어 기판을 제거하여 GaN 기판을 제조할 수 있다. 그러나, 사파이어 기판은 대략 6인치 이상의 기판을 준비하기가 어려우며, 가격이 비싸므로, 대면적 GaN 기판 제조에 사용하기가 어렵다.
대면적 실리콘 기판을 이용하여 GaN 층을 성장시키는 방법이 개발되고 있다. GaN을 실리콘 기판 상에 성장할 때, 실리콘과 GaN의 열팽창계수와 격자 상수 차이로 인하여 실리콘 기판 상에 GaN 성장시 GaN 박막의 크랙, 실리콘 기판의 크랙, GaN 박막 및 실리콘 기판의 워피지 현상이 일어날 수 있으며, GaN 박막의 두께의 균일도가 감소될 수 있다.
본 발명의 실시예는 대면적 실리콘 기판을 사용하여 대면적 갈륨 나이트라이드 기판을 제조하는 방법을 제공한다.
또한, 본 발명의 실시예는 대면적 실리콘 기판 상의 대면적 갈륨 나이트라이드 기판을 포함하는 구조체를 제공한다.
본 발명에 일 실시예에 따른 대면적 갈륨 나이트라이드(GaN) 기판을 포함하는 구조체는:
실리콘 기판;
상기 실리콘 기판 상의 복수의 실리콘 로드;
상기 복수의 로드 상의 실리콘층; 및
상기 실리콘층 상의 갈륨 나이트라이드(GaN) 기판;을 포함한다.
상기 실리콘 로드는 단면비가 5:1 ~ 20:1 일 수 있다.
상기 실리콘 로드는 실리콘 코어와, 상기 실리콘 코어를 감싸는 실리콘 옥사이드 쉘을 포함할 수 있다.
상기 실리콘 로드는 2㎛ ~10㎛ 길이를 가질 수 있다.
상기 복수의 실리콘 로드 사이의 갭은 50nm ~ 500nm 일 수 있다.
상기 실리콘 로드는 100nm ~ 1000nm 폭을 가질 수 있다.
상기 실리콘층 및 상기 GaN 기판 사이의 절연층 패턴을 더 포함할 수 있다.
상기 실리콘층 및 상기 GaN 기판 사이의 버퍼층을 더 포함할 수 있다.
본 발명에 다른 실시예에 따른 대면적 갈륨 나이트라이드(GaN) 기판을 포함하는 구조체의 제조방법은:
실리콘 기판을 준비하는 단계;
상기 실리콘 기판을 식각하여 상기 실리콘 기판의 상면에 복수의 실리콘 로드를 형성하는 단계;
상기 복수의 실리콘 로드 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층을 결정질 실리콘층으로 변환하는 단계; 및
상기 결정질 실리콘층 상에 GaN 기판을 성장시키는 단계;를 포함할 수 있다.
상기 복수의 실리콘 로드 형성단계는:
상기 실리콘 기판을 산화하여 상기 기판 상면에 실리콘 산화물층을 형성하는 단계; 상기 실리콘 산화물층을 패터닝하는 단계;
상기 패터닝된 실리콘 산화물층을 마스크로 하여 상기 실리콘 기판을 건식 식각하는 단계; 및
상기 패터닝된 실리콘 산화물층을 제거하는 단계를 포함할 수 있다.
상기 복수의 실리콘 로드 형성단계는:
상기 복수의 실리콘 로드를 열산화하여 각 실리콘 로드를 실리콘 코어와, 상기 실리콘 코어를 감싸는 실리콘 옥사이드 쉘을 형성하는 단계;를 더 포함할 수 있다.
상기 비정질 실리콘층 형성단계는 스퍼터링 또는 증발증착법을 사용할 수 있다.
상기 결정질 실리콘층 변환단계는: ELA 또는 SPC 방법을 사용할 수 있다.
본 발명의 실시예에 따르면, 대면적 실리콘 기판 상에 GaN 기판을 성장시 냉각과정에서 텐사일 스트레스에 의한 크랙은 결정질 실리콘층에 형성되므로 GaN 기판과 실리콘 기판에는 크랙이 발생되지 않는다.
또한, 대면적 실리콘 기판 상에 일정한(uniform) 두께의 고품질 GaN층을 형성할 수 있다.
워터젯 스플리팅(water jet splitting) 방법을 사용하여 로드 어레이를 용이하게 제거할 수 있으며, 따라서, 실리콘 기판을 재사용할 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 대면적 갈륨 나이트라이드 기판의 제조방법을 단계적으로 설명하는 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예를 보여주는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
본 발명의 실시예에 따른 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법을 상세히 설명한다. 본 발명의 대면적 갈륨 나이트라이드 기판을 포함하는 구조체는 이하의 제조방법으로부터 잘 알 수 있으며, 상세한 설명은 생략한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법을 단계적으로 설명하는 단면도이다.
먼저, 도 1a를 참조하면, 대면적 실리콘 기판(110)을 준비한다. 실리콘 기판(110)은 (111) 면을 가질 수 있다. 실리콘 기판(110)은 500㎛ 내지 1000㎛의 두께, 6인치 내지 18인치의 직경을 가질 수 있다. 실리콘 기판(110)의 직경에 따라 GaN 기판의 직경이 결정되므로, 대면적 GaN 기판의 제조를 위해 대면적 실리콘 기판(110)을 마련한다.
그러나, 본 발명의 실시예에 따른 제조방법은 반드시 6인치 이상의 실리콘 기판을 필요로 하지 않는다. 즉, 소형 실리콘 기판을 사용하여 소형 GaN 기판을 제조할 수도 있다.
이어서, 실리콘 기판(110) 상에 하드 마스크층(120)을 형성한다. 하드 마스크층(120)은 실리콘 산화물층일 수 있다. 실리콘 산화물층은 실리콘 기판(110)을 열산화하여 형성할 수 있다. 또한, 화학적 기상 증착법(CVD)을 사용하여 실리콘 산화물층을 형성할 수도 있다.
도 1b를 참조하면, 하드 마스크층(120)을 패터닝하여 마스크(122)를 형성한다. 마스크(122)는 사각형상, 원형 등 다양한 형상을 가질 수 있다. 마스크(122)의 폭(또는 직경)은 대략 100nm ~ 1000nm 일 수 있다. 마스크들(122) 사이의 갭(G1)은 대략 50nm ~ 500nm 일 수 있다. 마스크(122)의 갭(G1) 크기를 50nm 보다 작게 하면, 후술되는 식각 공정이 어려울 수 있다. 마스크(122)의 갭(G1) 크기를 500nm 보다 크게 하면, 후술되는 비정질 실리콘 박막 공정에서 갭(G1) 사이로 비정질 실리콘이 스며들어가 갭(G1) 사이를 채울 수 있다.
한편, 마스크들(122) 사이의 갭(G1)을 더 좁히기 위해서, 실리콘 기판(110) 상으로 마스크(122)를 덮는 절연층을 형성한 후, 건식식각으로 마스크(122)의 측면에 스페이서를 형성할 수도 있다. 이 방법은 반도체 공정에서 잘 알려져 있으므로 상세한 설명은 생략한다.
도 1c를 참조하면, 마스크(122)를 이용하여 실리콘 기판(110)을 건식 식각한다. 결과로서 실리콘 기판(110) 상에 복수의 실리콘 로드(112)가 형성된다. 실리콘 로드들(112) 사이의 갭(G2)은 대략 갭(G1)과 동일할 수 있다. 복수의 실리콘 로드(112)는 실리콘 로드 어레이로도 칭한다. 실리콘 로드(112)는 대략 100nm ~ 1000nm 폭(또는 직경)을 가지며, 길이는 대략 2㎛ ~10㎛ 일 수 있다. 실리콘 로드(112)는 대략 단면비가 5:1 ~ 20:1 일 수 있다. 이러한 크기의 실리콘 로드(112)는 유연성을 가진다. 즉, 실리콘 로드(112)가 유연성이 있는 스프링 역할을 할 수 있다.
이어서, 습식식각으로 마스크(122)를 제거한다.
도 1d를 참조하면, 실리콘 로드(112)를 열산화시켜서 실리콘 코어(112a) 및 실리콘 코어(112a)를 감싸는 실리콘 옥사이드 쉘(112b)을 형성한다. 실리콘 기판(110) 상에 실리콘 옥사이드층(112c)가 형성된다. 결과물은 열처리 전 실리콘 로드(112) 보다 부피팽창을 한다. 따라서, 실리콘 옥사이드 쉘(112b) 사이의 갭(G3)이 줄어든다. 편의상, 실리콘 코어(112a) 및 실리콘 옥사이드 쉘(112b)을 실리콘 로드(114)로도 칭한다. 실리콘 로드들(112) 사이의 갭(G2)을 넓게 형성한 후, 열산화 공정을 사용하여 실리콘 옥사이드 쉘(112b) 사이의 갭(G3)을 줄일 수 있으므로, 마스크(122)의 형성공정에서 마스크(122) 사이의 폭(G1)을 다소 넓게 형성할 수 있다.
실리콘 코어(112a)의 형성으로 누설 전류의 경로 면적이 감소되면서 누설전류 량이 감소될 수 있다.
도 1e를 참조하면, 건식 식각으로 실리콘 코어(112a) 상면의 실리콘 옥사이드 쉘(112b) 부분을 제거한다. 이때, 실리콘 나노로드(114) 사이의 실리콘 옥사이드층(112c)도 제거될 수 있다.
이어서, 폴리 실리콘을 스퍼터링하여 로드(114) 상면으로 비정질 실리콘층(130)을 형성한다. 로드들(114) 사이의 갭(G3)이 좁게 형성되었기 때문에, 비정질 실리콘은 갭(G3) 사이를 완전히 채우지 않을 수 있다. 스퍼터링 방법 대신에 전자빔 증발법을 사용할 수도 있다.
도 1f를 참조하면, solid-phase crystallization (SPC) 방법으로 대략 550~600℃ 에서 결정질인 실리콘 코어(112a)의 상면으로부터 수평 에피탁시 성장(lateral epitaxial growth)하여 비정질 실리콘층(130)을 결정질 실리콘층(132)으로 변환시킨다. solid-phase crystallization (SPC) 방법 대신에 엑시머 레이저 어닐링 (eximer laser annealing: ELA) 방법을 사용하여 비정질 실리콘층(130)을 결정질 실리콘층(132)으로 변환시킬 수도 있다.
한편, 결정질 실리콘층(132)으로 변환하는 공정 이전에 비정질 실리콘층(130) 내에 존재하는 결정핵을 제거하기 위해서 실리콘 이온 임플랜테이션을 수행할 수도 있다.
이어서, 결정질 실리콘층(132) 상에 반도체 공정에서 잘 알려진 방법으로 갈륨 나이트라이드계 물질층, 예컨대 GaN층(140)을 형성한다.
GaN층(140)은 HVPE 방법을 사용하여 형성할 수 있다. HVPE 방법은 MOCVD 방법에 비해서 GaN의 성장속도가 빠르므로, 대면적으로 두꺼운 GaN 성장을 위해 사용될 수 있다. HVPE 반응기 내에서, HCl과 Ga 금속을 반응시켜 GaCl을 형성한 후, GaCl을 NH3와 반응시켜 GaN층(140)을 성장할 수 있다. GaN층(140)의 성장 온도는 대략 950 ℃ 내지 1100 ℃ 일 수 있다. GaN층(140)은 이하에서 GaN 기판으로도 칭한다.
GaN층(140) 상에 HVPE법을 이용하여 AlGaN층을 더 성장할 수 있다.
한편, GaN층(140) 형성 이전에 버퍼층(138)을 더 형성할 수 있다. 버퍼층(138)은, AlN, TaN, TiN, HfN, GaN, AlGaN 중 어느 하나로 형성되거나, 또는 AlN/AlGaN/GaN 3중층으로 이루어질 수 있다. 버퍼층(138)은 그 위에 성장되는 GaN층(140)의 에피택시(epitaxy) 성장을 위한 것이다.
버퍼층(140)은 MOCVD(Metal Organic Chemical Vapor Deposition:금속유기화학증착)법을 이용하여 형성할 수 있다.
도 1f의 결과물에서, 워터젯 스플리팅(water jet splitting) 방법을 사용하여 실리콘 로드들(114)을 제거할 수 있으며, 결과물인 대면적 GaN 기판을 얻을 수 있다.
본 발명의 일 실시예에 따르면, 대면적 실리콘 기판과 GaN계 기판 사이에 유연한 실리콘 로드 어레이가 배치되어, GaN계 기판의 성장시 냉각과정에서 텐사일 스트레스는 대부분 실리콘 로드 어레이가 흡수하며, 나머지 스트레스에 의한 크랙은 로드 상의 실리콘층에 한정되므로 GaN계 기판과 실리콘 기판에는 크랙이 발생되지 않는다.
또한, 실리콘 로드의 유연성으로 GaN계 기판과 실리콘 기판에서의 워피지(warpage)가 방지될 수 있다.
결과적으로, 대면적 실리콘 기판 상에 일정한(uniform) 두께의 고품질 GaN 기판을 제조할 수 있다. 두꺼운 GaN층의 형성으로 항복 전압(breakdown voltage)이 증가될 수 있다.
워터젯 스플리팅(water jet splitting) 방법을 사용하여 실리콘 로드 어레이를 용이하게 제거할 수 있으며, 따라서, 실리콘 웨이퍼는 재사용할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예를 보여주는 도면이다. 상기 실시예의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 2a는 평면도이다. 도 2a를 참조하면, 도 1e의 결과물에서, 결정질 실리콘층(132) 상에 절연층(미도시), 예컨대, 실리콘 옥사이드층을 증착한다. 이어서 절연층을 패터닝하여 절연층 패턴(150)을 형성한다.
도 2b의 단면도는 도 2a에서 A-A' 기준으로 형성된 구조의 단면도이다.
도 2b를 참조하면, 실리콘층(132) 상으로 절연층 피턴(150)을 덮는 버퍼층(138)을 형성한다.
버퍼층 상으로 GaN층(140)을 형성한다.
절연층 패턴(150)에 노출된 결정질 실리콘층(132) 상의 버퍼층(138) 및 GaN층(140)은 단결정층이지만, 비정질층인 절연층 패턴(150) 상에는 다결정층(160)이 형성된다. 결정질 실리콘층(132) 상에 형성된 GaN층(140)을 이용하여 GaN계 소자를 제조할 수 있다.
본 발명의 다른 실시예에 따르면, 절연층 패턴에 의해서 GaN층이 작게 형성되므로, 대면적 GaN층 형성에서 일어나는 텐사일 스트레스가 감소된다. 따라서, 실리콘 기판 상에 양질의 대면적의 GaN 기판을 제조할 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
110: 실리콘 기판 112: 실리콘 로드
112a: 실리콘 코어 112b: 실리콘 옥사이드 쉘
120: 하드 마스크층 122: 마스크
130: 비정질 실리콘층 132: 결정질 실리콘층
138: 버퍼층 140: GaN층
150: 절연층 패턴 G1~G3: 갭

Claims (19)

  1. 실리콘 기판;
    상기 실리콘 기판 상의 복수의 실리콘 로드;
    상기 복수의 실리콘 로드 상의 실리콘층; 및
    상기 실리콘층 바로 위의 갈륨 나이트라이드(GaN) 기판;을 포함하는 대면적 갈륨 나이트라이드(GaN) 기판을 포함하는 구조체.
  2. 제 1 항에 있어서,
    상기 실리콘 로드는 단면비가 5:1 ~ 20:1 인 대면적 GaN 기판을 포함하는 구조체.
  3. 제 1 항에 있어서,
    상기 실리콘 로드는 실리콘 코어와, 상기 실리콘 코어를 감싸는 실리콘 옥사이드 쉘을 포함하는 대면적 GaN 기판을 포함하는 구조체.
  4. 제 1 항에 있어서,
    상기 실리콘 로드는 2㎛ ~10㎛ 길이를 가진 대면적 GaN 기판을 포함하는 구조체.
  5. 제 1 항에 있어서,
    상기 복수의 실리콘 로드 사이의 갭은 50nm ~ 500nm 인 대면적 GaN 기판을 포함하는 구조체.
  6. 제 1 항에 있어서,
    상기 실리콘 로드는 100nm ~ 1000nm 폭을 가진 대면적 GaN 기판을 포함하는 구조체.
  7. 제 1 항에 있어서,
    상기 실리콘층 및 상기 GaN 기판 사이의 절연층 패턴을 더 포함하는 대면적 GaN 기판을 포함하는 구조체.
  8. 제 1 항에 있어서,
    상기 실리콘층 및 상기 GaN 기판 사이의 버퍼층을 더 포함하는 대면적 GaN 기판을 포함하는 구조체.
  9. 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판을 식각하여 상기 실리콘 기판의 상면에 복수의 실리콘 로드를 형성하는 단계;
    상기 복수의 실리콘 로드 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 결정질 실리콘층으로 변환하는 단계; 및
    상기 결정질 실리콘층 바로 위에 GaN 기판을 성장시키는 단계;를 포함하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  10. 제 9 항에 있어서, 상기 복수의 실리콘 로드 형성단계는:
    상기 실리콘 로드들 사이의 갭을 50nm ~ 500nm 로 되게 하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  11. 제 9 항에 있어서, 상기 복수의 실리콘 로드 형성단계는:
    상기 실리콘 로드는 단면비가 5:1 ~ 20:1 인 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  12. 제 9 항에 있어서,
    상기 실리콘 로드는 2㎛ ~10㎛ 길이를 가진 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  13. 제 9 항에 있어서,
    상기 실리콘 로드는 100nm ~ 1000nm 폭을 가진 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  14. 제 9 항에 있어서, 상기 복수의 실리콘 로드 형성단계는:
    상기 실리콘 기판을 산화하여 상기 기판 상면에 실리콘 산화물층을 형성하는 단계; 상기 실리콘 산화물층을 패터닝하는 단계;
    상기 패터닝된 실리콘 산화물층을 마스크로 하여 상기 실리콘 기판을 건식 식각하는 단계; 및
    상기 패터닝된 실리콘 산화물층을 제거하는 단계를 포함하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  15. 제 9 항에 있어서, 상기 복수의 실리콘 로드 형성단계는:
    상기 복수의 실리콘 로드를 열산화하여 각 실리콘 로드를 실리콘 코어와, 상기 실리콘 코어를 감싸는 실리콘 옥사이드 쉘을 형성하는 단계;를 더 포함하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  16. 제 9 항에 있어서,
    상기 비정질 실리콘층 형성단계는 스퍼터링 또는 증발증착법을 사용하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  17. 제 9 항에 있어서, 상기 결정질 실리콘층 변환단계는:
    ELA 또는 SPC 방법을 사용하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  18. 제 9 항에 있어서, 상기 GaN 기판 성장 단계는:
    상기 결정질 실리콘 층 상으로 버퍼층을 형성하는 단계를 더 포함하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
  19. 제 9 항에 있어서, 상기 GaN 기판 성장 단계는:
    상기 결정질 실리콘 층 상으로 절연층 패턴을 형성하는 단계를 더 포함하는 대면적 갈륨 나이트라이드 기판을 포함하는 구조체의 제조방법.
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