KR101638975B1 - 중공 부재 패턴을 구비한 질화물 반도체 기판 및 제조방법 - Google Patents

중공 부재 패턴을 구비한 질화물 반도체 기판 및 제조방법 Download PDF

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Abstract

중공 부재 패턴을 구비한 질화물 반도체 기판 및 제조방법이 개시된다. 개시된 질화물 반도체 기판은, 기판 상에 배치된 복수의 중공 부재 패턴과, 상기 기판 상에서 상기 중공 부재 패턴 사이에 형성된 질화물 시드층과, 상기 시드층 상에서 상기 중공 부재 패턴을 덮는 질화물 버퍼층을 구비한다. 상기 중공 부재 패턴은 제1방향으로 상기 기판과 접촉하며, 상기 제1방향에서 양단이 개방된다.

Description

중공 부재 패턴을 구비한 질화물 반도체 기판 및 제조방법{Nitride-based semiconductor substrate having hollow member pattern and method of fabricating the same}
중공부재 패턴이 형성된 버퍼층을 구비한 질화물 반도체 기판 및 제조방법에 관한 것이다.
일반적으로, GaN을 비롯한 AlGaInN계열의 질화물 반도체는 자외선에서 가시광선 영역에 이르는 발광파장을 가지고 있고, 화학적, 열적 안정성이 뛰어나 고온, 고출력 전자소자로 이용된다. 이러한 전자소자로는 발광 다이오드, 레이저 다이오드 등을 들 수 있다.
그러나, 질화물 반도체를 성장시키기 위한 대면적의 GaN 단결정 기판은 구하기가 어렵다. 따라서, 사파이어, 실리콘, 실리콘 카바이드(SiC) 등의 이종기판을 사용하고 있는데, 이들 이종 기판 위에 질화물 반도체를 성장하는 경우, 격자상수 및 열팽창계수의 차이가 커서 성장 되는 박막에 큰 strain 및 stress가 발생되어 박막 성장이 잘 이뤄지지 않거나 성장되더라도 박막에 결함 밀도가 높고 crack이 발생될 수 있다. 이러한 결함은 비발광영역으로 작용하거나 누설전류(Leakage current)의 경로 등으로 작용하여 질화물 반도체를 이용한 소자의 광학적 및 전기적 물성을 저하하는 원인이 된다.
이러한 단점들을 보완하기 위해 이종기판 및 질화물 반도체 사이에 버퍼층을 형성하는 방법이 연구되고 있다.
버퍼층 내에 중공 부재 패턴을 형성하여 버퍼층의 결함밀도를 감소시킨 질화물 기판 및 제조방법을 제공한다.
본 발명의 일 실시예에 따른 질화물 반도체 기판은:
기판 상에 배치된 복수의 중공 부재 패턴;
상기 기판 상에서 상기 중공 부재 패턴 사이에 형성된 질화물 시드층; 및
상기 시드층 상에서 상기 중공 부재 패턴을 덮는 질화물 버퍼층;을 구비하며,
상기 중공 부재 패턴은 제1방향으로 상기 기판과 접촉하며, 상기 제1방향에서 양단이 개방된다.
상기 기판은, 실리콘, 사파이어, 실리콘 카바이드, 유리, III-V족 물질로 이루어지 그룹 중 선택된 물질로 이루어질 수 있다.
상기 중공 부재 패턴은 상기 제1방향으로 나란한 스트립에 서로 이격되게 배치된다.
상기 질화물 시드층은 대략 5nm ~ 1㎛ 두께를 가진다.
상기 중공 부재 패턴은 개방된 단면이 사각형상, 사다리꼴, 및 반구형상 중 어느 하나일 수 있다.
본 발명의 다른 실시예에 따른 질화물 반도체 기판은:
기판 상에 형성된 질화물 시드층;
상기 질화물 시드층 상의 복수의 중공 부재 패턴; 및
상기 시드층 상에서 상기 중공 부재 패턴을 덮는 질화물 버퍼층;을 구비하며,
상기 중공 부재 패턴은 제1방향으로 상기 기판과 접촉하며, 상기 제1방향에서 양단이 개방된다.
본 발명의 또 다른 실시예에 따른 질화물 반도체 기판은:
기판 상에 형성된 질화물 시드층 패턴;
상기 기판 상에서 상기 질화물 시드층 패턴 사이에 형성된 복수의 중공 부재 패턴; 및
상기 시드층 상에서 상기 중공 부재 패턴을 덮는 질화물 버퍼층;을 구비하며,
상기 중공 부재 패턴은 제1방향으로 상기 기판과 접촉하며, 상기 제1방향에서 양단이 개방된다.
본 발명의 또 다른 실시예에 따른 질화물 반도체 기판의 제조방법은: 기판 상에 제1층을 형성하는 단계;
상기 제1층을 서로 나란하게 이격된 복수의 스트립으로 패터닝하여 제1층 패턴을 형성하는 단계;
상기 기판 상으로 상기 제1층 패턴을 덮는 제2층을 형성하는 단계;
상기 제2층을 패터닝하여 상기 제1층 패턴 상에서 상기 제1층 패턴을 노출하는 제2층 패턴을 형성하는 단계;
상기 제1층 패턴을 제거하여 상기 중공구조의 제2층 패턴을 형성하는 단계; 및
상기 기판 상에 순차적으로 질화물 시드층 및 질화물 버퍼층을 형성하는 단계;를 구비한다.
상기 제2층은 상기 제1층에 대해서 식각 선택성(etch selectivity)을 가진 물질로 형성된다.
상기 제1층 및 상기 제2층은, 감광층/실리콘 옥사이드, 감광층/실리콘 나이트라이드, 실리콘 옥사이드/실리콘 나이트라이드, 실리콘 나이트라이드/ 실리콘 옥사이드 중 어느 하나로 형성될 수 있다.
상기 제2층 패턴은 상기 제1층 길이방향의 양단이 개방된다.
본 발명의 다른 측면에 따르면, 상기 제1층 형성단계는, 상기 기판 상에 제1 질화물 시드층을 형성하고, 상기 제1 질화물 시드층 상에 제1층을 형성하는 단계이며,
상기 시드층 및 상기 질화물 버퍼층 형성단계는 상기 제1 질화물 시드층 상에 상기 질화물 버퍼층을 형성하는 단계일 수 있다.
본 발명의 또 다른 실시예에 따른 질화물 반도체 기판의 제조방법은:
기판 상에 질화물 시드층을 형성하는 단계;
상기 질화물 시드층을 패터닝하여 스트립 형상의 시드층 패턴을 형성하는 단계;
상기 기판 상에 상기 시드층 패턴을 덮는 제1층을 형성하는 단계;
상기 제1층을 패터닝하여 상기 시드층 패턴 사이에 스트립 형상의 제1층 패턴을 형성하는 단계;
상기 제1층 패턴 상을 덮는 제2층을 형성하는 단계;
상기 제2층을 패터닝하여 상기 제1층 패턴 상에서 상기 제1층 패턴을 노출하는 제2층 패턴을 형성하는 단계;
상기 제1층 패턴을 제거하여 중공구조의 제2층 패턴을 형성하는 단계; 및
상기 시드층 패턴 상으로 질화물 버퍼층을 형성하는 단계;를 구비한다.
일 실시예에 따른 중공 부재 패턴을 구비한 질화물 반도체 기판은 시드층 상에 형성된 버퍼층이 결함밀도가 낮은 수평성장 부분을 포함하므로 상기 기판 상에 양질의 질화물 반도체층을 형성할 수 있다.
다른 실시예에 따른 중공 부재 패턴을 이용한 질화물 반도체 기판의 제조방법에 따르면, 기판과 시드층의 계면에서 발생되는 스트레인과 스트레스가 중공 부재 패턴에 흡수되므로 버퍼층의 결함밀도가 감소된다.
도 1a 내지 도 1h는 일 실시예에 따른 중공 부재 패턴을 구비한 질화물 반도체 기판의 제조방법을 단계별로 보여주는 도면이다.
도 2a 내지 도 2h는 다른 실시예에 따른 중공 부재 패턴을 구비한 질화물 반도체 기판 제조방법을 단계별로 보여주는 도면이다.
도 3a 내지 도 3g는 또 다른 실시예에 따른 중공 부재 패턴을 구비한 질화물 반도체 기판의 제조방법을 단계별로 보여주는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1a 내지 도 1h는 일 실시예에 따른 중공 부재 패턴을 구비한 질화물 반도체 기판(100)의 제조방법을 단계별로 보여주는 도면이다.
도 1a를 참조하면, 기판(110) 상에 제1 유전층(120)을 증착한다. 기판(110)은 실리콘, 사파이어, 실리콘 카바이드(SiC), 글래스, III-V 족 물질 (GaAs, InP, InSb) 등으로 형성될 수 있다. 제1 유전층(120)은 실리콘 옥사이드층일 수 있으며, 대략 50nm ~ 10㎛ 두께로 형성될 수 있다.
제1 유전층(120) 상에 감광제(미도시)를 도포하고, 감광제를 패터닝하여 제1 유전층(120) 상에 감광제 패턴(130)을 형성한다. 감광제 패턴(130)은 스트립 형상으로 서로 이격되게 나란하게 형성된다.
도 1b를 참조하면, 감광제 패턴(130)을 마스크로 하여 제1 유전층(120)을 건식 식각하여 서로 나란하게 배치된 스트립 형상의 제1 유전층 패턴(122)을 형성한다. 제1 유전층 패턴(122)의 단면은 건식 식각시 식각 각도에 따라서 사다리꼴 형상(도 1b 참조)이거나 사각형상일 수 있다. 또는 반구형상일 수 있다.
도 1c 및 도 1d를 참조한다. 도 1d는 도 1c의 평면도이다. 감광제 패턴(130)을 제거한 후, 기판(110) 위로 제1 유전층 패턴(122)을 덮는 제2 유전층(140)을 증착한다. 제2 유전층(140)은 제1 유전층(120)과 선택적으로 식각되는 물질로 이루어진다. 예컨대, 제1 유전층(120)이 실리콘 옥사이드로 이루어진 경우, 제2 유전층(140)은 실리콘 나이트라이드로 형성될 수 있다. 제1 유전층(120)이 실리콘 나이트라이드로 이루어진 경우, 제2 유전층(140)은 실리콘 옥사이드일 수 있다. 제1 유전층(120)은 감광제로 형성될 수 있으며, 제2 유전층(140)은 실리콘 옥사이드 또는 실리콘 실리콘 나이트라이드로 형성될 수 있다. 제2 유전층(140)은 대략 10nm ~ 500nm 두께로 형성될 수 있다.
이어서, 제2 유전층(140) 상으로 감광제(미도시)를 도포한 후, 감광제를 패터닝하여 감광제 패턴(150)을 제2 유전층(140) 상에 형성된다. 감광제 패턴(150)은 도 1c에서 보면 오목하게 형성된 제2 유전층(140)의 바닥을 노출시킨다. 한편, 제1 유전층 패턴(122)의 길이방향(화살표 A 방향)에서 보면, 도 1d에서 보듯이 감광제 패턴(150)은 제1 유전층 패턴(122)의 길이방향(스트립 방향, A 방향)으로 서로 이격되게 복수의 패턴으로 형성된다.
도 1e 및 도 1f를 참조한다. 도 1f는 도 1e의 평면도이다. 감광제 패턴(150)에 노출된 제2 유전층(140)을 제거한다. 이어서, 감광제 패턴(150)을 제거한다. 제1 유전층 패턴(122) 상으로 제2 유전층 패턴(142)이 형성된다. 제2 유전층 패턴(142)은 감광제 패턴(150)과 같은 형상이며, 대략 사각형상이다.
도 1g를 참조하면, 기판(110) 위로 습식식각을 하여 제1 유전층(120)을 제거한다. 제2 유전층 패턴(142)으로 덮힌 제1 유전층(120)은 도 1f에서 보듯이 에천트가 화살표 방향으로 들어가므로 식각되어서 제거된다. 제2 유전층 패턴(142)은 중공 구조의 패턴이며, 스트립 방향(도 1d의 A 방향)으로 기판(110)과 접촉하며, 스트립 방향의 양단이 개방된다.
도 1h를 참조하면, 기판(110) 위로 GaN 또는 AlN 또는 AlGaN으로 된 질화물 시드층(160)을 형성한다. 시드층(160)은 대략 500~600℃에서 느린 속도로 5nm ~ 1㎛ 두께로 증착된다.
이어서, 시드층(160) 상에 버퍼층(170)을 형성한다. 질화물 버퍼층(170)은 GaN으로 형성될 수 있다. 버퍼층(170)은 대략 500~1000℃에서 시드층(160) 보다 같거나 높은 온도에서 빠른 속도로 성장된다. 도 1h의 결과물은 본 발명의 실시예에 따른 중공 부재 패턴을 구비한 질화물 기판(110)이 된다.
상기 실시예에 따른 중공 부재 패턴을 이용한 질화물 반도체 기판의 제조방법에 따르면, 기판(110)과 시드층(160)의 계면에서 발생되는 스트레인과 스트레스가 중공 부재 패턴(142)에 흡수되므로 시드층(160)의 결함밀도가 감소되며, 따라서, 버퍼층(170)의 결함밀도가 감소된다.
또한, 기판(110) 위에 형성된 시드층(160)은 수직성장된 질화물 반도체이므로, 결함밀도가 상대적으로 높다. 반면에, 버퍼층(170)은 시드층(160)으로부터 수직으로 성장된 부분과, 중공 부재 패턴(142) 상으로 수평으로 성장된 부분을 포함한다. 수평성장된 부분의 결함밀도는 상대적으로 낮으므로, 버퍼층(170)의 결함밀도는 시드층(160)에 비해서 낮아진다. 결과적으로 버퍼층(170)의 결함밀도는 감소된다.
본 발명의 실시예에 따른 질화물 기판(100)은 잘 알려진 방법으로 그 위에 질화물 반도체층을 형성하여 발광 다이오드, 레이저 다이오드, 및 트랜지스터 등을 제조할 수 있다.
도 2a 내지 도 2h는 다른 실시예에 따른 중공 부재 패턴을 구비한 질화물 반도체 기판(200)의 제조방법을 단계별로 보여주는 도면이다.
도 2a를 참조하면, 기판(210) 상에 질화물 시드층(212)을 형성한다. 기판(210)은 실리콘, 사파이어, 실리콘 카바이드(SiC), 글래스, III-V 족 물질 (GaAs, InP, InSb) 등으로 형성될 수 있다. 질화물 시드층(212)은 GaN 또는 AlGaN으로 형성될 수 있다. 시드층(212)은 대략 500~600℃에서 느린 속도로 5nm ~ 1㎛ 두께로 성장된다.
시드층(212) 상에 제1 유전층(220)을 증착한다. 제1 유전층(220)은 실리콘 옥사이드층일 수 있으며, 대략 50nm ~ 10㎛ 두께로 형성될 수 있다.
제1 유전층(220) 상에 감광제(미도시)를 도포하고, 감광제를 패터닝하여 제1 유전층(220) 상에 감광제 패턴(230)을 형성한다. 감광제 패턴(230)은 스트립 형상으로 서로 이격되게 나란하게 형성된다.
도 2b를 참조하면, 감광제 패턴(230)을 마스크로 하여 제1 유전층(220)을 건식 식각하여 서로 나란하게 배치된 스트립 형상의 제1 유전층 패턴(222)을 형성한다. 제1 유전층 패턴(222)의 단면은 건식 식각시 식각 각도에 따라서 사다리꼴 형상(도 2b 참조)이거나 사각형상일 수 있다. 또는 반구형상일 수 있다.
도 2c 및 도 2d를 참조한다. 도 2d는 도 2c의 평면도이다. 감광제 패턴(250)을 제거한 후, 기판(210) 위로 제1 유전층 패턴(222)을 덮는 제2 유전층(240)을 증착한다. 제2 유전층(240)은 제1 유전층(220)과 선택적으로 식각되는 물질로 이루어진다. 예컨대, 제1 유전층(220)이 실리콘 옥사이드로 이루어진 경우, 제2 유전층(240)은 실리콘 나이트라이드로 형성될 수 있다. 제1 유전층(220)이 실리콘 나이트라이드로 이루어진 경우, 제2 유전층(240)은 실리콘 옥사이드일 수 있다. 제1 유전층(220)은 감광제로 형성될 수 있으며, 제2 유전층(240)은 실리콘 옥사이드 또는 실리콘 실리콘 나이트라이드로 형성될 수 있다. 제2 유전층(240)은 대략 10nm ~ 500nm 두께로 형성될 수 있다.
이어서, 제2 유전층(240) 상으로 감광제(미도시)를 도포한 후, 감광제를 패터닝하여 감광제 패턴(250)을 제2 유전층(240) 상에 형성된다. 감광제 패턴(250)은 도 2c에서 보면 오목하게 형성된 제2 유전층(240)의 바닥을 노출시킨다. 한편, 제1 유전층 패턴(222)의 길이방향(화살표 A 방향)에서 보면, 도 2d에서 보듯이 감광제 패턴(250)은 제1 유전층 패턴(222)의 길이방향(스트립 방향, A 방향)으로 서로 이격되게 복수의 패턴으로 형성된다.
도 2e 및 도 2f를 참조한다. 도 2f는 도 2e의 평면도이다. 감광제 패턴(250)에 노출된 제2 유전층(240)을 제거한다. 이어서, 감광제 패턴(250)을 제거한다. 제1 유전층 패턴(222) 상으로 제2 유전층 패턴(242)이 형성된다. 제2 유전층 패턴(242)은 감광제 패턴(250)과 같은 형상이며, 대략 사각형상이다.
도 2g를 참조하면, 기판(210) 위로 습식식각을 하여 제1 유전층(220)을 제거한다. 제2 유전층 패턴(242)으로 덮힌 제1 유전층(220)은 도 2f에서 보듯이 에천트가 화살표 방향으로 들어가므로 식각되어서 제거된다. 제2 유전층 패턴(242)은 중공 구조이며, 스트립 방향(도 2d의 A 방향)으로 기판(210)과 접촉하며, 스트립 방향의 양단이 개방된다.
도 2h를 참조하면, 시드층(212) 상에 질화물 버퍼층(270)을 형성한다. 질화물 버퍼층(270)은 GaN으로 형성될 수 있다. 버퍼층(270)은 대략 500~1000℃에서 성장된다. 도 2h의 결과물은 본 발명의 실시예에 따른 중공 부재 패턴을 구비한 질화물 기판(200)이 된다.
기판(210) 위에 형성된 시드층(212)은 수직성장된 질화물 반도체가 형성되므로, 결함밀도가 상대적으로 높다. 반면에, 버퍼층(270)은 시드층(260)으로부터 수직으로 성장된 부분과, 마스크 상으로 수평으로 성장된 부분을 포함한다. 수평성장된 부분의 결함밀도는 상대적으로 낮으므로, 버퍼층(270)의 결함밀도는 시드층(212)에 비해서 낮아진다.
도 2a ~ 도 2h의 설명의 제조방법은 중공 부재 패턴(242) 내에서의 버퍼층의 성장을 억제한다.
도 3a 내지 도 3g는 또 다른 실시예에 따른 중공 부재 패턴을 구비한 질화물 반도체 기판(300)의 제조방법을 단계별로 보여주는 도면이다.
도 3a를 참조하면, 기판(310) 상에 질화물 시드층(미도시)을 형성한다. 기판(310)은 실리콘, 사파이어, 실리콘 카바이드(SiC), 글래스, III-V 족 물질 (GaAs, InP, InSb) 등으로 형성될 수 있다. 질화물 시드층은 GaN 또는 AlGaN으로 형성될 수 있다. 시드층은 대략 500~600℃에서 느린 속도로 5nm ~ 1㎛ 두께로 성장된다.
시드층을 패터닝하여 시드층 패턴(312)을 형성한다. 시드층 패턴(312)은 서로 이격되게 형성된 복수의 스트립 형상을 가진다.
시드층 패턴(312) 상에 제1 유전층(320)을 증착한다. 제1 유전층(320)은 실리콘 옥사이드층일 수 있으며, 대략 50nm ~ 10㎛ 두께로 형성될 수 있다.
도 3b를 참조하면, 제1 유전층(320) 상에 감광제(미도시)를 도포하고, 감광제를 패터닝하여 제1 유전층(320) 상에 감광제 패턴(330)을 형성한다. 감광제 패턴(330)은 스트립 형상으로 서로 이격되게 나란하게 형성되며, 기판(310) 위에서 보면, 시드층 패턴(312) 사이로 형성된다.
도 3c를 참조하면, 감광제 패턴(330)을 마스크로 하여 제1 유전층(320)을 건식 식각하여 서로 나란하게 배치된 스트립 형상의 제1 유전층 패턴(322)을 형성한다. 제1 유전층 패턴(322)은 시드층 패턴(312) 사이에 형성된다. 제1 유전층 패턴(322)의 단면은 건식 식각시 식각 각도에 따라서 사다리꼴 형상(도 3b 참조)이거나 사각형상일 수 있다. 또는 반구형상일 수 있다.
도 3d를 참조하면, 감광제 패턴(350)을 제거한 후, 기판(310) 위로 시드층 패턴(312) 및 제1 유전층 패턴(322)을 덮는 제2 유전층(340)을 증착한다. 제2 유전층(340)은 제1 유전층(320)과 선택적으로 식각되는 물질로 이루어진다. 예컨대, 제1 유전층(320)이 실리콘 옥사이드로 이루어진 경우, 제2 유전층(340)은 실리콘 나이트라이드로 형성될 수 있다. 제1 유전층(320)이 실리콘 나이트라이드로 이루어진 경우, 제2 유전층(340)은 실리콘 옥사이드일 수 있다. 제1 유전층(320)은 감광제로 형성될 수 있으며, 제2 유전층(340)은 실리콘 옥사이드 또는 실리콘 실리콘 나이트라이드로 형성될 수 있다. 제2 유전층(340)은 대략 10nm ~ 500nm 두께로 형성될 수 있다.
도 3e를 참조하면, 제2 유전층(340)을 패터닝하여 제2 유전층(340)의 바닥을 노출시키는 제2 유전층 패턴(342)을 형성한다. 한편, 제1 유전층 패턴(322)의 스트립 방향에서 보면, 제1 유전층 패턴(322)의 길이방향(스트립 방향)으로 서로 이격되게 복수의 제2 유전층 패턴(342)이 형성된다.
도 3f를 참조하면, 기판(310) 위로 습식식각을 하여 제1 유전층 패턴(322)을 제거한다. 제2 유전층 패턴(342)으로 덮힌 제1 유전층 패턴(322)은 제2 유전층 패턴(342)에 의해 노출된 영역으로부터 제2 유전층 패턴(342)의 하부에 에천트가 들어가므로 식각되어서 제거된다. 제2 유전층 패턴(342)은 중공 구조이며, 스트립 방향으로 시드층 패턴(312)와 접촉하며, 스트립 방향의 양단이 개방된다. 도 3f에서는 제2 유전층 패턴(342)이 시드층 피턴(312)와 접촉되게 형성되었지만, 도 3c에서의 패터닝 폭에 따라 제2 유전층 패턴(342)이 기판(310)과 접촉되게 형성될 수도 있다.
도 3g를 참조하면, 시드층 패턴(312) 상에 질화물 버퍼층(370)을 형성한다. 질화물 버퍼층(370)은 GaN으로 형성될 수 있다. 버퍼층(370)은 대략 800~1000℃에서 증착된다. 도 3g의 결과물은 본 발명의 실시예에 따른 중공 부재 패턴을 구비한 질화물 기판(300)이 된다.
기판(310) 위에 형성된 시드층 패턴(312)은 수직성장된 질화물 반도체가 형성되므로, 결함밀도가 상대적으로 높다. 반면에, 버퍼층(370)은 시드층(360)으로부터 수직으로 성장된 부분과, 마스크 상으로 수평으로 성장된 부분을 포함한다. 수평성장된 부분의 결함밀도는 상대적으로 낮으므로, 버퍼층(370)의 결함밀도는 시드층(312)에 비해서 낮아진다.
도 3a ~ 도 3g의 설명의 제조방법은 중공 부재 패턴(342) 내에서의 버퍼층의 성장을 상술한 실시예 보다 더 억제할 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

Claims (31)

  1. 기판 상에 배치되며, 상기 기판과 접촉하며 상기 기판과의 사이가 속이 빈 복수의 중공 부재 패턴;
    상기 중공 부재 패턴 사이에서 상기 기판과 접촉되게 형성되며 상기 중공 부재 패턴 보다 낮게 형성된 질화물 시드층; 및
    상기 시드층 상에서 상기 중공 부재 패턴을 덮는 질화물 버퍼층;을 구비하며,
    상기 중공 부재 패턴은 제1방향으로 상기 기판과 접촉하며, 상기 제1방향에서 양단이 개방된 질화물 반도체 기판.
  2. 제 1 항에 있어서,
    상기 기판은, 실리콘, 사파이어, 실리콘 카바이드, 유리, III-V족 물질로 이루어지 그룹 중 선택된 물질로 이루어진 질화물 반도체 기판.
  3. 제 1 항에 있어서,
    상기 중공 부재 패턴은 상기 제1방향으로 나란한 스트립에 서로 이격되게 배치된 질화물 반도체 기판.
  4. 제 1 항에 있어서,
    상기 질화물 시드층은 5nm ~ 1㎛ 두께를 가지는 질화물 반도체 기판.
  5. 제 1 항에 있어서,
    상기 중공 부재 패턴은 개방된 단면이 사각형상, 사다리꼴, 및 반구형상 중 어느 하나인 질화물 반도체 기판.
  6. 기판 상에 형성되며 그 상면이 평평한 질화물 시드층;
    상기 질화물 시드층 상면에 접촉하며 상기 질화물 시드층과의 사이가 속이 빈 복수의 중공 부재 패턴;
    상기 시드층으로부터 연장되어서 상기 중공 부재 패턴을 덮는 질화물 버퍼층;을 구비하며,
    상기 중공 부재 패턴은 제1방향으로 상기 시드층과 접촉하며, 상기 제1방향에서 양단이 개방된 질화물 반도체 기판.
  7. 제 6 항에 있어서,
    상기 기판은, 실리콘, 사파이어, 실리콘 카바이드, 유리, III-V족 물질로 이루어지 그룹 중 선택된 물질로 이루어진 질화물 반도체 기판.
  8. 제 6 항에 있어서,
    상기 중공 부재 패턴은 상기 제1방향으로 나란한 스트립에 서로 이격되게 배치된 질화물 반도체 기판.
  9. 제 6 항에 있어서,
    상기 질화물 시드층은 5nm ~ 1㎛ 두께를 가지는 질화물 반도체 기판.
  10. 제 6 항에 있어서,
    상기 중공 부재 패턴은 개방된 단면이 사각형상, 사다리꼴, 및 반구형상 중 어느 하나인 질화물 반도체 기판.
  11. 기판 상에 형성된 복수의 질화물 시드층 패턴;
    상기 기판 상에서 상기 질화물 시드층 패턴 사이에 형성되며 상기 기판과의 사이가 속이 빈 복수의 중공 부재 패턴; 및
    상기 질화물 시드층 패턴으로부터 연장되어서 상기 중공 부재 패턴을 덮는 질화물 버퍼층;을 구비하며,
    상기 중공 부재 패턴은 제1방향으로 상기 기판 또는 상기 시드층 패턴과 접촉하며, 상기 제1방향에서 양단이 개방된 질화물 반도체 기판.
  12. 제 11 항에 있어서,
    상기 질화물 시드층 패턴은 스트립 형상인 질화물 반도체 기판.
  13. 제 11 항에 있어서,
    상기 기판은, 실리콘, 사파이어, 실리콘 카바이드, 유리, III-V족 물질로 이루어지 그룹 중 선택된 물질로 이루어진 질화물 반도체 기판.
  14. 제 11 항에 있어서,
    상기 중공 부재 패턴은 상기 제1방향으로 나란한 스트립에 서로 이격되게 배치된 질화물 반도체 기판.
  15. 제 11 항에 있어서,
    상기 질화물 시드층은 5nm ~ 1㎛ 두께를 가지는 질화물 반도체 기판.
  16. 제 11 항에 있어서,
    상기 중공 부재 패턴은 개방된 단면이 사각형상, 사다리꼴, 및 반구형상 중 어느 하나인 질화물 반도체 기판.
  17. 기판 상에 제1 유전층을 형성하는 단계;
    상기 제1 유전층을 서로 나란하게 이격된 복수의 스트립으로 패터닝하여 제1 유전층 패턴을 형성하는 단계;
    상기 기판 상으로 상기 제1 유전층 패턴을 덮는 제2 유전층을 형성하는 단계;
    상기 제2 유전층을 패터닝하여 상기 제1 유전층 패턴 상에서 상기 제1 유전층 패턴을 노출하는 제2 유전층 패턴을 형성하는 단계;
    상기 제1 유전층 패턴을 제거하여 중공구조의 제2 유전층 패턴을 형성하는 단계; 및
    상기 제2 유전층 패턴 사이에서 상기 기판 상에 질화물 시드층을 성장시키는 단계; 및
    상기 질화물 시드층으로부터 질화물 버퍼층을 성장시켜서 상기 제2 유전층 패턴을 덮는 단계;를 구비한 질화물 반도체 기판의 제조방법.
  18. 제 17 항에 있어서,
    상기 기판은, 실리콘, 사파이어, 실리콘 카바이드, 유리, III-V족 물질로 이루어지 그룹 중 선택된 물질로 이루어진 질화물 반도체 기판의 제조방법.
  19. 제 17 항에 있어서,
    상기 제2 유전층은 상기 제1 유전층에 대해서 식각 선택성(etch selectivity)을 가진 물질로 형성되는 질화물 반도체 기판의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 유전층 및 상기 제2 유전층은, 감광층/실리콘 옥사이드, 감광층/실리콘 나이트라이드, 실리콘 옥사이드/실리콘 나이트라이드, 실리콘 나이트라이드/ 실리콘 옥사이드 중 어느 하나로 형성된 질화물 반도체 기판의 제조방법.
  21. 제 17 항에 있어서,
    상기 제2 유전층 패턴은 상기 제1 유전층 길이방향의 양단이 개방된 질화물 반도체 기판의 제조방법.
  22. 제 17 항에 있어서,
    상기 제2 유전층 패턴은 개방된 단면이 사각형상, 사다리꼴, 및 반구형상 중 어느 하나인 질화물 반도체 기판의 제조방법.
  23. 제 17 항에 있어서,
    상기 질화물 시드층은 5nm ~ 1㎛ 두께를 가지는 질화물 반도체 기판의 제조방법.
  24. 제 17 항에 있어서,
    상기 제1 유전층 형성단계는, 상기 기판 상에 제1 질화물 시드층을 형성하고, 상기 제1 질화물 시드층 상에 제1 유전층을 형성하는 단계이며,
    상기 시드층 및 상기 질화물 버퍼층 형성단계는 상기 제1 질화물 시드층 상에 상기 질화물 버퍼층을 형성하는 단계인 질화물 반도체 기판의 제조방법.
  25. 기판 상에 질화물 시드층을 형성하는 단계;
    상기 질화물 시드층을 패터닝하여 스트립 형상의 시드층 패턴을 형성하는 단계;
    상기 기판 상에 상기 시드층 패턴을 덮는 제1 유전층을 형성하는 단계;
    상기 제1 유전층을 패터닝하여 상기 시드층 패턴 사이에 스트립 형상의 제1 유전층 패턴을 형성하는 단계;
    상기 제1 유전층 패턴 상을 덮는 제2 유전층을 형성하는 단계;
    상기 제2 유전층을 패터닝하여 상기 제1 유전층 패턴 상에서 상기 제1 유전층 패턴을 노출하는 제2 유전층 패턴을 형성하는 단계;
    상기 제1 유전층 패턴을 제거하여 중공구조의 제2 유전층 패턴을 형성하는 단계;
    상기 시드층 패턴 상으로 질화물 버퍼층을 형성하는 단계;를 구비한 질화물 반도체 기판의 제조방법.
  26. 제 25 항에 있어서,
    상기 기판은, 실리콘, 사파이어, 실리콘 카바이드, 유리, III-V족 물질로 이루어지 그룹 중 선택된 물질로 이루어진 질화물 반도체 기판의 제조방법.
  27. 제 25 항에 있어서,
    상기 제2 유전층은 상기 제1 유전층에 대해서 식각 선택성(etch selectivity)을 가진 물질로 형성되는 질화물 반도체 기판의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 유전층 및 상기 제2 유전층은, 각각 감광층 및 실리콘 옥사이드, 감광층 및 실리콘 나이트라이드, 실리콘 옥사이드 및 실리콘 나이트라이드, 실리콘 나이트라이드 및 실리콘 옥사이드 중 어느 하나로 형성된 질화물 반도체 기판의 제조방법.
  29. 제 25 항에 있어서,
    상기 제2 유전층 패턴은 상기 제1 유전층 길이방향의 양단이 개방된 질화물 반도체 기판의 제조방법.
  30. 제 25 항에 있어서,
    상기 제2 유전층 패턴은 개방된 단면이 사각형상, 사다리꼴, 및 반구형상 중 어느 하나인 질화물 반도체 기판의 제조방법.
  31. 제 25 항에 있어서,
    상기 질화물 시드층은 5nm ~ 1㎛ 두께를 가지는 질화물 반도체 기판의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102099877B1 (ko) 2013-11-05 2020-04-10 삼성전자 주식회사 질화물 반도체 디바이스의 제조 방법
JP6966343B2 (ja) * 2018-01-31 2021-11-17 京セラ株式会社 結晶成長方法および半導体素子の製造方法
JP7090201B2 (ja) * 2018-01-31 2022-06-23 京セラ株式会社 結晶成長方法および半導体素子用基板
CN109950201B (zh) * 2019-03-25 2021-11-23 京东方科技集团股份有限公司 光电器件外延结构的制造方法
JP7298111B2 (ja) * 2019-06-07 2023-06-27 日亜化学工業株式会社 発光素子及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030143771A1 (en) * 1999-11-15 2003-07-31 Matsushita Electric Industrial Co., Ltd. Method of fabricating nitride semiconductor, method of fabricating nitride semiconductor device, nitride semiconductor device, semiconductor light emitting device and method of fabricating the same
US20040147096A1 (en) 2003-01-20 2004-07-29 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362682A (en) * 1980-04-10 1994-11-08 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
US6015979A (en) 1997-08-29 2000-01-18 Kabushiki Kaisha Toshiba Nitride-based semiconductor element and method for manufacturing the same
DE60030279T2 (de) * 1999-03-17 2007-08-30 Mitsubishi Cable Industries, Ltd. Halbleiterbasis, ihre herstellungsmethode und halbleiterkristallherstellungsmethode
US6627974B2 (en) * 2000-06-19 2003-09-30 Nichia Corporation Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate
JP2002208722A (ja) 2001-01-09 2002-07-26 Osaka Gas Co Ltd 半導体素子およびその製造方法
JP3698061B2 (ja) * 2001-02-21 2005-09-21 日亜化学工業株式会社 窒化物半導体基板及びその成長方法
KR100744933B1 (ko) * 2003-10-13 2007-08-01 삼성전기주식회사 실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법
KR100533910B1 (ko) 2004-01-15 2005-12-07 엘지전자 주식회사 고품질 질화물 반도체 박막 성장 방법
TWI244222B (en) * 2004-03-11 2005-11-21 Epistar Corp A ternary nitride buffer layer containing nitride light-emitting device and manufacturing method of the same
KR101020473B1 (ko) * 2008-11-26 2011-03-08 한국광기술원 발광소자 및 그의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030143771A1 (en) * 1999-11-15 2003-07-31 Matsushita Electric Industrial Co., Ltd. Method of fabricating nitride semiconductor, method of fabricating nitride semiconductor device, nitride semiconductor device, semiconductor light emitting device and method of fabricating the same
US20040147096A1 (en) 2003-01-20 2004-07-29 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride substrate

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