JP3869662B2 - 半導体層の形成方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体層の形成方法に関し、特に、下地基板または基板上に形成された下地層などの下地上にマスク層を用いて半導体層を横方向成長させる半導体層の形成方法に関する。
【0002】
【従来の技術】
従来、下地基板または基板上に形成された下地層などの下地上に半導体層を成長させる技術が知られている。そして、成長される半導体層とは格子定数が異なる下地や転位欠陥の多い下地を用いて、トランジスタやレーザダイオードなどの半導体素子の能動層となる半導体層を形成する技術が開発されている。このような半導体層を形成する場合、素子動作に寄与する半導体層(能動層)の結晶欠陥を減らすことによって、結晶品質を向上させることが半導体素子の特性上極めて重要である。
【0003】
半導体層の結晶欠陥を低減する手法としては、従来、2段階に成長を行う方法が知られている。この手法は、たとえば、H.Amano他:Appl.Phys.Lett.48,353(1986)などに開示されている。この手法では、下地上に低温で厚みの薄いバッファ層を成長させた後、そのバッファ層上に素子に使用する半導体層を高温で成長させる。
【0004】
しかしながら、上記2段階成長を行う方法では、下地とその下地上に形成する半導体層との格子定数の差が大きい場合には、半導体層の結晶欠陥を十分に低減するのが困難である場合が多い。
【0005】
そこで、従来、選択成長と横方向成長とを組み合わせたマイクロチャネルエピタキシ(MCE)法を用いて半導体層の結晶欠陥を低減する手法が開発されている。このマイクロチャネルエピタキシ法は、たとえば、T.Nishinaga他,Jpn.J.Appl.Phys.27,1964(1988)などに開示されている。
【0006】
図19〜図21は、上記した従来のマイクロチャネルエピタキシ法を用いて半導体層を成長させるプロセスを説明するための断面図である。次に、図19〜図21を参照して、従来のマイクロチャネルエピタキシ法を用いた半導体層の形成方法について説明する。
【0007】
まず、図19に示すように、下地基板または基板上に形成された下地層からなる下地101の表面上に、下地101の表面の一部が露出されるように、選択成長用のマスク層102を形成する。
【0008】
次に、図20に示すように、下地101の露出された表面部分から半導体層103を成長させる。この場合、露出された下地101の上面上において、半導体層103は、まず、上方向に成長する。これにより、露出された下地101の上面上に、断面が三角形状のファセット構造を有する半導体層103が成長される。 さらに、下地101の上面上における半導体層103の成長が進むと、半導体層103は、横方向にも成長する。この半導体層103の横方向成長によって、マスク層102上にも半導体層103が形成される。
【0009】
さらに、半導体層103を横方向成長させると、図21に示すように、ファセット構造の各半導体層103が合体して連続膜となる。これにより、平坦な上面を有する半導体層103が形成される。
【0010】
上記のようなマイクロチャネルエピタキシ法を用いた半導体層103の形成方法では、下地101の欠陥(転位欠陥など)が一部しか上層の半導体層103に伝播しないため、良質な半導体層103を得ることができる。
【0011】
【発明が解決しようとする課題】
上記した従来のMCE法によって形成した半導体層103では、平均的な結晶品質は向上する。しかし、従来のMCE法によって形成した半導体層103では、選択成長用のマスク層102との位置関係によってその特性に分布が生じる。したがって、選択成長用のマスク層102との位置関係を規定してその半導体層103を用いて半導体素子を形成するのが好ましい。
【0012】
しかしながら、上記した選択成長用のマスク層102は、比較的厚い半導体層103によって埋め込まれるため、このマスク層102のパターンに合わせて半導体層103の表面に素子を作製するのが困難であった。そのため、従来では、素子特性のバラツキが大きくなるという不都合があった。その結果、従来では、十分均一な特性を有する半導体素子を形成するのが困難であるという問題点があった。
【0013】
この発明は上記のような課題を解決するためになされたものであり、
この発明の一つの目的は、良好な特性を有する素子を均一性よく形成することが可能な半導体層の形成方法を提供することである。
【0014】
この発明のもう一つの目的は、選択成長用のマスク層と半導体素子との位置関係を正確に設定することが可能な半導体層の形成方法を提供することである。
【0015】
【課題を解決するための手段】
この発明の一の局面による半導体層の形成方法は、下地上の所定領域に、第1マスク層を形成する工程と、下地上に、第1マスク層よりも広い幅を有する第2マスク層を形成する工程と、第1マスク層および第2マスク層をマスクとして、下地上から第1及び第2マスク層上に至るまで半導体層を選択横方向成長させる工程と、を備え、半導体層を選択横方向成長させる工程において、第1マスク層上では半導体層を合体させて連続膜とすると共に、第2マスク上では半導体層がつながらずに開口部が形成されるように半導体層を成長させることを特徴とする。なお、本発明の下地は、下地となる基板自体や基板表面上に形成された下地層を含む広い概念である。
【0016】
この一の局面による半導体層の形成方法では、上記のように構成することによって、第2マスク層上に半導体層を成長させた場合に、第2マスク層が開口部によって露出される。これにより、半導体層上に半導体素子を形成する場合に、第2マスク層を基準として、パターンニングを行うことができる。その結果、第2マスク層と半導体素子との位置関係を正確に設定することができる。これにより、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【0017】
上記一の局面による半導体層の形成方法において、好ましくは、第2マスク層の最短部の幅は、半導体層の厚みの2倍以上である。このように構成すれば、半導体層を成長させた場合に、容易に、第2マスク層上に開口部を形成することができる。また、好ましくは、第2マスク層は、半導体素子が形成されない領域に形成される。このように構成すれば、半導体素子を形成する際に、第2マスク層を容易に位置基準として用いることができる。
【0018】
上記の場合、第2マスク層は、下地上に、少なくとも2つ形成されている。このように構成すれば、第2マスク層を位置基準として、半導体層上に半導体素子を形成する際に、左右方向および回転方向における第2マスク層と半導体素子との位置関係を正確に特定することができる。
【0019】
また、上記の場合、開口部内に露出された第2マスク層を位置基準として、半導体層上に、半導体素子を形成する工程をさらに備えるようにしてもよい。このように構成すれば、第2マスク層と半導体素子との位置関係を正確に設定することができる。これにより、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【0020】
この場合、半導体素子を形成する工程は、開口部内に露出された第2マスク層を位置基準として、半導体レーザ素子のリッジ部を形成する工程を含んでいてもよい。このように構成すれば、第2マスク層と半導体レーザ素子のリッジ部との位置関係を正確に特定することができる。
【0021】
また、上記の場合、半導体素子を形成する工程は、開口部内に露出された第2マスク層を位置基準として、半導体層上に形成される電解効果トランジスタのゲート電極をパターンニングする工程を含んでいてもよい。このように構成すれば、第2マスク層と電解効果トランジスタのゲート電極との位置関係を正確に特定することができる。
【0022】
また、上記の場合、半導体層は、下地よりも結晶欠陥密度が低くてもよい。また、半導体層の格子定数は、下地の格子定数と異なっていてもよい。
【0023】
上記の場合、半導体層は、窒化物系半導体層を含んでいてもよい。また、第1および第2マスク層は、酸化シリコン、窒化物および高融点金属からなるグループより選択される1つを含むのが好ましい。このように構成すれば、基板上に半導体層を容易に選択的に横方向成長させることができる。
【0024】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【0025】
(第1実施形態)
図1〜図4は、本発明の第1実施形態による半導体層の形成方法を説明するための断面図である。以下、図1〜図4を参照して、第1実施形態の半導体層の形成方法について説明する。
【0026】
まず、図1に示すように、下地基板または基板上に形成した下地層からなる下地1上の所定領域に、SiO2膜からなるストライプ状(細長状)の第1マスク層2aおよび第2マスク層2bを形成する。第1マスク層2aは、素子が形成される領域に複数形成し、第2マスク層2bは、素子が形成されない領域に少なくとも2つ形成する。ここで、第2マスク層2bは、後の工程において、半導体層3を横方向成長させた場合に半導体層3が繋がらずに開口部3aが形成されるような幅を有するように形成する。具体的には、第2マスク層2bの幅を、半導体層3の厚みの2倍以上になるように形成する。なお、第1マスク層2aは、従来のマスク層102(図19参照)と同様の幅で形成する。
【0027】
次に、図2に示すように、第1マスク層2aおよび第2マスク層2bをマスクとして、下地1の露出した表面上に半導体層3を選択的に成長する。この場合、露出された下地1の上面上において、半導体層3は、まず、上方向に成長する。これにより、露出された下地1の上面上に、断面が三角形状のファセット構造を有する半導体層3が成長される。さらに、下地1の露出された上面上における半導体層3の成長が進むと、半導体層3は、横方向にも成長する。この半導体層3の横方向成長によって、第1マスク層2aおよび第2マスク層2bの上にも、半導体層3が形成される。
【0028】
さらに、半導体層3を横方向成長させると、図3に示すように、第1マスク層2a(素子が形成される領域)上では、ファセット構造の半導体層3が合体して連続膜になるとともに、第2マスク層2b上では、開口部3aが形成されて第2マスク層2bの一部表面が露出される。
【0029】
次に、図4に示すように、開口部3a内に露出された第2マスク層2bを位置基準として、半導体層3の上面上に素子パターン4を形成する。これにより、半導体層3上に、素子パターン4を含む半導体素子が形成される。この場合、半導体層3は、半導体素子の能動層を構成する。
【0030】
第1実施形態の半導体層の形成方法では、上記のように、第2マスク層2bを、その上に半導体層3を形成した場合に半導体層3が繋がらずに開口部3aが形成されるような幅を有するように形成することによって、第2マスク層2b上に半導体層3を成長させた場合に、第2マスク層2bの上面の一部が開口部3aによって露出される。これにより、半導体層3上に半導体素子を形成する場合に、第2マスク層2bを位置基準として、パターンニングを行うことができる。その結果、第2マスク層2bと半導体素子との位置関係を正確に設定することができる。これにより、マスク層との位置関係によりその特性に分布が生じる半導体素子においても、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【0031】
また、第2マスク層2bの幅を、半導体層3の厚みの2倍以上になるように構成することによって、半導体層3を成長させた場合に、容易に、第2マスク層2b上に開口部3aを形成することができる。
【0032】
また、下地1上に第2マスク層2bを少なくとも2つ形成することによって、第2マスク層2bを位置基準として、半導体層3上に半導体素子を形成する際に、左右方向および回転方向における第2マスク層2bと半導体素子との位置関係を正確に特定することができる。
【0033】
(第2実施形態)
図5〜図8は、本発明の第2実施形態による半導体層の形成方法を説明するための断面図である。この第2実施形態では、GaN系電界効果トランジスタ(FET)の製造方法に本発明の半導体層の形成方法を適用した場合の例を示している。
【0034】
以下、図5〜図8を参照して、第2実施形態による半導体層の形成方法について説明する。
【0035】
まず、図5に示すように、サファイア基板(C面)11上に、2段階成長法によって、不純物がドープされていないノンドープのGaN層12を成長する。このGaN層12は、600℃で成長されたGaN層バッファ層と、その上に1000℃で成長されたGaN層とからなる。なお、このGaN層12は、本発明の「下地」の一例である。そのGaN層12上の所定領域に、約100nmの厚みを有するSiO2膜からなるストライプ状の第1マスク層13aおよび第2マスク層13bを形成する。この場合、第1マスク層13aは、素子が形成される領域(MCE法により平坦化される領域)に、約5μm/約5μmのライン/スペースで形成する。つまり、第1マスク層13aを約5μmの幅を有するように形成するとともに、第1マスク層13a間の間隔が約5μmになるように形成する。また、第2マスク層13bは、素子を形成しない領域のうちの一部に、約30μmの幅を有するように形成する。
【0036】
次に、図6に示すように、GaN層12の露出された上面上に、ノンドープのGaN層14を成長させる。なお、このGaN層14は、本発明の「半導体層」の一例である。この場合、露出されたGaN層12の上面上において、GaN層14は、まず、上方向に成長する。これにより、露出されたGaN層12の上面上に、断面が三角形状のファセット構造を有するGaN層14が成長される。さらに、GaN層14の成長が進むと、GaN層14は、横方向にも成長する。このGaN層14の横方向成長によって、第1マスク層13a上および第2マスク層13b上にも、GaN層14が形成される。
【0037】
さらに、GaN層14を横方向成長させると、素子形成領域(第1マスク層13aが形成される領域)に位置するファセット構造のGaN層14が合体して連続膜となるとともに、第2マスク層13bの一部上には、第2マスク層13bの一部を露出させる開口部14aが形成される。この場合、GaN層14は、約10μmの膜厚になるまで成長させる。
【0038】
この後、さらに、ノンドープのAlGaN層15を約5nmの厚みで成長させた後、2E18cm-2でSiがドープされたn型AlGaN層16を約40nmの厚みで成長させる。このn型AlGaN層16が形成された状態においても、第2マスク層13bの表面は、開口部16aによって露出される。
【0039】
次に、図8に示すように、第2マスク層13bの露出された表面を位置基準として、素子形成領域に位置するn型AlGaN層16の上面上に、Ti/Auオーム性電極からなるソース電極17およびドレイン電極18と、Ni/Auショットキー性電極からなるゲート電極19とをパターンニングによって形成する。
【0040】
このようにして、第2実施形態の半導体素子(GaN系FET)が形成される。
【0041】
図9および図10は、第2実施形態の効果を説明するための特性図である。この図9および図10には、FETの動作層(能動層)となる部分にホール測定用の素子(マスクストライプ方向に垂直な方向3μm×平行な方向200μm)を作製し、AlGaN/GaN界面近傍のGaN層側に発生する2次元電子ガスの移動度を測定した結果が示されている。すなわち、図9には、マスク層との位置関係が様々な従来のFET(計200個)の移動度の分布が示されており、図10には、第2実施形態の形成方法を用いてマスク層との位置関係を適正に制御したFET(計200個)の移動度の分布が示されている。
【0042】
図9および図10を参照して、マスク層との位置関係が様々な従来のFETでは、マスク層との位置関係の差に起因すると考えられる移動度のバラツキが大きくなっていることが分かる。その一方、図10に示した第2実施形態の形成方法により作製したFETでは、移動度の均一性が改善され、ほとんどの素子で良好な移動度が得られていることが分かる。
【0043】
第2実施形態では、上記のように、素子を形成しない領域の一部に、約30μmの大きい幅を有する第2マスク層13bを形成することによって、第1マスク層13aおよび第2マスク層13bをマスクとしてGaN層14を選択横方向成長させた後、さらにAlGaN層15およびn型AlGaN層16を形成した場合にも、n型AlGaN層16に第2マスク層13bの一部を露出させる開口部16aを形成することができる。これにより、この第2マスク層13bを位置基準として、FETのソース電極17、ドレイン電極18およびゲート電極19をパターンニングすることができる。その結果、第2マスク層13bとFETとの位置関係を正確に設定することができ、これにより、良好な特性を有するFETを同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【0044】
なお、この第2実施形態においても、サファイア基板11上に、第2マスク層13bを少なくとも2つ形成することによって、第1実施形態と同様、第2マスク層13bを位置基準として、n型AlGaN層16の素子形成領域上に、FETを形成する際に、左右方向および回転方向における第2マスク層13bとFETとの位置関係を正確に特定することができる。
【0045】
(第3実施形態)
図11〜図14は、本発明の第3実施形態による半導体層の形成方法を説明するための断面図である。また、図15は、図14に示すレーザダイオード層の層構造の詳細を説明するための断面図である。また、図16は、第3実施形態により形成されるレーザダイオード素子の詳細構造を説明するための断面図である。ここで、この第3実施形態では、本発明の半導体層の形成方法を、GaN系レーザダイオード(LD)の製造方法に適用した例を示している。
【0046】
次に、図11〜図16を参照して、第3実施形態の半導体層の形成方法について説明する。
【0047】
まず、図11に示すように、サファイア基板(C面)21上に、2段階成長法を用いて、ノンドープのGaN層22を形成する。このノンドープのGaN層22は、600℃で成長されたGaNバッファ層と、そのGaNバッファ層上に1000℃で成長されたGaN層とからなる。なお、このGaN層22は、本発明の「下地」の一例である。この後、ノンドープのGaN層22の上面上の所定領域に、約100nmの厚みを有するSiO2膜からなるストライプ状の第1マスク層23aおよび第2マスク層23bを形成する。この第1マスク層23aは、素子が形成される領域(MCE法により平坦化される領域)に、約5μm/約5μmのライン/スペースで形成する。また、第2マスク層23bは、素子を形成しない領域のうちの一部に、約40μmの幅を有するように形成する。
【0048】
次に、図12に示すように、第1マスク層23aおよび第2マスク層23bをマスクとして、ノンドープのGaN層24を成長させる。なお、このGaN層24は、本発明の「半導体層」の一例である。この場合、露出されたGaN層22の上面上において、GaN層24は、まず、上方向に成長する。これにより、露出されたGaN層22の上面上に、断面が三角形状のファセット構造を有するGaN層24が成長される。さらに、GaN層24の成長が進むと、GaN層24は、横方向にも成長する。このGaN層24の横方向成長によって、第1マスク層23a上および第2マスク層23b上にもGaN層24が形成される。
【0049】
さらに、GaN層24を横方向成長させると、図13に示すように、素子が形成される領域(第1マスク層23aが形成される領域)では、ファセット構造の各GaN層24が合体して連続膜になるとともに、第2マスク層23bが形成される領域では、第2マスク層23bの上面の一部を露出させる開口部24aが形成される。つまり、第2マスク層23b上では、GaN層24が繋がらずに開口部24aが形成される。このGaN層24は、素子形成領域における厚みが約10μmになるまで成長させる。この後、さらに、GaN層24上に、合計の厚みが約5μmを有するレーザダイオード層25を成長させる。このようなレーザダイオード層25を成長させた状態においても、第2マスク層23bの上面の一部が露出される開口部25aが形成される。
【0050】
なお、レーザダイオード層25は、図15に示すように、n型GaNコンタクト層51と、n型AlGaNクラッド層52と、InGaN活性層53と、p型AlGaNクラッド層54、p型GaNコンタクト層55とを含んでいる。
【0051】
次に、図14に示すように、第2マスク層23bの露出された部分を位置基準として、フォトリソグラフィ技術とエッチング技術とを用いてレーザダイオード層25を所定形状に形成した後に、Pd/Pt/Auからなるp型電極27とTi/Pt/Auからなるn型電極26とを形成する。より詳細には、第2マスク層23bの露出された部分を位置基準として、図16に示すような、p型AlGaNクラッド層54およびp型GaNコンタクト層55からなるリッジ部をエッチングにより形成する。また、p型AlGaNクラッド層54からn型GaNコンタクト層51までの一部領域をエッチングにより除去する。その後、p型GaNコンタクト層55上およびn型GaNコンタクト層51上に、それぞれ、p型電極27およびn型電極26を形成する。
【0052】
図17および図18は、上記した第3実施形態の効果を説明するための特性図である。図17および図18には、2μmのリッジ幅(マスクストライプに垂直な方向)と、1mmの共振器長(マスクストライプに平行な方向)のレーザダイオードのしきい値電流の測定結果が示されている。すなわち、図17には、マスク層との位置関係が様々な従来のレーザダイオード素子(計200個)のしきい値電流の分布が示されており、図18には、第3実施形態の形成方法を用いてマスク層との位置関係を適正に制御したレーザダイオード素子(計200個)のしきい値電流の分布が示されている。
【0053】
図17に示すマスク層との位置関係が様々な従来のレーザダイオード素子では、マスク層との位置関係の差に起因するとみられるしきい値電流のバラツキが大きくなっていることが分かる。これに対して、図18に示す第3実施形態の場合では、しきい値電流の均一性が改善され、ほとんどのレーザダイオード素子で低いしきい値電流値が得られていることが分かる。
【0054】
第3実施形態では、上記のように、第2マスク層23bを露出させる開口部25aを有するように、GaN層24およびレーザダイオード層25を成長させることによって、第2マスク層23bの露出された部分を位置基準として、レーザダイオード素子のリッジ部を形成することができる。これにより、第2マスク層23bとレーザダイオード素子のリッジ部との位置関係を正確に特定することができる。その結果、上記のように、良好な特性を有するレーザダイオード素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【0055】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0056】
たとえば、上記第2および第3実施形態では、基板としてサファイア基板を用いたが、本発明はこれに限らず、他の基板を用いてもよい。他の基板としては、たとえば、SiC基板、Si基板、GaAs基板、InP基板などが考えられる。
【0057】
また、上記実施形態では、第1マスク層および第2マスク層をSiO2膜によって形成したが、本発明はこれに限らず、第1マスク層および第2マスク層をSiN膜や、タングステンなどの高融点金属を含む膜によって形成してもよい。また、第1マスク層および第2マスク層は、単層膜に限らず、多層膜であってもよい。たとえば、SiO2膜を最上層とする多層膜、SiN膜を最上層とする多層膜、高融点金属を含む多層膜が考えられる。
【0058】
また、上記実施形態では、第1マスク層および第2マスク層を、ストライプ状(細長状)としたが、本発明はこれに限らず、他の形状のマスク層であってもよい。この場合、第2マスク層は、その最短部の幅を、第2マスク層上に半導体層を横方向成長させた場合に半導体層が繋がらずに開口部が形成される幅以上の幅に設定すればよい。たとえば、第2マスク層の最短部の幅を半導体層の厚みの2倍以上に設定すれば、第2マスク層上に開口部を形成可能である。
【0059】
【発明の効果】
以上のように、本発明によれば、第2マスク層と半導体素子との位置関係を正確に設定することができるので、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体層の形成方法を説明するための断面図である。
【図2】本発明の第1実施形態による半導体層の形成方法を説明するための断面図である。
【図3】本発明の第1実施形態による半導体層の形成方法を説明するための断面図である。
【図4】本発明の第1実施形態による半導体層の形成方法を説明するための断面図である。
【図5】本発明の第2実施形態による半導体層の形成方法を説明するための断面図である。
【図6】本発明の第2実施形態による半導体層の形成方法を説明するための断面図である。
【図7】本発明の第2実施形態による半導体層の形成方法を説明するための断面図である。
【図8】本発明の第2実施形態による半導体層の形成方法を説明するための断面図である。
【図9】本発明の第2実施形態の効果を説明するための特性図である。
【図10】本発明の第2実施形態の効果を説明するための特性図である。
【図11】本発明の第3実施形態による半導体層の形成方法を説明するための断面図である。
【図12】本発明の第3実施形態による半導体層の形成方法を説明するための断面図である。
【図13】本発明の第3実施形態による半導体層の形成方法を説明するための断面図である。
【図14】本発明の第3実施形態による半導体層の形成方法を説明するための断面図である。
【図15】図14に示した第3実施形態によるレーザダイオード層の詳細構造を説明するための断面図である。
【図16】図14に示した第3実施形態によるレーザダイオード素子部分の詳細を示した断面図である。
【図17】本発明の第3実施形態の効果を説明するための特性図である。
【図18】本発明の第3実施形態の効果を説明するための特性図である。
【図19】従来の半導体層の形成方法を説明するための断面図である。
【図20】従来の半導体層の形成方法を説明するための断面図である。
【図21】従来の半導体層の形成方法を説明するための断面図である。
【符号の説明】
1 下地
11、21 サファイア基板(下地)
2a、13a、23a 第1マスク層
2b、13b、23b 第2マスク層
3 半導体層
3a、14a、16a、24a、25a 開口部
4 素子パターン
12、22 GaN層(下地)
14、24 GaN層(半導体層)
15 AlGaN層
16 n型AlGaN層
17 ソース電極
18 ドレイン電極
19 ゲート電極
25 レーザダイオード層
Claims (11)
- 下地上の所定領域に、第1マスク層を形成する工程と、
前記下地上に、前記第1マスク層よりも広い幅を有する第2マスク層を形成する工程と、
前記第1マスク層および第2マスク層をマスクとして、前記下地上から前記第1及び第2マスク層上に至るまで半導体層を選択横方向成長させる工程と、
を備え、
前記半導体層を選択横方向成長させる工程において、前記第1マスク層上では前記半導体層を合体させて連続膜とすると共に、前記第2マスク上では前記半導体層がつながらずに開口部が形成されるように当該半導体層を成長させることを特徴とする半導体層の形成方法。 - 前記第2マスク層の最短部の幅は、前記半導体層の厚みの2倍以上である、請求項1に記載の半導体層の形成方法。
- 前記第2マスク層は、半導体素子が形成されない領域に形成される、請求項1または2に記載の半導体層の製造方法。
- 前記第2マスク層は、前記下地上に、少なくとも2つ形成されている、請求項1〜3のいずれか1項に記載の半導体層の形成方法。
- 前記開口部内に露出された前記第2マスク層を位置基準として、前記半導体層上に、半導体素子を形成する工程をさらに備える、請求項1〜4のいずれか1項に記載の半導体層の形成方法。
- 前記半導体素子を形成する工程は、
前記開口部内に露出された前記第2マスク層を位置基準として、半導体レーザ素子のリッジ部を形成する工程を含む、請求項5に記載の半導体層の形成方法。 - 前記半導体素子を形成する工程は、前記開口部内に露出された前記第2マスク層を位置基準として、前記半導体層上に形成される電界効果トランジスタのゲート電極をパターニングする工程を含む、請求項5に記載の半導体層の形成方法。
- 前記半導体層は、前記下地よりも結晶欠陥密度が低い、請求項1〜7のいずれか1項に記載の半導体層の形成方法。
- 前記半導体層の格子定数は、前記下地の格子定数と異なる、請求項1〜8のいずれか1項に記載の半導体層の形成方法。
- 前記半導体層は、窒化物系半導体層を含む、請求項1〜9のいずれか1項に記載の半導体層の形成方法。
- 前記第1および第2マスク層は、酸化シリコン、窒化物および高融点金属からなるグループより選択される1つを含む、請求項1〜10のいずれか1項に記載の半導体層の形成方法。
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