KR101640830B1 - 기판 구조체 및 그 제조 방법 - Google Patents

기판 구조체 및 그 제조 방법 Download PDF

Info

Publication number
KR101640830B1
KR101640830B1 KR1020090075733A KR20090075733A KR101640830B1 KR 101640830 B1 KR101640830 B1 KR 101640830B1 KR 1020090075733 A KR1020090075733 A KR 1020090075733A KR 20090075733 A KR20090075733 A KR 20090075733A KR 101640830 B1 KR101640830 B1 KR 101640830B1
Authority
KR
South Korea
Prior art keywords
substrate
buffer layer
layer
buffer
width
Prior art date
Application number
KR1020090075733A
Other languages
English (en)
Other versions
KR20110018105A (ko
Inventor
김준연
홍현기
탁영조
이재원
정형수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090075733A priority Critical patent/KR101640830B1/ko
Priority to US12/805,674 priority patent/US8716749B2/en
Priority to EP10172937.4A priority patent/EP2287924B1/en
Priority to JP2010182292A priority patent/JP5571503B2/ja
Priority to CN201010256572.8A priority patent/CN101997071B/zh
Publication of KR20110018105A publication Critical patent/KR20110018105A/ko
Application granted granted Critical
Publication of KR101640830B1 publication Critical patent/KR101640830B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Abstract

기판 구조체 및 그 제조 방법이 개시된다. 개시된 기판 구조체는, 기판의 돌출 영역 상에 버퍼층을 형성하고, 그 상부에 반도체층을 형성하여, 기판의 돌출 영역을 제외한 영역과 버퍼층을 분리시켜. 기판과 접촉하지 않는 버퍼층 상의 반도체층은 프리 스탠딩 특성을 지니도록 함으로써 전위 및 크랙의 발생을 방지할 수 있다.

Description

기판 구조체 및 그 제조 방법{Substrate structure and manufacturing method of the same}
본 발명의 실시예는 기판 구조체에 관한 것으로, 질화물 반도체 박막, 예를 들어 GaN 박막을 성장 시, 전위 밀도를 낮출 수 있으며, 크랙의 발생을 억제할 수 있는 기판 구조체 및 그 제조 방법에 관한 것이다.
현재 LED(light emitting diode)는 GaN을 기반으로 하여 형성한 LED와 형광체를 기반으로 하여 형성한 white LED로 나눌 수 있다. GaN 기반의 LED는 주로 2인치 사파이어 기판을 중심으로 제작이 이뤄졌고, 현재 4인치 기판으로 전환 중이나 아직 초기 단계라 할 수 있다.
LED의 생산량을 늘이고 생산 단가를 낮추는 위해서는 기판의 대구경화가 필요하다. 사파이어 기판의 경우, 가격이 비싸고, 대구경으로 반도체층을 성장 시킬 때, 낮은 열 전도도로 인하여 고온에서 기판이 휠 수 있어 균일도를 유지하기 어려운 단점이 있다. 이러한 단점을 극복하기 위해서 실리콘 기판을 활용하여 GaN LED를 에피 박막 성장시키는 방법이 제안되었다. 실리콘 기판은 현재 12인치 이상의 대면적 웨이퍼(wafer)가 제공되고, 전도성을 지니고 있기 때문에 GaN LED on 실리 콘 구조로 고품질의 LED 박막이 성장된다면 사파이어 기판의 한계를 극복할 수 있을 것으로 기대된다. 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 GaN 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 8인치 기판에서 균일한 박막 특성이 관찰되었다. 그러나 현재 실리콘 기판을 LED 성장용 기판으로 활용하기 위해서는 큰 격자 및 열팽창 계수의 불일치에서 오는 높은 전위 밀도(dislocation density)와 크랙(crack)의 발생 문제를 해결해야 한다.
본 발명의 일측면에서는 GaN 박막을 성장 시, 전위 밀도(threading dislocation density)를 낮출 수 있으며, 크랙의 발생을 억제할 수 있는 LED 또는 전력 소자에 사용되는 기판 구조체를 제공하고자 한다.
본 발명의 또 다른 측면에서는 질화물 반도체 박막을 성장 시, 전위 밀도를 낮출 수 있으며, 크랙의 발생을 억제할 수 있는 LED 또는 전력 소자에 사용되는 기판 구조체의 제조 방법을 제공하고자 한다.
기판; 및
상기 기판 상에 소정의 패턴으로 형성된 버퍼층;을 포함하며, 상기 버퍼층은 상기 기판의 표면이 식각되어 형성된 기판 돌출부에 의해 지지되며, 상기 기판 돌출부와 접촉하지 않는 상기 버퍼층의 하부가 공기 중에 드러난 것을 특징으로 하는 기판 구조체를 제공한다.
상기 버퍼층은 다수개로 형성되며, 상기 버퍼층들 상에 수직 성장보다 측면 성장을 더 빠르게 하여 성장된 질화물 반도체층;이 더 구비된 것일 수 있다.
상기 버퍼층 상에 형성된 것으로 상기 버퍼층의 패턴 형태에 대응되도록 형성된 질화물 반도체층을 포함할 수 있다.
상기 버퍼층은 삼각형 또는 사각형을 포함하는 다각형 형태, 타원형 형태 또는 일자형 판 형태 중 어느 하나의 어레이 구조로 형성된 것일 수 있다.
상기 기판은 Si, GaN, 사파이어(sapphire), SiC, LiGaO2, ZrB2, ZnO 또는 (Mn,Zn)FeO4으로 형성된 것일 수 있다.
상기 버퍼층은 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성된 것으로 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)일 수 있다.
상기 버퍼층의 두께는 5nm 내지 5㎛이며, 상기 기판 구조체를 포함하는 칩의 폭(L)은 1㎛≤L≤1.5mm의 범위를 지니며, 상기 기판 및 상기 버퍼층의 분리된 영역의 폭(m)은 0.01L≤m≤0.49L의 범위를 지니며, 상기 패턴 영역의 폭은 0.02L 내지 0.98L의 범위를 지닌 것일 수 있다.
상기 버퍼층은 다수개로 형성되며, 버퍼층들 사이의 폭(n)은 10nm≤n≤10㎛의 범위를 지닐 수 있다.
또한, 기판 구조체의 형성 방법에 있어서,
기판 상에 버퍼층을 형성하는 단계;
상기 기판 표면을 노출시키도록 상기 버퍼층을 패터닝하는 단계;
상기 버퍼층 사이의 노출된 기판의 표면에 대해 식각 공정을 실시하여 홀을 형성하는 단계;
상기 홀 영역에 의해 노출된 기판 표면에 대해 식각 공정을 실시하여, 상기 버퍼층 하부의 기판의 일부를 식각하여 상기 버퍼층 하부가 노출되도록 하여 기판 돌출부를 형성하는 단계; 및
상기 버퍼층 상에 반도체층을 형성하는 단계;를 포함하는 기판 구조체의 형성 방법을 제공한다.
상기 기판과 상기 버퍼층이 접촉하는 영역의 폭은 상기 버퍼층보다 좁은 폭을 지니도록 형성될 수 있다.
상기 버퍼층은 패터닝에 의해 다수개로 형성되며, 상기 반도체층은 상기 버퍼층들 상에 단일층으로 형성될 수 있다.
상기 반도체층은 ELOG 공정에 의해 상기 버퍼층들 상에 단일층으로 형성될 수 있다.
상기 반도체층은 수평 방향 성장에 의해 상기 버퍼층들 각각 형성될 수 있다.
상기 기판을 식각한 후, 상기 기판 표면을 산화 또는 질화시키거나, AlN 층을 형성하는 단계;를 더 포함할 수 있다.
또한, 복수의 돌출부를 포함하는 기판; 및
상기 돌출부 상에 형성된 것으로, 상기 돌출부의 폭보다 넓은 폭을 지닌 버퍼층;을 포함하는 전자 소자를 제공한다.
상기 버퍼층 상에 형성된 반도체층을 포함할 수 있다.
본 발명의 실시예에 따르면, 질화물 반도체 물질 성장 시, 전위 밀도를 낮출 수 있으며, 크랙의 발생을 억제할 수 있는 LED 또는 전력 소자의 기판 구조체 및 그 제조 방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 의한 기판 구조체 및 그 제조 방법에 대해 상세히 설명하고자 한다. 참고로, 도면에 도시된 각각 층 또는 영역들의 두께 및 폭은 설명을 위하여 과장되게 도시한 것임을 명심하여야 한다.
도 1은 본 발명의 실시예에 의한 기판 구조체를 나타낸 도면이다. 도 1을 참조하면, 기판(10)과 기판(10) 상에 소정의 패턴으로 형성된 버퍼층(12)이 위치하며, 버퍼층(12)은 기판(10)의 기판 돌출부(11)에 의해 지지되어 있다. 그리고, 버퍼층(12) 상에는 질화물 반도체층, 예를 들어 GaN계 물질을 포함하는 반도체층(13)이 형성되어 있다.
기판(10)이 식각되어 형성된 기판 돌출부(11)가 버퍼층(12)을 지지하기 때문에 기판 돌출부(11)를 제외한 기판(10)의 표면은 공기 중에 노출이 되어 있으며, 기판 돌출부(11)과 접촉하지 않는 버퍼층(12)의 하면도 노출될 수 있다. 기판 돌출부(11)는 기판(10)의 상면을 식각하여 형성된 것으로, 버퍼층(12)보다 좁은 폭을 지닌다. 기판 돌출부(11)는 그 측부가 소정의 곡률을 지닌 곡면 형태로 형성되며, 중심 부위의 폭이 좁으며 상하로 갈수록 점점 폭이 넓어지는 형태가 될 수 있다.
버퍼층(12)이 기판 돌출부(11)에 대해서만 접촉하고 있으므로, 기판(10)과 접촉하지 않는 버퍼층(12) 상의 반도체층(13) 영역은 프리 스탠딩(free-standing) 특성을 가지게 된다. 따라서, 기판(10)과 반도체층(13)의 격자 상수 및 열팽창 계수 등의 차이에 의해 발생되는 스트레인(strain)을 감소시킬 수 있으며, 기판 돌출부(11) 의 폭이 작기 때문에 소자 형성 시 고온에서 상온으로 냉각(cooling) 시 발생하는 열팽창 계수의 차이에 의한 크랙(crack)의 발생 등을 방지할 수 있다. 도 1a에 나타낸 구조는 단위 셀 형태로 실제 사용되는 경우에는 도 2a 또는 도 3a와 같은 어레이 구조로 사용될 수 있다.
도 1에서 기판 구조체를 포함하는 칩의 폭을 L이라고 하면, L은 1㎛≤L≤1.5mm의 크기를 지닐 수 있다. 그리고, 기판(10)과 버퍼층(12)이 분리된 영역의 폭을 m이라 하면, m은 0.01L≤m≤0.49L의 크기를 지닐 수 있으며, 패턴 영역(11)의 폭은 0.02L 내지 0.98L의 범위를 지닐 수 있다.
도 1의 각층을 형성하는 물질을 예시하면 다음과 같다.
기판(10)은 Si 기판으로 형성할 수 있으며, Si(111), Si(110) 또는 Si(100)을 포함할 수 있다. 그리고, GaN, 사파이어(sapphire), SiC, LiGaO2, ZrB2, ZnO 또는 (Mn,Zn)FeO4(111) 물질로 형성할 수 있다.
버퍼층(12)은 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성할 수 있으며, 여기서, 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)일 수 있다. 버퍼층(12)의 두께 t는 5nm≤t≤5㎛ 범위일 수 있다.
본 발명의 실시예에 의한 기판 구조체는 다양한 전자 소자에 이용 가능한 것으로 예를 들어 GaN계 발광 소자 또는 HEMP(High electron mobility transistor) 소자와 같은전력 소자에 사용될 수 있다.
도 2a 및 도 3a는 본 발명의 실시예에 의한 기판 구조체의 실시예를 나타낸 도면이다. 도 1에서는 단위 구조를 나타내었으나, 실재 칩 내에서 다수개의 버퍼층을 포함한 어레이 형태로 사용될 수 있으며, 그 제한은 없다.
도 2a를 참조하면, 기판 돌출부(21)를 포함하는 기판(20)이 마련되어 있으며, 기판 돌출부(21) 상에는 다수의 버퍼층(22)들이 형성되어 있다. 버퍼층(22)들 상에는 GaN계 물질로 형성된 반도체층(23)이 형성되어 있다. 여기서, 반도체층(23)은 ELOG(eptaxial lateral over growth) 방법으로 성장된 질화물 반도체층으로서 각각 분리된 버퍼층(22)들 상에 단일층 구조로 형성된 것일 수 있다.
도 2b는 상기 도 2a에 나타낸 기판 구조체의 평면도를 나타낸 것이다. 도 2b를 참조하면, A1은 기판 돌출부를 나타내며, A2는 버퍼층 영역들을 나타내며, A3는 버퍼층 영역들 사이의 기판 영역을 나타낸다. 여기서, 버퍼층 영역들 사이의 폭(n)은 10nm≤n≤10㎛의 범위 일 수 있다. 도 2b에서는 버퍼층(22)이 사각형 구조인 것을 도시하고 있으나, 이에 한정되지 않으며, 삼각형 또는 사각형을 포함하는 다각형 형태, 원형 등을 포함하는 타원 형태 또는 일자형 판 형태를 포함하는 어레이 구조가 될 수 있다.
도 2c는 도 2a의 기판 구조체를 포함하는 LED 소자를 나타낸 도면이다. 도 2a 및 도 2c를 참조하면, 반도체층(23) 상의 일영역에 제 1전극(24a)이 마련되어 있으며, 다른 영역에 제 1클래드층(25), 제 1광도파층(26), 활성층(27), 제 2광도파층(28), 제 2클래드층(29) 및 제 2전극(24b)이 순차적으로 형성될 수 있다. 참고로, 여기서는 다수의 버퍼층(23) 상에 단일층의 반도체층(23)이 형성되어 있으며, 그 상부에 하나의 LED 구조가 형성된 것을 개시하고 있으나 이에 제한되지 않으며 다수의 LED 구조를 형성시킬 수 있으며, LED 구조 형성 후 기판을 제거하는 공정을 더 포함할 수 있다.
도 3a는 다수의 버퍼층(32)에 대응되도록 반도체층(33)이 각각 형성된 기판 구조체를 나타낸 도면이다. 도 3a를 참조하면, 기판(30) 상에 기판 돌출부(31)들이 형성되어 있으며, 각각의 기판 돌출부(31)들 상에는 버퍼층(32)들이 형성되어 있다. 버퍼층(32)들 상에는 각각 다수의 반도체층(33)이 형성되어 있다.
도 3b는 상기 도 3a의 평면도를 나타낸 것이다. 도 3b를 참조하면, B1은 기판 돌출부를 나타내며, B2는 버퍼층 영역들을 나타내며, B3는 버퍼층 영역들 사이의 기판 영역을 나타낸다. 여기서, 버퍼층 영역들 사이의 폭은 10nm≤n≤10㎛의 범위 일 수 있다. 도 3b에서 버퍼층(32)이 사각형 구조인 것을 도시하고 있으나, 이에 한정되지 않으며, 삼각형 또는 사각형을 포함하는 다각형 형태, 원형 등을 포함하는 타원 형태 또는 일자형 판 형태를 포함하는 어레이 구조가 될 수 있다.
도 3c는 도 3a에 나타낸 기판 구조체를 포함하는 LED 소자를 나타낸 도면이다. 도 3a 및 도 3c를 참조하면, 각각의 반도체층(33) 상의 일영역에는 제 1전극(34a)이 형성되어 있으며, 다른 영역에 제 1클래드층(35), 제 1광도파층(36), 활성층(37), 제 2광도파층(38), 제 2클래드층(39) 및 제 2전극(34b)이 순차적으로 형성될 수 있다. 그리고, LED 구조 형성 후 기판을 제거하는 공정을 더 포함할 수 있다.
도 2a 및 도 3a에 나타낸 바와 같이, 각각의 버퍼층(22, 32)들 상의 반도체층(23, 33)의 형태는 그 제조 방법에 따라 달라질 수 있다. 도 2a의 경우 하나의 칩 내에 다수의 버퍼층(22)들이 존재하지만, 그 상부의 반도체층(23)은 ELOG 성장법에 의해 단일층 구조의 반도체층(23)이 형성된 것이다. 도 3a의 경우, 일반적인 수직 성장에 의해 하나의 칩 내의 각각의 버퍼층(32) 마다 별개의 반도체층(33)이 형성된 것이다. 도 2a 및 도 3a에서, 기판 구조체를 포함하는 칩의 폭을 L이라 하 면, L은 1㎛≤L≤1.5mm의 크기를 지닐 수 있다. 그리고, 기판(20, 30)과 버퍼층(22, 32)이 분리된 영역의 폭의 합 M(m1 + m2 + m3...)은 0.01L≤m≤0.49L의 범위를 지닐 수 있다.
도 4a 내지 도 4e는 도 2a에 나타낸 본 발명의 실시예에 의한 기판 구조체의 제조 방법을 나타낸 도면이다.
도 4a를 참조하면, 기판(20) 상에 버퍼층 물질(22a)을 도포한다. 버퍼층 물질(22a)로는 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성할 수 있으며, 여기서, 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)일 수 있다.
도 4b 및 도 4c를 참조하면, 버퍼층 물질(22a)을 패터닝하여 버퍼층(22)을 형성한다. 버퍼층(22)의 형태는 패터닝 방법에 따라 달라질 수 있으며, 다각형 형태, 타원 형태 등 다양한 형태로 선택할 수 있다. 버퍼층(22)의 두께 t는 5nm≤t≤5㎛ 범위일 수 있다. 버퍼층(22) 사이의 노출된 기판(20)의 일부 표면에 대해 식각 공정을 실시하여 홀(h)을 형성한다.
그리고, 도 4d를 참조하면, 노출된 기판(20), 즉 홀(h) 영역에 대해 습식 식각 또는 건식/습식 식각 공정을 이용하여 버퍼층(22) 하부의 기판(20)의 일부 영역을 식각하여 기판 돌출부(21)를 형성한다. 식각 공정에 의하여, 홀(h) 영역에 의해 기판(20) 표면이 식각되어 기판 돌출부(21)를 제외한 기판(20)의 표면과 기판 돌출부(21)와 접촉하지 않는 버퍼층(22) 하면은 공기 중에 노출된다. 기판 돌출부(21) 는 식각 공정에 의해 중심부의 폭이 좁으며 그 상하 방향으로 갈수록 폭이 넓어짐으로써 곡률을 지닌 형태가 된다.
결과적으로 식각 공정에 의하여 기판 돌출부(21)가 형성된 부위를 제외하면 기판(20)과 버퍼층(22)은 분리되며, 분리된 영역의 버퍼층(22)은 프리 스탠딩(free-standing) 특성을 지니며, 기판(20)에서 발생하는 전위(dislocation) 및 크랙이 버퍼층(22)에 영향을 미치지 않게 된다.
선택적으로, 버퍼층(22)을 형성하기 전에 기판(20)을 식각하여 미리 홀(h)을 형성할 수 있다. 이 경우, 홀(h)이 형성된 기판(20) 상에 버퍼층 물질을 도포한 뒤 이를 패터닝하여 버퍼층(22)을 형성하고, 홀(h)을 통하여 기판(20)에 대해 습식 또는 건식/습식 식각 공정을 통하여 기판 돌출부(21)를 형성하는 공정을 진행할 수도 있다.
도 4e를 참조하면, 버퍼층(22) 상에 GaN계 물질을 성장시켜 반도체층(23)을 형성한다. 여기서, 반도체층(23)은 ELOG(eptaxial lateral over growth) GaN 성장을 성장시킨 것으로, 다수의 버퍼층(22) 상에 단일층의 반도체층(23)이 형성된 구조를 지니게 된다. 구체적으로 ELOG 성장 방법을 설명하면, 수직 성장보다 측면 성장을 더욱 빠르게 하여 형성시킨 것으로, 먼저 각각의 버퍼층(22) 상에 버퍼층(22)의 상면과 수직인 방향으로 질화물 반도체 물질층을 일부 성장시킨다. 그리고, 성장 방향을 조절하여 버퍼층(22) 상면과 수평인 방향으로 성장을 빠르게 하여 수평 성장시킨다. 이에 따라, 각각의 버퍼층(22) 상면의 반도체층이 서로 연결되어 전체적으로 단일층의 반도체층(23)이 형성되는 것이다.
그리고, 예를 들어 MOCVD 챔버 내에서 질화물 반도체 물질을 버퍼층(22) 상에 직접 성장시키게 되면, Si 기판을 사용한 경우, Ga과 Si 사이에서 melt-back 식각 현상이 발생할 수 있다. 이를 방지 하기 위해서, 패턴 영역(21) 형성 후 기판(20) 또는 패턴 영역(21) 표면을 산화시켜, SiO2로 변환 시키거나, NH3에 의한 고온 표면 처리를 하여, Si를 Si 질화물로 변환하거나, 그 표면에 AlN 층을 형성하여 Ga에 의한 Si의 melt-back 식각을 방지해 줄 수 있다.
도 5a 내지 도 5e는 도 3a에 나타낸 본 발명의 실시예에 의한 기판 구조체의 제조 방법을 나타낸 도면이다.
도 5a를 참조하면, 기판(30) 상에 버퍼층 물질(32a)을 도포한다. 버퍼층 물질(32a)로는 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성할 수 있으며, 여기서, 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)일 수 있다.
도 5b 및 도 5c를 참조하면, 버퍼층 물질(32a)을 패터닝하여 버퍼층(32)을 형성한다. 버퍼층(32)의 두께 t는 5nm≤t≤5㎛ 범위일 수 있다. 그리고, 버퍼층(32) 사이의 노출된 기판(30)의 일부 표면에 대해 식각 공정을 실시하여 홀(h)을 형성한다.
도 5d를 참조하면, 노출된 기판(30), 즉 홀(h) 영역에 대해 습식 식각 또는 건식/습식 식각 공정을 이용하여 버퍼층(32) 하부의 기판(30)의 일부 영역을 식각하여 기판 돌출부(31)를 형성한다. 식각 공정에 의하여, 홀(h) 영역에 의해 기 판(30) 표면이 식각되어 기판 돌출부(31)를 제외한 기판(30)의 표면과 기판 돌출부(31)와 접촉하지 않는 버퍼층(32) 하면은 공기 중에 노출된다. 기판 돌출부(31)는 식각 공정에 의해 중심부의 폭이 좁으며 그 상하 방향으로 갈수록 폭이 넓어짐으로써 곡률을 지닌 형태가 된다.
결과적으로 식각 공정에 의하여 기판 돌출부(31)가 형성된 부위를 제외하면 기판(30)과 버퍼층(32)은 분리되며, 분리된 영역의 버퍼층(32)은 프리 스탠딩(free-standing) 특성을 지니며, 기판(30)에서 발생하는 전위(dislocation) 및 크랙이 버퍼층(32)에 영향을 미치지 않게 된다. 선택적으로, 버퍼층(32)을 형성하기 전에 기판(30)을 식각하여 미리 홀(h)을 형성한 뒤, 버퍼층(32)을 형성하고 기판 돌출부(31)를 형성하는 공정을 진행할 수 있다.
도 5e를 참조하면, 버퍼층(32) 상에 질화물 반도체 물질, 예를 들어 GaN을 성장시켜 반도체층(33)을 형성한다. 상기 도 4e와의 차이점은 여기서는 반도체층(33)을 버퍼층(32) 또는 기판(30)과 수직 방향의 증착 공정을 이용함으로써, 각각의 버퍼층(32) 상에 개별적으로 반도체층(33)을 형성한 것이다. 선택적으로, 기판(30)을 Si로 형성한 경우, Ga과 Si 사이의 melt-back 식각 현상을 방지하기 위하여, 패턴 영역(31) 형성 후 기판(30) 또는 패턴 영역(31) 표면을 산화시켜, SiO2로 변환 시키거나, NH3에 의한 고온 표면 처리를 하여, Si를 Si 질화물로 변환하거나, 그 표면에 AlN 층을 형성하여 Ga에 의한 Si의 melt-back 식각을 방지해 줄 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 의한 LED 기판 구조체를 나타낸 도면이다.
도 2a 및 도 3a는 본 발명의 실시예에 의한 LED 기판 구조체의 실시예를 나타낸 도면이다.
도 2b는 도 2a에 나타낸 기판 구조체의 평면도를 나타낸 것이다.
도 2c는 도 2a의 기판 구조체를 포함하는 LED 소자를 나타낸 도면이다.
도 3b는 도 3a에 나타낸 기판 구조체의 평면도를 나타낸 것이다.
도 3c는 도 3a의 기판 구조체를 포함하는 LED 소자를 나타낸 도면이다.
도 4a 내지 도 4e는 도 2a에 나타낸 본 발명의 실시예에 의한 LED 기판 구조체의 제조 방법을 나타낸 도면이다.
도 5a 내지 도 5e는 도 3a에 나타낸 본 발명의 실시예에 의한 LED 기판 구조체의 제조 방법을 나타낸 도면이다.
< 도면 주요 부분에 대한 부호의 설명 >
10, 20, 30... 기판 11, 21, 31... 기판 돌출부
12, 22, 32... 버퍼층 13, 23, 33... 반도체층

Claims (18)

  1. 기판; 및
    상기 기판 상에 소정의 패턴으로 형성된 버퍼층;을 포함하며, 상기 버퍼층은 상기 기판의 표면이 식각되어 형성된 기판 돌출부에 의해 지지되며, 상기 기판 돌출부와 접촉하지 않는 상기 버퍼층의 하부가 공기 중에 드러나며,
    상기 기판 돌출부는 중심부의 폭이 좁으며 상하로 갈수록 폭이 넓어지는 형태인 것을 특징으로 하는 기판 구조체.
  2. 제 1항에 있어서,
    상기 버퍼층은 다수개로 형성되며, 상기 버퍼층들 상에 수직 성장보다 측면 성장을 더 빠르게 하여 성장된 질화물 반도체층;이 더 구비된 것을 특징으로 하는 기판 구조체.
  3. 제 1항에 있어서,
    상기 버퍼층 상에 형성된 것으로 상기 버퍼층의 패턴 형태에 대응되도록 형성된 질화물 반도체층을 포함하는 것을 특징으로 하는 기판 구조체.
  4. 제 1항에 있어서,
    상기 버퍼층은 삼각형 또는 사각형을 포함하는 다각형 형태, 타원형 형태 또는 일자형 판 형태 중 어느 하나의 어레이 구조로 형성된 것을 특징으로 하는 기판 구조체.
  5. 삭제
  6. 제 1항에 있어서,
    상기 기판은 Si, GaN, 사파이어(sapphire), SiC, LiGaO2, ZrB2, ZnO 또는 (Mn,Zn)FeO4으로 형성된 기판 구조체.
  7. 제 1항에 있어서,
    상기 버퍼층은 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성된 것으로 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)인 기판 구조체.
  8. 제 6항에 있어서,
    상기 버퍼층의 두께는 5nm 내지 5㎛인 기판 구조체.
  9. 제 1항에 있어서,
    상기 기판 구조체를 포함하는 칩의 폭(L)은 1㎛≤L≤1.5mm의 범위를 지니며, 상기 기판 및 상기 버퍼층의 분리된 영역의 폭(m)은 0.01L≤m≤0.49L의 범위를 지니며, 상기 패턴 영역의 폭은 0.02L 내지 0.98L의 범위를 지닌 기판 구조체.
  10. 제 1항에 있어서,
    상기 버퍼층은 다수개로 형성되며, 버퍼층들 사이의 폭(n)은 10nm≤n≤10㎛의 범위를 지닌 기판 구조체.
  11. 기판 구조체의 형성 방법에 있어서,
    기판 상에 버퍼층을 형성하는 단계;
    상기 기판 표면을 노출시키도록 상기 버퍼층을 패터닝하는 단계;
    상기 버퍼층 사이의 노출된 기판의 표면에 대해 식각 공정을 실시하여 홀을 형성하는 단계;
    상기 홀 영역에 의해 노출된 기판 표면에 대해 식각 공정을 실시하여, 상기 버퍼층 하부의 기판의 일부를 식각하여 상기 버퍼층 하부가 노출되도록 하여 기판 돌출부를 형성하는 단계; 및
    상기 버퍼층 상에 반도체층을 형성하는 단계;를 포함하는 기판 구조체의 형성 방법.
  12. 제 11항에 있어서,
    상기 기판과 상기 버퍼층이 접촉하는 영역의 폭은 상기 버퍼층보다 좁은 폭을 지니도록 형성되는 기판 구조체의 형성 방법.
  13. 제 11항에 있어서,
    상기 버퍼층은 패터닝에 의해 다수개의 버퍼층들로 형성되며, 상기 반도체층은 상기 버퍼층들 상에 단일층으로 형성되는 기판 구조체의 제조 방법.
  14. 제 13항에 있어서,
    상기 반도체층은 ELOG 공정에 의해 상기 버퍼층들 상에 단일층으로 형성하는 기판 구조체의 제조 방법.
  15. 제 13항에 있어서,
    상기 반도체층은 수평 방향 성장에 의해 상기 버퍼층들 상에 형성되는 기판 구조체의 제조 방법.
  16. 제 11항에 있어서,
    상기 기판을 식각한 후, 상기 기판 표면을 산화 또는 질화시키거나, AlN 층을 형성하는 단계;를 더 포함하는 기판 구조체의 제조 방법.
  17. 복수의 돌출부를 포함하는 기판; 및
    상기 돌출부 상에 형성된 것으로, 상기 돌출부의 폭보다 넓은 폭을 지닌 버퍼층;을 포함하며,
    상기 복수의 돌출부들 중 적어도 하나는 중심부의 폭이 좁으며 상하로 갈수록 폭이 넓어지는 형태인 전자 소자.
  18. 제 17항에 있어서,
    상기 버퍼층 상에 형성된 반도체층;을 포함하는 전자 소자.
KR1020090075733A 2009-08-17 2009-08-17 기판 구조체 및 그 제조 방법 KR101640830B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020090075733A KR101640830B1 (ko) 2009-08-17 2009-08-17 기판 구조체 및 그 제조 방법
US12/805,674 US8716749B2 (en) 2009-08-17 2010-08-12 Substrate structures and methods of manufacturing the same
EP10172937.4A EP2287924B1 (en) 2009-08-17 2010-08-16 Substrate structure and method of manufacturing the same
JP2010182292A JP5571503B2 (ja) 2009-08-17 2010-08-17 基板構造体及びその製造方法
CN201010256572.8A CN101997071B (zh) 2009-08-17 2010-08-17 衬底结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090075733A KR101640830B1 (ko) 2009-08-17 2009-08-17 기판 구조체 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110018105A KR20110018105A (ko) 2011-02-23
KR101640830B1 true KR101640830B1 (ko) 2016-07-22

Family

ID=43012792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090075733A KR101640830B1 (ko) 2009-08-17 2009-08-17 기판 구조체 및 그 제조 방법

Country Status (5)

Country Link
US (1) US8716749B2 (ko)
EP (1) EP2287924B1 (ko)
JP (1) JP5571503B2 (ko)
KR (1) KR101640830B1 (ko)
CN (1) CN101997071B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
KR20120004159A (ko) 2010-07-06 2012-01-12 삼성전자주식회사 기판구조체 및 그 제조방법
TW201214802A (en) * 2010-09-27 2012-04-01 Nat Univ Chung Hsing Patterned substrate and LED formed using the same
CN102208440B (zh) * 2011-06-03 2013-03-27 清华大学 半导体结构及其形成方法
CN102263178A (zh) * 2011-06-03 2011-11-30 王楚雯 外延片及其形成方法
JP2013084643A (ja) * 2011-10-06 2013-05-09 Nano Material Kenkyusho:Kk 半導体製造装置及び製造方法
KR20140073646A (ko) * 2012-12-04 2014-06-17 서울바이오시스 주식회사 단결정 질화갈륨 기판 및 그 제조 방법
US9397314B2 (en) * 2013-12-23 2016-07-19 Universal Display Corporation Thin-form light-enhanced substrate for OLED luminaire
DE102014102461A1 (de) * 2014-02-25 2015-08-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge und optoelektronisches Halbleiterbauteil
JP2015176963A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体発光装置
JP2017533574A (ja) 2014-09-18 2017-11-09 インテル・コーポレーション シリコンｃｍｏｓ互換性半導体装置における欠陥伝播制御のための傾斜側壁カット面を有するウルツ鉱ヘテロエピタキシャル構造物
EP3198649A4 (en) 2014-09-25 2018-05-16 Intel Corporation Iii-n epitaxial device structures on free standing silicon mesas
KR102423219B1 (ko) 2014-12-18 2022-07-20 인텔 코포레이션 N-채널 갈륨 질화물 트랜지스터들
US9666754B2 (en) * 2015-05-27 2017-05-30 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor substrate and substrate for semiconductor growth
KR102443030B1 (ko) * 2015-05-27 2022-09-16 삼성전자주식회사 반도체 기판의 제조 방법 및 반도체 성장용 기판
KR102378823B1 (ko) 2015-09-07 2022-03-28 삼성전자주식회사 반도체 기판 및 이를 이용한 반도체 발광소자의 제조 방법
CN105445854B (zh) * 2015-11-06 2018-09-25 南京邮电大学 硅衬底悬空led光波导集成光子器件及其制备方法
JP6686876B2 (ja) * 2016-12-28 2020-04-22 豊田合成株式会社 半導体構造体および半導体素子
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
WO2019199144A1 (ko) * 2018-04-13 2019-10-17 주식회사 소프트에피 반도체 발광소자용 웨이퍼 및 이를 이용하는 반도체 발광소자 패널을 제조하는 방법
US10566493B1 (en) 2018-07-31 2020-02-18 International Business Machines Corporation Device with integration of light-emitting diode, light sensor, and bio-electrode sensors on a substrate
WO2020186205A1 (en) * 2019-03-13 2020-09-17 The Regents Of The University Of California Substrate for removal of devices using void portions
WO2020258027A1 (zh) * 2019-06-25 2020-12-30 苏州晶湛半导体有限公司 发光器件、发光器件的模板及其制备方法
CN110931608B (zh) * 2019-12-13 2021-07-30 深圳第三代半导体研究院 衬底、led及其制造方法
CN114864774B (zh) * 2022-06-07 2023-10-20 淮安澳洋顺昌光电技术有限公司 图形化衬底的制备方法及具有空气隙的led外延结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008141057A (ja) * 2006-12-04 2008-06-19 Sanken Electric Co Ltd 半導体発光素子及びその製造方法
US20080197358A1 (en) * 2007-02-19 2008-08-21 Alcatel-Lucent Wide-bandgap semiconductor devices

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4806996A (en) * 1986-04-10 1989-02-21 American Telephone And Telegraph Company, At&T Bell Laboratories Dislocation-free epitaxial layer on a lattice-mismatched porous or otherwise submicron patterned single crystal substrate
JP2938607B2 (ja) 1991-04-18 1999-08-23 松下電器産業株式会社 発光素子
JP2938608B2 (ja) 1991-04-18 1999-08-23 松下電器産業株式会社 発光素子
EP0573724B1 (en) * 1992-06-09 1995-09-13 International Business Machines Corporation Full-wafer processing of laser diodes with cleaved facets
US5872422A (en) * 1995-12-20 1999-02-16 Advanced Technology Materials, Inc. Carbon fiber-based field emission devices
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6521514B1 (en) * 1999-11-17 2003-02-18 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
JP2001267691A (ja) * 2000-01-13 2001-09-28 Sony Corp 半導体素子およびその製造方法
US6261929B1 (en) * 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
US6596377B1 (en) * 2000-03-27 2003-07-22 Science & Technology Corporation @ Unm Thin film product and method of forming
US6627974B2 (en) * 2000-06-19 2003-09-30 Nichia Corporation Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate
US7619261B2 (en) * 2000-08-07 2009-11-17 Toyoda Gosei Co., Ltd. Method for manufacturing gallium nitride compound semiconductor
WO2002064864A1 (fr) * 2001-02-14 2002-08-22 Toyoda Gosei Co., Ltd. Procede de production de cristal semi-conducteur et element lumineux semi-conducteur
JP2002252422A (ja) 2001-02-27 2002-09-06 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物半導体の形成方法
US7011707B2 (en) * 2001-03-30 2006-03-14 Toyoda Gosei Co., Ltd. Production method for semiconductor substrate and semiconductor element
FR2860248B1 (fr) * 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
JP4880456B2 (ja) * 2004-11-22 2012-02-22 パナソニック株式会社 窒素化合物系半導体装置およびその製造方法
DE102005010821B4 (de) * 2005-03-07 2007-01-25 Technische Universität Berlin Verfahren zum Herstellen eines Bauelements
KR20050034686A (ko) 2005-03-22 2005-04-14 이강재 질화물반도체 광디스크 발광소자
WO2007001141A1 (en) 2005-06-25 2007-01-04 Epiplus Co., Ltd. Semiconductor light emitting device having improved luminance and method thereof
KR100797180B1 (ko) * 2005-06-25 2008-01-23 (주)에피플러스 휘도가 향상된 반도체 발광 소자 및 그 제조 방법
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
JP2008110895A (ja) 2006-10-31 2008-05-15 Mitsubishi Cable Ind Ltd 窒化物半導体結晶の製造方法
CN100580905C (zh) * 2007-04-20 2010-01-13 晶能光电（江西）有限公司 获得在分割衬底上制造的半导体器件的高质量边界的方法
JP2009231595A (ja) * 2008-03-24 2009-10-08 Oki Data Corp 半導体素子製造方法
TWI447783B (zh) * 2008-04-28 2014-08-01 Advanced Optoelectronic Tech 三族氮化合物半導體發光元件之製造方法及其結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008141057A (ja) * 2006-12-04 2008-06-19 Sanken Electric Co Ltd 半導体発光素子及びその製造方法
US20080197358A1 (en) * 2007-02-19 2008-08-21 Alcatel-Lucent Wide-bandgap semiconductor devices

Also Published As

Publication number Publication date
EP2287924A3 (en) 2012-12-19
CN101997071B (zh) 2015-06-10
CN101997071A (zh) 2011-03-30
KR20110018105A (ko) 2011-02-23
JP5571503B2 (ja) 2014-08-13
US8716749B2 (en) 2014-05-06
JP2011040760A (ja) 2011-02-24
US20110037098A1 (en) 2011-02-17
EP2287924B1 (en) 2019-02-27
EP2287924A2 (en) 2011-02-23

Similar Documents

Publication Publication Date Title
KR101640830B1 (ko) 기판 구조체 및 그 제조 방법
US10879065B2 (en) III-V compound semiconductors in isolation regions and method forming same
KR100882240B1 (ko) 질화물 반도체 발광소자 및 제조방법
JP4614125B2 (ja) 欠陥の少ない窒化物半導体薄膜及びその成長方法
US20050156175A1 (en) High quality nitride semiconductor thin film and method for growing the same
KR101118268B1 (ko) 요철 패턴 기판 상의 고품질 비극성／반극성 반도체 소자 및 그 제조 방법
US8877652B2 (en) Substrate structure and method of manufacturing the same
KR101020473B1 (ko) 발광소자 및 그의 제조방법
KR100638880B1 (ko) 반도체 적층 구조물과, 질화물 반도체 결정 기판 및 질화물반도체 소자의 제조 방법
KR100705225B1 (ko) 수직형 발광소자의 제조방법
KR101382677B1 (ko) 웨이퍼 기판, 반도체 발광소자 및 웨이퍼 기판을 이용한 반도체 발광소자 제조방법
JP2008211250A (ja) 半導体基材及びその作製方法
US8698284B2 (en) Nitride-based semiconductor substrates having hollow member pattern and methods of fabricating the same
KR20050077902A (ko) 질화물 반도체 박막의 성장 방법
KR100357116B1 (ko) 질화물 반도체막 성장 방법
JP6986645B1 (ja) 半導体基板、半導体デバイス、電子機器
KR100668649B1 (ko) 실리콘 기반 3족 질화물계 발광소자 및 이의 제조방법
KR101173985B1 (ko) 기판 제조 방법
KR100726968B1 (ko) 응력 완화층을 구비한 질화물계 발광소자 및 이의 제조방법
KR100425680B1 (ko) 질화물 반도체 박막 형성방법
JP3471687B2 (ja) 半導体基材及びその製造方法
TW201834153A (zh) 磊晶用碳化矽基板及半導體晶片
KR20230157470A (ko) 반도체 기판 및 그 제조 방법과 제조 장치, 반도체 디바이스 및 그 제조 방법과 제조 장치, 전자 기기
KR20110049641A (ko) 질화갈륨계 ｌｅｄ 소자 및 그의 제조 방법
KR20050069034A (ko) 질화물 반도체막 성장 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190628

Year of fee payment: 4