CN101997071A - 衬底结构及其制造方法 - Google Patents

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Abstract

本发明涉及衬底结构及其制造方法。通过在缓冲层之下形成衬底的突出区域以及在缓冲层上形成半导体层而制造衬底结构，由此在除了在形成突出部的区域以外的区域将衬底与缓冲层分开。不与衬底接触的缓冲层上的半导体层具有独立特性，可以减少或防止位错或裂纹。

Description

衬底结构及其制造方法
技术领域
本发明的示例性实施方式涉及衬底结构及其制造方法，更具体而言，涉及包括氮化物半导体薄膜的衬底结构及其制造方法，该氮化物半导体薄膜以减小的位错密度生长并且其中的裂纹得到减少和/或防止。
背景技术
发光二极管(LED)可分为GaN基LED和基于磷光体制造的白光LED。GaN基LED主要在2英寸蓝宝石衬底上制造。在4英寸衬底上制造GaN基LED的方法还处于初始阶段。相反，大多数基于半导体的器件可以在12英寸(300mm)或更大的硅晶片上以大批量生产的方式制造。
为了提高LED晶片产率以及降低LED制造成本，需要大直径的衬底。然而，使用更大直径的衬底用于LED制造受到材料兼容性问题的限制。例如，当半导体层生长在大直径蓝宝石衬底上时，由于蓝宝石的低热导率，衬底会在高温下弯曲。因此，难以保持一致的薄膜特性。
为了减小或消除衬底弯曲，已经提出了在硅衬底上外延生长GaN LED的方法。硅衬底具有比蓝宝石衬底更高的热导率。因此，暴露于高的GaN薄膜生长温度的硅衬底的弯曲程度可减小，可以观测到具有一致的薄膜特性的8英寸衬底。因此，如果可以在硅上GaN LED结构中生长高质量LED薄膜，则可以克服蓝宝石衬底的限制并可以降低制造成本。
然而，硅衬底的使用提出了不同的问题。由于大的晶格失配和热膨胀系数的不一致，在硅上生长的LED半导体薄膜会具有高的位错密度和裂纹。为了使用当前的硅衬底作为LED生长衬底，需要针对这些问题的解决方案。
发明内容
示例性实施方式可提供支承氮化物半导体薄膜(例如GaN薄膜)的衬底结构，其中可以减小线位错密度并且可以减少和/或防止裂纹。示例性实施方式可提供制造衬底结构的方法。
根据示例性实施方式，一种衬底结构包括：衬底；以及以预定图案形成在该衬底上的缓冲层，其中该缓冲层被衬底突出部支承，该衬底突出部通过蚀刻该衬底的表面而形成，该缓冲层的不与该衬底突出部接触的下表面暴露到空气。
根据示例性实施方式，一种衬底结构包括：衬底，包括衬底突出部；以及缓冲层，在该衬底突出部上，该衬底突出部将该缓冲层与该衬底的一部分分开。
该衬底结构还可包括与所述缓冲层相同的多个缓冲层，该衬底结构还可包括氮化物半导体层，该氮化物半导体层通过比垂直生长更快的横向生长形成在所述多个缓冲层上。该衬底结构还可包括形成在该缓冲层上以对应于该缓冲层的图案的氮化物半导体层。该缓冲层可具有诸如三角形或正方形的多边形形状、椭圆形状或者直板形状。该衬底可包括Si、GaN、蓝宝石、SiC、LiGaO2、ZrB2、ZnO或(Mn，Zn)FeO4。
该缓冲层可具有由选自由AlN、SiC、Al2O3、AlGaN、AlInGaN、AlInBGaN、AlBGaN、GaN和XY组成的组中的一种形成的单层结构，或者具有包括这些的组合的多层结构，其中X是Ti、Cr、Zr、Hf、Nb或Ta，Y是氮(N)或硼(B，B2)。缓冲层的厚度可以为从约5nm至约5μm。包括该衬底结构的芯片的宽度L可以在1μm≤L≤1.5mm的范围，衬底和缓冲层分开的部分的宽度m在0.01L≤m≤0.49L的范围，图案的宽度在从约0.02L至约0.98L的范围。衬底结构还可以包括多个缓冲层，其中多个缓冲层之间的宽度n在10nm≤n≤10μm的范围。
根据另一示例性实施方式，一种形成衬底结构的方法包括：在衬底上形成缓冲层；图案化该缓冲层从而暴露衬底表面；通过蚀刻缓冲层之间的衬底的暴露表面而形成孔；通过蚀刻缓冲层之下的部分衬底以形成衬底突出部，由此通过经由所述孔对衬底的暴露表面执行蚀刻工艺以露出缓冲层的下部；以及在缓冲层上形成半导体层。
根据另一示例性实施方式，一种制造衬底结构的方法包括：在衬底上形成缓冲层；将图案蚀刻到缓冲层中；通过该图案化的缓冲层蚀刻所述衬底从而形成至少一个衬底突出部，所述衬底突出部将部分所述图案化的缓冲层与部分所述衬底分开；以及在所述缓冲层上形成半导体层。
衬底和缓冲层彼此接触的部分的宽度可小于缓冲层的宽度。通过图案化可形成多个缓冲层，半导体层可形成为多个缓冲层上的单个层。半导体层可通过外延横向过生长(ELOG)工艺在多个缓冲层上形成为单个层。半导体层可通过生长而分别形成在缓冲层上。该方法还可包括：在蚀刻衬底之后氧化或氮化衬底表面或者在衬底表面上形成AlN层。
根据另一示例性实施方式，一种电子器件包括：衬底，包括多个突出部；以及缓冲层，形成在所述多个突出部上并具有比所述多个突出部的宽度更大的宽度。该电子器件还可包括形成在所述缓冲层上的半导体层。
根据其它示例性实施方式，一种电子器件包括：衬底，包括多个突出部；以及缓冲层，在该多个突出部上，该缓冲层的宽度大于所述多个突出部的组合宽度。
附图说明
本发明的示例性实施方式将从下面结合附图的简要说明得到更清楚的理解。图1-6D表示这里描述的非限制性的示例性实施方式。
图1是示意图，示出根据示例性实施方式的发光二极管(LED)衬底结构；
图2A是示意图，示出根据示例性实施方式的LED衬底结构；
图2B是图2A的衬底结构的俯视图；
图2C是示意图，示出包括图2A的衬底结构的LED器件；
图3A是示意图，示出根据示例性实施方式的LED衬底结构；
图3B是俯视图，示出图3A的衬底结构；
图3C是示意图，示出包括图3A的衬底结构的LED器件；
图4A-4E示出根据示例性实施方式制造图2A的LED衬底结构的方法；
图5A-5E示出制造图3A的LED衬底结构的方法；以及
图6A-6D是根据示例性实施方式的衬底结构的扫描电子显微镜(SEM)图像。
应注意，这些图意在说明某些示例性实施方式中使用的方法、结构和/或材料的一般特性并补充下面提供的文字说明。然而，这些图不是按比例的，可以没有精确地反映任何给定实施方式的精确结构或性能特性，不应理解为定义或限制示例性实施方式包含的属性或值的范围。例如，微结构(molecule)、层、区域和/或结构元件的相对厚度和定位可以为清晰起见而减小或放大。各图中使用类似或相同的附图标记意在表示存在类似或相同的元件或特征。
具体实施方式
现在将参照附图更全面地描述示例性实施方式，附图中示出示例性实施方式。然而，示例性实施方式能够以很多不同形式实现，不应解释为局限于这里阐述的实施方式；相反，提供这些实施方式以使本公开更彻底而完整，并向本领域技术人员充分传达示例性实施方式的思想。在图中，层的厚度和区域为清晰起见而被放大。图中相似的附图标记始终表示相似的元件，因此对其的描述将被省略。
将理解，当元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其它元件或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，没有居间元件存在。相似的附图标记始终表示相似的元件。这里使用时，术语“和/或”包括相关所列项的一个或更多的任意和全部组合。用于描述元件或层之间的关系的其它词语应以类似方式理解(例如“在...之间”与“直接在...之间”、“邻近”与“直接邻近”、“在...上”与“直接在...上”)。
将理解，尽管术语“第一”、“第二”等可在这里用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，下面论述的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分而不会偏离示例性实施方式的教导。
空间关系术语例如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等可以为了描述的方便而在这里用来描述如图所示的一个元件或特征对另一元件(或多个元件)或特征(或多个特征)的关系。将理解，空间关系术语意在包括除了图中所示的取向之外器件在使用或操作中的不同取向。例如，如果图中的器件被翻转，那么描述为在其他元件或特征“之下”或“下面”的元件将取向为在其他元件或特征“之上”。因此，示例性术语“在...之下”可包括之上和之下两个取向。器件可以另外地取向(旋转90度或者在其他取向)，这里使用的空间关系描述语也要相应地理解。
这里使用的术语仅用于描述特定实施方式且无意限制示例性实施方式。这里使用时，单数形式“一”和“该”意在也包括复数形式，除非上下文清楚地另外描述。还将理解，如果这里使用的话，术语“包含”和/或“包括”指定所陈述特征、整体、步骤、操作、元件和/或部件的存在，但是并不排除一个或更多其它特征、整体、步骤、操作、元件、部件和或其群组的存在或添加。
这里参照剖视图描述示例性实施方式，剖视图是示例性实施方式的理想化实施方式(及中间结构)的示意图。因此，由于例如制造技术和/或容差导致的图示形状的变化是可以预期的。因此，示例性实施方式不应被理解为局限于这里示出的区域的特定形状，而是将包括例如制造所导致的形状的偏差。例如，示出为矩形的注入区域可在其边缘具有圆化或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。类似地，通过注入形成的掩埋区可导致该掩埋区和发生注入所经过的表面之间的区域中的一些注入。因此，图中显示的区域本质上是示意性的，它们的形状无意示出器件的区域的实际形状并且无意限定示例性实施方式的范围。
除非另外定义，这里使用的所有术语(包括科技术语)具有与示例性实施方式所属技术领域的普通技术人员一般理解的含义相同的含义。还将理解，术语例如一般使用的字典中定义的那些术语应被理解为具有与它们在相关技术的背景中的含义一致的含义，且将不会在理想化或过于正式的意义上来理解，除非这里清楚地这样定义。
图1是示意图，示出根据示例性实施方式的衬底结构。参照图1，衬底结构可包括衬底10。衬底10可包括衬底突出部11。缓冲层12可在衬底10上。缓冲层12可被图案化并被衬底突出部11支承。包括例如氮化物半导体层(例如GaN基材料)的半导体层13可以在缓冲层12上。
除了衬底突出部11的表面那部分以外，衬底10的表面可以被暴露(例如暴露到空气)。缓冲层12的不与衬底突出部11接触的下表面可被暴露。衬底突出部11可具有比缓冲层12更窄的宽度且可以包括弯曲的侧部。衬底突出部11的中部可以比衬底突出部11的端部更窄。例如，衬底突出部11的宽度可从中部沿向上和向下方向增大。
缓冲层12可以仅通过衬底突出部11与衬底10接触。缓冲层12上的半导体层13可不接触衬底10并且可具有独立(freestanding)特性。由于衬底10和半导体层13之间的晶格常数和热膨胀系数失配产生的应变可得到减小。由于衬底10与缓冲层12接触的表面积可局限于衬底突出部11的表面积，所以可以防止将LED器件从高温冷却到室温时产生的裂纹，所述裂纹是由于LED器件和半导体层13的热膨胀系数差异导致的。图1所示的衬底结构可以用于例如图2A或图3A所示的阵列结构中。
衬底10可以是例如Si衬底，且可以包括Si(111)、Si(110)和/或Si(100)。衬底10可以是例如GaN、蓝宝石、SiC、LiGaO2、ZrB2、ZnO和/或(Mn，Zn)FeO4(111)。缓冲层12可以是单层结构和/或多层结构，包括AlN、SiC、Al2O3、AlGaN、AlInGaN、AlInBGaN、AlBGaN、GaN和/或XY，其中X可以是Ti、Cr、Zr、Hf、Nb和/或Ta，Y可以是氮(N)和/或硼(B，B2)。缓冲层12的厚度t可以在例如大约5nm≤t≤5μm的范围。根据示例性实施方式的衬底结构可用于诸如电功率器件(例如GaN基发光器件或高电子迁移率晶体管(HEMP)器件)的各种电器件中。
图2A是示意图，示出根据示例性实施方式的衬底结构阵列。图1所示的衬底结构可以是支承缓冲层的单个单元并且/或者可以是支承一个或多个缓冲层的多个衬底结构之一。图1所示的衬底结构可以是包括任意芯片中的多个衬底结构和缓冲层的阵列的形式。参照图2A，衬底20可以包括多个衬底突出部21。多个缓冲层22可以在衬底突出部21上。半导体层23(例如GaN基材料层)可以在缓冲层22上。半导体层23可以是氮化物半导体层。半导体层23可以是例如多个缓冲层22上的单层结构。
图2B是图2A的衬底结构的俯视图。缓冲层22之间的宽度n可以为例如大约10nm或更大。图2B中的缓冲层22可以具有正方形，但不限于此，并且可以具有包括不同形状诸如多边形(例如三角形和/或正方形)、椭圆形(例如圆形)和/或直板形(straight plate shape)的阵列结构。
图2C是示意图，示出包括图2A的衬底结构的LED器件。参照图2A和2C，LED结构可以在半导体层23上。第一电极24a可以在半导体层23的一部分上。第一包层25、第一光波导层26、有源层27、第二光波导层28、第二包层29和/或第二电极24b可以堆叠在半导体层23的与第一电极24a不同的部分上。尽管单个半导体层23示出为位于多个缓冲层22上，并且一个LED结构示于半导体层23上，但示例性实施方式不限于此。例如，多个LED结构可以在半导体层23上。衬底20可以从LED结构去除。
图3A是示意图，示出根据示例性实施方式的LED衬底结构。图3A示出包括与多个缓冲层32对应的多个半导体层33的衬底结构阵列。图3B是俯视图，示出图3A的衬底结构。参照图3A和3B，多个衬底突出部31可以在衬底30上。缓冲层32可以在衬底突出部31上。缓冲层32之间的宽度n可以为例如大约10nm或更大。图3B的缓冲层32可以为正方形，但不限于此。缓冲层32可以是包括不同形状诸如多边形(例如三角形和/或正方形)、椭圆形(例如圆形)和/或直板形的阵列结构。
图3C是示意图，示出包括图3A的衬底结构的LED器件。参照图3A和3C，第一电极34a可以在每个半导体层33的一部分上。第一包层35、第一光波导层36、有源层37、第二光波导层38、第二包层39和/或第二电极34b可以堆叠在每个半导体层33的与第一电极34a不同的部分上。衬底30可从LED结构去除。
如图2A和3A所示，分别在缓冲层22和32上的半导体层23和33的形式可以根据例如其形成方法而改变。参照图2A，多个缓冲层22可以形成在一个芯片中，但其上的半导体层23可由于例如ELOG法而具有单层结构。参照图3A，根据例如常用的垂直生长法，多个半导体层33可以形成在一个芯片中的缓冲层32上。
图4A-4E示出根据示例性实施方式制造图2A的LED衬底结构的方法。参照图4A，缓冲层材料22a可涂覆在衬底20上。缓冲层材料22a可以是例如单层结构，该单层结构包括AlN、SiC、Al2O3、AlGaN、AlInGaN、AlInBGaN、AlBGaN、GaN和/或XY，其中X可以是Ti、Cr、Zr、Hf、Nb和/或Ta，Y可以是氮(N)和/或硼(B，B2)。
参照图4B和4C，缓冲层材料22a可被图案化从而形成多个缓冲层22。缓冲层22的形式可以根据图案化方法而改变。例如，缓冲层22的形状可以是多边形、椭圆形等。缓冲层22的厚度t可以在例如大约5nm≤t≤5μm的范围。可以对衬底20的暴露于缓冲层22之间的表面部分执行蚀刻工艺以形成孔h。参照图4D，通过对衬底20的暴露部分执行例如湿法蚀刻工艺或干法/湿法蚀刻工艺，衬底20的在缓冲层22之下的部分可被蚀刻从而形成衬底突出部21。例如，可以通过孔h蚀刻衬底20。
通过利用蚀刻工艺，衬底20的表面可通过孔h被蚀刻。衬底20的表面(除了衬底突出部21的至少一个表面以外)和缓冲层22的不接触衬底突出部21的下表面可被暴露(例如暴露到空气)。由于蚀刻工艺，衬底突出部21可具有弯曲的侧部。衬底突出部21的中部可比衬底突出部21的端部窄。例如，衬底突出部21的宽度可从中部沿向上和向下方向增大。通过利用蚀刻工艺，衬底20和缓冲层22可在除了衬底突出部21接触缓冲层22的地方以外彼此分离。在衬底20和缓冲层22分离的区域中的缓冲层22可具有独立特性。衬底20中产生的位错和裂纹可不影响缓冲层22。
根据示例性实施方式，可以事先蚀刻衬底20以形成孔h。在这种情况下，缓冲层材料可涂覆在其中形成有孔h的衬底20上。缓冲层材料可被图案化从而形成多个缓冲层22，可借助于孔h通过对衬底20执行例如湿法或干法/湿法蚀刻工艺而形成衬底突出部21。
参照图4E，可利用例如外延横向过生长(ELOG)方法在缓冲层22上生长半导体材料(例如GaN基材料)，从而形成半导体层23。根据ELOG方法，横向生长可快于垂直生长。半导体材料层可沿垂直于缓冲层22的上表面的方向部分地生长在每个缓冲层22上。通过调整生长方向，半导体材料可在缓冲层22的上表面上水平生长。缓冲层22的上表面上的半导体材料可通过横向生长彼此连接并且可以形成单个半导体层23。
如果在金属有机化学气相沉积(MOCVD)室中在缓冲层22上直接生长氮化物半导体材料，并且如果使用Si衬底，则会发生Ga导致的Si的回熔蚀刻(melt-back etching)。为了防止和/或减少回熔蚀刻，衬底20和/或衬底突出部21的表面可根据下面的示例性方法中一个或多个进行处理。可以氧化衬底20和/或衬底突出部21的表面从而将表面转化成SiO2，可以对衬底20和/或衬底突出部21的表面执行利用NH3的高温表面处理从而将Si转化成Si氮化物，以及/或者可以在衬底20和/或衬底突出部21的表面上形成AlN层。
图5A-5E示出制造图3A的LED衬底结构的方法。参照图5A，缓冲层材料32a可以涂覆在衬底30上。缓冲层材料32a可以是例如单层结构或多层结构，包括AlN、SiC、Al2O3、AlGaN、AlInGaN、AlInBGaN、AlBGaN、GaN和/或XY，其中X可以是Ti、Cr、Zr、Hf、Nb和/或Ta，Y可以是氮(N)和/或硼(B，B2)。
参照图5B和5C，缓冲层材料32a可被图案化从而暴露部分衬底30并形成多个缓冲层32。每个缓冲层32的厚度t可以在大约5nm≤t≤5μm的范围。衬底30的在缓冲层32之间的暴露表面部分可例如被蚀刻从而形成孔h。参照图5D，可对暴露的衬底30执行例如湿法或干法/湿法蚀刻工艺。例如，衬底30的在缓冲层32之下的部分可通过孔h被蚀刻从而形成衬底突出部31。衬底30的表面，除了衬底突出部31以外，以及缓冲层32的不与衬底突出部31接触的下表面可被暴露(例如暴露到空气)。衬底突出部31可具有弯曲的侧部。
衬底突出部31的中部可比衬底突出部31的端部窄。例如，衬底突出部31的宽度可从中部沿向上和向下方向增大。除了形成衬底突出部31的地方以外，衬底30和缓冲层32可由于蚀刻工艺而彼此分离。在衬底30和缓冲层32分离的区域中的缓冲层32可具有独立特性。衬底30中产生的位错和裂纹可不影响缓冲层32。根据示例性实施方式，可在缓冲层32和衬底突出部31之前蚀刻衬底30以形成孔h。参照图5E，半导体材料(例如GaN)可生长在缓冲层32上从而形成半导体层33。图5E的实施方式与图4E的实施方式的不同之处可在于半导体层33可利用沉积方法沿缓冲层32和/或衬底30的垂直方向形成在缓冲层32上。
当衬底30由Si形成时，为了防止和/或减少Ga导致的Si的回熔蚀刻，衬底30和/或衬底突出部31的表面可根据下面的示例性方法中的一个或多个进行处理。衬底30和/或衬底突出部31的表面可被氧化从而将表面转变成SiO2，以及/或者可对衬底30和/或衬底突出部31的表面执行利用NH3的高温表面处理从而将Si转变成Si氮化物，以及/或者可在衬底30和/或衬底突出部31的表面上形成AlN层。
图6A-6D是根据示例性实施方式的衬底结构的扫描电子显微镜(SEM)图像。图6A是衬底结构阵列的透视图，图6B是图6A的衬底结构阵列的剖视图。图6C是衬底结构阵列的俯视图，图6D是图6C的衬底结构阵列的剖视图。参照图6A-6D，根据化学湿法蚀刻工艺，衬底突出部的形状可基于与衬底晶体取向相关的蚀刻速率(定向蚀刻速率)和缓冲层中形成的底切图案。为了改变突出部的形状，可以使用不同的掩模图案以产生不同的底切图案。
例如，图6A示出形成在缓冲层中的圆形底切图案，缓冲层形成在具有(111)晶体取向的硅衬底之上。图6A和6B所示的衬底结构可通过经由包括圆形图案的掩模层蚀刻缓冲层和硅衬底而形成。蚀刻工艺可包括缓冲层和硅衬底的各向异性干法蚀刻，接着是仅硅衬底的各向同性湿法蚀刻。可去除掩模层，并且可通过ELOG生长GaN层。图6C示出根据与参照图6A和6B描述的工艺相同的工艺制造的衬底结构，除了使用六边形底切图案和根据垂直工艺生长GaN以外。图6A和6D显示出根据不同底切图案形成的不同的衬底突出部形状。图6B示出单个半导体层衬底阵列(例如类似于图2A)。图6D示出垂直生长的半导体结构与衬底突出部之间的一一对应关系(例如类似于图3A)。
如上所述，根据上述示例性实施方式中的一个或多个，可以提供半导体器件的衬底结构以及制造衬底结构的方法，其中，当生长半导体材料(例如氮化物基半导体材料)时，可以减小位错密度且可以减少和/或防止裂纹的产生。
尽管具体地显示和描述了示例性实施方式，但是本领域技术人员能够理解，在不脱离权利要求所定义的精神和范围的情况下可以进行形式和细节上的各种改变。

Claims (20)

1.一种衬底结构，包括：
衬底，包括衬底突出部；以及
缓冲层，在所述衬底突出部上，所述衬底突出部将所述缓冲层与部分所述衬底分开。
2.如权利要求1的衬底结构，还包括：
氮化物半导体层，
其中所述衬底突出部是多个衬底突出部，
所述缓冲层是与所述多个衬底突出部对应的多个缓冲层，且
所述氮化物半导体层延伸越过所述多个缓冲层。
3.如权利要求1的衬底结构，还包括：
半导体层，形成在所述缓冲层上。
4.如权利要求1的衬底结构，其中所述缓冲层的形状是多边形、椭圆形和直板之一。
5.如权利要求1的衬底结构，其中所述衬底突出部的宽度在所述衬底突出部的中部比在所述衬底突出部的端部小，所述宽度随与所述中部的距离的增加而增大。
6.如权利要求1的衬底结构，其中所述衬底包括Si、GaN、蓝宝石、SiC、LiGaO2、ZrB2、ZnO和(Mn，Zn)FeO4中的至少一种。
7.如权利要求1的衬底结构，其中所述缓冲层具有单层结构和多层结构中的一种，
所述缓冲层的材料包括AlN、SiC、Al2O3、AlGaN、AlInGaN、AlInBGaN、AlBGaN、GaN和XY中的至少一种，其中X是Ti、Cr、Zr、Hf、Nb和Ta中的至少一种，Y是氮、B和B2中的至少一种。
8.如权利要求1的衬底结构，其中所述缓冲层的厚度为5nm至5μm。
9.如权利要求1的衬底结构，其中所述衬底突出部是多个衬底突出部，
所述缓冲层是与所述多个衬底突出部对应的多个缓冲层，且
分隔所述多个缓冲层的区域的宽度大于10nm。
10.一种制造衬底结构的方法，该方法包括：
在衬底上形成缓冲层；
将图案蚀刻到所述缓冲层中；
通过所述图案化的缓冲层蚀刻所述衬底从而形成至少一个衬底突出部，所述衬底突出部将部分所述图案化的缓冲层与部分所述衬底分开；以及
在所述缓冲层上形成半导体层。
11.如权利要求10的方法，还包括：
在所述缓冲层上形成蚀刻掩模，
其中将图案蚀刻到所述缓冲层中包括通过所述蚀刻掩模各向异性地蚀刻所述缓冲层从而暴露所述衬底的表面。
12.如权利要求11的方法，其中通过所述图案化的缓冲层蚀刻所述衬底包括各向异性地蚀刻所述衬底从而形成衬底凹陷以及各向同性地蚀刻所述衬底凹陷从而暴露所述缓冲层的部分下表面。
13.如权利要求10的方法，其中接触所述缓冲层的所述衬底突出部的表面的宽度小于所述缓冲层的宽度。
14.如权利要求10的方法，其中将图案蚀刻到所述缓冲层中包括将所述缓冲层分成多个缓冲层，且
形成所述半导体层包括将所述半导体层形成为被所述多个缓冲层支承的单个半导体层。
15.如权利要求14的方法，其中形成所述半导体层包括利用外延横向过生长工艺形成所述半导体层。
16.如权利要求10的方法，其中将图案蚀刻到所述缓冲层中包括将所述缓冲层分成多个缓冲层，且
形成所述半导体层包括将所述半导体层形成为多个半导体层，所述多个半导体层中的每个形成在所述多个缓冲层中的不同缓冲层上。
17.如权利要求16的方法，其中在所述缓冲层上形成所述半导体层包括利用垂直生长工艺形成所述半导体层。
18.如权利要求10的方法，还包括：
通过执行氧化工艺、氮化工艺和AlN层形成工艺中的至少一种处理所述衬底和所述衬底突出部的暴露表面。
19.一种电子器件，包括：
衬底，包括多个突出部；以及
缓冲层，在所述多个突出部上，所述缓冲层的宽度大于所述多个突出部的组合宽度。
20.如权利要求19的电子器件，还包括：
在所述缓冲层上的半导体层。
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