KR20160001619A - 질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법 - Google Patents

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도시키 히코사카
히로시 오노
신야 누노우에
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가부시끼가이샤 도시바
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Abstract

한 실시형태에 따르면, 제1면을 따라 확장되는 질화물 반도체 층이 제공된다. 상기 질화물 반도체 층은 제1 영역 및 제2 영역을 포함한다. 상기 제1면에 대해 평행한 제1 방향에서의 상기 제1 영역의 길이는, 상기 제1면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 제1 영역의 길이보다도 길다. 상기 제2 영역은 상기 제2 방향으로 상기 제1 영역과 배열된다. 상기 제1 방향에서의 상기 제2 영역의 길이는, 상기 제2 방향에서의 상기 제2 영역의 길이보다도 길다. 상기 제1 영역 및 상기 제2 영역의 c축은 상기 제2 방향에 대해 경사진다. 상기 c축은 상기 제1면에 대해 수직인 제3 방향과 교차한다.

Description

질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법 {NITRIDE SEMICONDUCTOR LAYER, NITRIDE SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR LAYER}
<관련 출원의 상호 참조>
본 출원은 2014년 6월 25일에 출원된 일본 특허 출원 번호 2014-130358의 우선권을 기초로 하고 그의 이익을 청구하며, 그의 전체 내용은 본원에 참조로 포함된다.
본원에 기재된 실시형태는 일반적으로 질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법에 관한 것이다.
질화물 반도체를 사용한 반도체 발광 장치 (예를 들어, 발광 다이오드)는 표시 장치, 조명 등에 사용되고 있다. 또한, 질화물 반도체는 고속 전자 장치 및 전력 장치에 이용되고 있다. 질화물 반도체 층을 격자 상수 또는 열팽창 계수가 상이한 기판 상에 형성하면, 기판의 휨 및 크랙이 발생하기 쉽다. 성능을 향상시키며, 휨을 작게 하고, 크랙을 억제하고, 고생산성을 실현하는 기술이 요망된다.
도 1의 (a) 및 (b)는 제1 실시형태에 따른 질화물 반도체 장치를 나타내는 개략적인 사시도이고;
도 2는 제1 실시형태에 따른 질화물 반도체 장치를 나타내는 개략적인 단면도이고;
도 3의 (a) 내지 (c)는 제1 실시형태에 따른 질화물 반도체 장치의 제조 방법을 나타내는 공정 순서의 개략적인 단면도이고;
도 4의 (a) 내지 (c)는 질화물 반도체 장치에 관한 실험 결과를 나타내는 전자 현미경 사진이고;
도 5의 (a) 및 (b)는 질화물 반도체 장치에 관한 실험 결과를 나타내는 전자 현미경 사진이고;
도 6의 (a) 내지 (d)는 질화물 반도체 장치의 특성을 나타내는 그래프이고;
도 7의 (a) 내지 (d)는 질화물 반도체 장치를 나타내는 전자 현미경 사진 및 개략도이고;
도 8의 (a) 내지 (d)는 질화물 반도체 장치를 나타내는 전자 현미경 사진이고;
도 9의 (a) 내지 (j)는 질화물 반도체 장치를 나타내는 전자 현미경 사진 및 개략적인 사시도이고;
도 10의 (a) 내지 (d)는 제1 실시형태에 따른 질화물 반도체 장치를 나타내는 개략적인 단면도이고;
도 11은 제1 실시형태에 따른 또 다른 질화물 반도체 장치를 나타내는 개략적인 단면도이고;
도 12는 질화물 반도체 장치를 나타내는 전자 현미경 사진이고;
도 13은 제2 실시형태에 따른 질화물 반도체 층의 제조 방법을 나타내는 흐름도이다.
한 실시형태에 따르면, 제1면을 따라 확장되는 질화물 반도체 층이 제공된다. 상기 질화물 반도체 층은 제1 영역 및 제2 영역을 포함한다. 상기 제1면에 대해 평행한 제1 방향에서의 상기 제1 영역의 길이는, 상기 제1면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 제1 영역의 길이보다도 길다. 상기 제2 영역은 상기 제2 방향으로 상기 제1 영역과 배열된다. 상기 제1 방향에서의 상기 제2 영역의 길이는, 상기 제2 방향에서의 상기 제2 영역의 길이보다도 길다. 상기 제1 영역 및 상기 제2 영역의 c축은 상기 제2 방향에 대해 경사진다. 상기 c축은 상기 제1면에 대해 수직인 제3 방향과 교차한다.
한 실시형태에 따르면, 질화물 반도체 장치는 기판 및 질화물 반도체 층을 포함한다. 상기 기판은 상면 및 복수의 경사면을 갖는 주면을 포함한다. 상기 복수의 경사면은 상기 상면에 대해 경사진다. 상기 상면에 대해 평행한 제1 방향에서의 상기 복수의 경사면의 각각의 길이는, 상기 상면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 복수의 경사면의 각각의 길이보다도 길다. 상기 복수의 경사면은 상기 제2 방향으로 배열된다. 질화물 반도체 층은 상기 복수의 경사면으로부터 성장한다. 상기 질화물 반도체 층의 c축은 상기 제2 방향에 대해 경사진다. 상기 c축은 상기 상면에 대해 수직인 제3 방향과 교차한다.
한 실시형태에 따르면, 질화물 반도체 장치는 질화물 반도체 층을 포함한다. 상기 질화물 반도체 층은 기판의 복수의 경사면으로부터 성장한다. 상기 기판은 상면 및 상기 복수의 경사면을 갖는 주면을 포함한다. 상기 복수의 경사면은 상기 상면에 대해 경사진다. 상기 상면에 대해 평행한 제1 방향에서의 상기 복수의 경사면의 각각의 길이는, 상기 상면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 복수의 경사면의 각각의 길이보다도 길다. 상기 복수의 경사면은 상기 제2 방향으로 배열된다. 상기 질화물 반도체 층의 c축은 상기 제2 방향에 대해 경사진다. 상기 c축은 상기 상면에 대해 수직인 제3 방향과 교차한다.
한 실시형태에 따르면, 질화물 반도체 층의 제조 방법이 개시된다. 상기 방법은 기판을 준비하는 것을 포함한다. 상기 기판은 상면 및 복수의 경사면을 갖는 주면을 포함한다. 상기 복수의 경사면은 상기 상면에 대해 경사진다. 상기 상면에 대해 평행한 제1 방향에서의 상기 복수의 경사면의 각각의 길이는, 상기 상면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 복수의 경사면의 각각의 길이보다도 길다. 상기 복수의 경사면은 상기 제2 방향으로 배열된다. 상기 방법은 상기 복수의 경사면으로부터 질화물 반도체 층을 성장시키는 것을 포함한다. 상기 질화물 반도체 층의 c축은 상기 제2 방향에 대해 경사진다. 상기 c축은 상기 상면에 대해 수직인 제3 방향과 교차한다.
이하에, 다양한 실시형태에 대해 첨부 도면을 참조하여 설명할 것이다.
도면은 계략적 또는 개념적인 것이며, 부분의 두께와 폭 사이의 관계, 부분들 사이의 크기의 비율 등은, 반드시 그의 실제 값과 동일한 것은 아니다. 또한, 동일한 부분을 나타내는 경우에도, 치수 및/또는 비율이 도면들 사이에 상이하게 예시될 수도 있다.
본원 명세서 및 도면에 있어서, 도면에 관하여 상기 기재된 바와 유사한 구성요소에는 동일한 참조 부호로 표시하며, 상세한 설명은 적절히 생략한다.
제1 실시형태
본 실시형태는 질화물 반도체 장치에 관한 것이다. 본 실시형태에 따른 질화물 반도체 장치는 반도체 발광 장치, 반도체 수광 장치, 전자 장치 등을 포함한다. 반도체 발광 장치는, 예를 들어 발광 다이오드 (LED), 레이저 다이오드 (LD) 등을 포함한다. 반도체 수광 장치는 포토다이오드 (PD) 등을 포함한다. 전자 장치는, 예를 들어 고전자이동도 트랜지스터 (HEMT), 헤테로접합 바이폴라 트랜지스터 (HBT), 전계 효과 트랜지스터 (FET), 쇼트키(Schottky) 배리어 다이오드 (SBD) 등을 포함한다.
도 1의 (a) 및 (b)는 제1 실시형태에 따른 질화물 반도체 장치를 예시하는 개략적인 사시도이다.
도 1의 (a)에 도시한 바와 같이, 본 실시형태에 따른 질화물 반도체 장치(110)는 기판(40) 및 질화물 반도체 층(15)을 포함한다.
질화물 반도체 층(15)은 제1면(15f) (예를 들어, X-Y 평면)을 따라 확장된다. 제1면(15f)은 평면이다. 질화물 반도체 층(15)의 거시적인 주면은 제1면(15f)에 대응한다. 질화물 반도체 층(15)의 주면은 X-Y 평면에 대해 평행하다. 질화물 반도체 층(15)은 제1 영역(15a) 및 제2 영역(15b)을 포함한다.
X-Y 평면에 대해 평행한 1개의 방향을 X축 방향으로 한다. X-Y 평면에 대해 평행하고 X축 방향에 대해 수직인 방향을 Y축 방향으로 한다. X-Y 평면에 대해 수직인 방향을 Z축 방향으로 한다. X축 방향을 제1 방향 D1로 한다. Y축 방향을 제2 방향 D2로 한다. Z축 방향을 제3 방향 D3으로 한다.
제1 영역(15a) 및 제2 영역(15b)은 제1 방향 D1을 따라 연장된다. 제1 방향 D1은 제1면(15f)에 대해 평행하다. 제2 영역(15b)은 제1면(15f)내에서 제1 영역(15a)과 배열된다. 제2 영역(15b)은 제2 방향 D2로 제1 영역(15a)과 배열된다. 제2 영역(15b)은 제1 영역(15a)과 접한다.
제1 방향 D1에서의 제1 영역(15a)의 길이는, 제2 방향 D2에서의 제1 영역(15a)의 길이보다도 길다. 제1 방향 D1에서의 제2 영역(15b)의 길이는, 제2 방향 D2에서의 제2 영역(15b)의 길이보다도 길다.
예를 들어, 제1 방향 D1에서의 제1 영역(15a)의 길이는, 제3 방향 D3에서의 제1 영역(15a)의 길이보다도 길다. 예를 들어, 제1 방향 D1에서의 제2 영역(15b)의 길이는, 제3 방향 D3에서의 제2 영역(15b)의 길이보다도 길다.
예를 들어, 제1 영역(15a)과 제2 영역(15b) 사이의 경계(17)는 단면을 TEM (투과 전자 현미경)에 의한 관찰을 행함으로써 관측될 수 있다. 또한, 경계(17)는 표면 (제1면(15f))을 원자력 현미경 (AFM) 또는 캐소드 루미네센스 (CL)에 의한 관찰을 행함으로써 관측될 수 있다.
질화물 반도체 층(15)은 c축(16)을 갖는다. 제1 영역(15a)은 c축(16a)을 갖는다. 제2 영역(15b)은 c축(16b)을 갖는다. c축(16a)은 c축(16b)에 대해 실질적으로 평행하다. 예를 들어, c축(16) (c축(16a) 및 c축(16b))의 방향은 X선 회절에 의해 관측될 수 있다. 제1 영역(15a)의 c축(16a)과 제2 영역(15b)의 c축은 서로 평행하다. TEM상 등에서 관찰되는 제1 영역(15a)의 명암 영역의 방향은, TEM상 등에서 관찰되는 제2 영역(15b)의 명암 영역의 방향에 대해 평행하다. 예를 들어, 질화물 반도체 층(15)의 거시적인 c축(16)의 방향은 X선 회절에 의해 관측된다. 이러한 경우에, 거시적인 방향은 c축(16a)의 방향 및 c축(16b)의 방향과 일치하는 것으로 간주될 수 있다.
질화물 반도체 층(15)의 c축(16) (c축(16a) 및 c축(16b))은 제1 방향 D1에 대해 경사진다. c축(16) (c축(16a) 및 c축(16b))은 제1 방향 D1에 대해 평행하지도 않고 수직도 아니다.
질화물 반도체 층(15)의 c축(16) (c축(16a) 및 c축(16b))은 제2 방향 D2에 대해 경사진다. c축(16) (c축(16a) 및 c축(16b))은 제2 방향 D2에 대해 평행하지도 않고 수직도 아니다.
질화물 반도체 층(15)의 c축(16) (c축(16a) 및 c축(16b))을 제1면(15f) 상에 투영한 방향 (축)은, 제2 방향 D2에 대해 경사진다. 제1 영역(15a)의 c축(16a)을 제1면(15f) 상에 투영한 방향과, 제2 방향 D2 사이의 각도 θ2는, 예를 들어 5도 이상 85도 이하이다. 제2 영역(15b)의 c축(16b)을 제1면(15f) 상에 투영한 방향과, 제2 방향 D2 사이의 각도 θ2는, 예를 들어 5도 이상 85도 이하이다.
이와 같이, 제1 영역(15a)의 c축(16a) 및 제2 영역(15b)의 c축(16b)을 제1면(15f) 상에 투영한 방향 (축)은, 제1 영역(15a)과 제2 영역(15b) 사이의 경계(17)의 연장 방향 (제1 방향 D1)에 대해 경사진다. 제1 영역(15a)의 c축(16a) 및 제2 영역(15b)의 c축(16b)을 제1면(15f) 상에 투영한 방향 (축)은, 경계(17)의 연장 방향 (제1 방향 D1)에 대해 수직인 제2 방향 D2에 대해 경사진다.
질화물 반도체 층(15)의 c축(16) (c축(16a) 및 c축(16b))은 제3 방향 D3 (제1면(15f)에 대해 수직인 방향 (축))과 교차한다. 질화물 반도체 층(15)의 c축(16)은 제3 방향 D3에 대해 실질적으로 수직이거나, 또는 제3 방향 D3에 대해 경사진다.
본 예에서는, 질화물 반도체 층(15)의 c축(16) (c축(16a) 및 c축(16b))은 제1면(15f)에 대해 경사진다. 제1 영역(15a)의 c축(16a)과 제1면(15f) 사이의 각도 θ1은 0도 이상 85도 이하이다. 제2 영역(15b)의 c축(16b)과 제1면(15f) 사이의 각도 θ1은, 예를 들어 0도 이상 85도 이하이다. 예를 들어, 주면(15f)은 c면과는 상이하다. 주면(15f)은, c면에 오프 각으로 제공된 결정면 (오배향 기판 또는 미스컷 기판)과는 상이하다. 예를 들어, 주면(15f)은 반극성면이다. 또는, 예를 들어 주면(15f)은 비극성면이다.
이러한 질화물 반도체 층(15)은 경사면을 갖는 기판(40)을 사용한 결정 성장에 의해 얻어진다.
도 1의 (b)는 기판(40)을 예시하는 개략적인 사시도이다.
기판(40)은 주면(40a)을 갖는다. 주면(40a)은 기판(40)의 거시적인 주면이다. 주면(40a)은 제1면(15f)에 대해 실질적으로 평행하다. 기판(40)은 주면(40a)을 따라 확장된다.
주면(40a)은 상면(40u) (정상면) 및 복수의 경사면(41)을 포함한다. 복수의 경사면(41) 각각은 상면(40u)에 대해 경사진다. 거시적인 주면(40a)은 상면(40u)에 대해 평행한 것으로 간주된다. 복수의 경사면(41)은 제1면(15f)에 대해 경사진다. 복수의 경사면(41)은 제2 방향 D2로 배열된다.
경사면(41)은, 예를 들어 경사면(41a) 및 경사면(41b)을 포함한다. 경사면(41b)은 제2 방향 D2에서 경사면(41a)과 이격되어 있다.
복수의 경사면(41) (예를 들어, 경사면(41a) 및 경사면(41b))의 각각의 제1 방향 D1을 따르는 길이는, 복수의 경사면(41) (경사면(41a) 및 경사면(41b))의 각각의 제2 방향 D2를 따르는 길이보다도 길다. 복수의 경사면(41) (예를 들어, 경사면(41a) 및 경사면(41b))의 각각의 제1 방향 D1을 따르는 길이는, 복수의 경사면(41) (경사면(41a 및 41b))의 각각의 제3 방향 D3을 따르는 길이보다도 길다.
질화물 반도체 층(15)은 복수의 경사면(41)으로부터 성장한다. 질화물 반도체 층(15)의 c축(16)은 기판(40)의 상면(40u) (주면(40a))에 대해 경사진다. c축(16)은 제3 방향 D3 (상면(40u)에 대해 수직인 방향)과 교차한다.
본 예에서는, 기판(40)은 복수의 오목부(45)를 갖는다. 복수의 오목부(45)는 제2 방향 D2로 배열된다. 복수의 경사면(41)은 각각 복수의 오목부(45)의 측면의 일부이다.
예를 들어, 복수의 오목부(45)는 제1 오목부(45a) 및 제2 오목부(45b)를 포함한다. 제1 오목부(45a) 및 제2 오목부(45b)는 제1 방향 D1을 따라 연장된다. 복수의 오목부(45) (제1 오목부(45a), 제2 오목부(45b) 등)의 각각의 제1 방향 D1에서의 길이는, 복수의 오목부(45)의 각각의 제2 방향 D2에서의 길이보다도 길다. 복수의 오목부(45) (제1 오목부(45a), 제2 오목부(45b) 등)의 각각의 제1 방향 D1에서의 길이는, 복수의 오목부(45)의 각각의 제3 방향 D3에서의 길이보다도 길다.
제1 오목부(45a)는 측면(46as), 측면(46ar) 및 저면(46at)을 갖는다. 측면(46ar)은 측면(46as)과 대향한다. 저면(46at)은 측면(46as) 및 측면(46ar)과 접속된다.
제2 오목부(45b)는 측면(46bs), 측면(46br) 및 저면(46bt)을 갖는다. 측면(46br)은 측면(46bs)과 대향한다. 저면(46bt)은 측면(46bs) 및 측면(46br)과 접속된다.
측면(46as), 측면(46ar), 측면(46bs) 및 측면(46br)은 제1 방향 D1에 대해 평행하다.
측면(46as)과 측면(46bs) 사이에 측면(46ar)이 배치된다. 측면(46ar)과 측면(46br) 사이에 측면(46bs)이 배치된다. 측면(46as)과 측면(46ar)은 서로 대향한다. 측면(46bs)과 측면(46br)은 서로 대향한다.
본 예에서는, 측면(46ar)은 측면(46as)에 대해 실질적으로 평행하다. 측면(46br)은 측면(46bs)에 대해 실질적으로 평행하다.
이와 같이, 기판(40)에서, 복수의 오목부(45) 각각은, 서로 대향하는 제1 측면 및 제2 측면을 포함한다. 제1 측면은, 예를 들어 측면(46as) 및 측면(46bs)이다. 제2 측면은, 예를 들어 측면(46ar) 및 측면(46br)이다.
복수의 경사면(41)은 복수의 오목부(45)의 제1 측면 (측면(46as) 및 측면(46bs))이다.
본 예에서는, 제2 측면 (측면(46ar) 및 측면(46br) 등)은 제1 측면 (측면(46as) 및 측면(46bs))에 대해 평행하다.
본 실시형태에서는, 후술하는 바와 같이, 오목부(45)의 연장 방향 (제1 방향 D1)을 기판(40)의 결정 방위로부터 소정의 각도로 경사지게 한다. 즉, 경사면(41) (예를 들어, 측면(46as) 및 측면(46bs))의 연장 방향 (제1 방향 D1)을 기판(40)의 결정 방위로부터 소정의 각도로 경사지게 한다. 이러한 경사면(41)으로부터의 결정 성장을 행함으로써, 질화물 반도체 층(15)의 c축(16)은 제2 방향 D2에 대해 경사진다.
경사면(41)은 또한 제3 방향 D3에 대해 경사진다. 경사면(41)으로부터 성장한 질화물 반도체 층(15)의 c축(16)은 제3 방향 D3과 교차한다. c축(16)은 제3 방향 D3에 대해 경사진다.
기판(40)의 이러한 경사면(41) (예를 들어, 측면(46as) 및 측면(46bs))으로부터 결정 성장을 행함으로써, 본 실시형태에 따른 질화물 반도체 층(15)이 얻어진다.
기판(40)은, 예를 들어 실리콘, 사파이어, 스피넬, GaAs, InP, ZnO, Ge, SiGe 및 SiC 중 하나를 포함한다. 예를 들어, 기판(40)의 격자 상수는 질화물 반도체 층(15)의 격자 상수와는 상이하다. 기판(40)의 열팽창 계수는 질화물 반도체 층(15)의 열팽창 계수와는 상이하다.
기판(40)이 질화물 반도체 층(15)과는 상이한 격자 상수 및 열팽창 계수 중 적어도 하나를 갖는 경우에, 기판(40)의 휨은 커지기 쉽다. 기판(40)의 휨이 과도하게 커지면, 크랙이 발생하기 쉽다.
한편, 주면이 c면인 질화물 반도체 층에 있어서 헤테로구조를 형성한 경우에는, 큰 분극 전계가 발생하며, 장치의 성능에 영향을 준다. 주면이 c면과는 상이한 면 (반극성면 또는 무극성면)인 경우에는, 예를 들어 기능층에 발생하는 내부 전계가 억제되며, 장치의 성능이 향상된다. 그러나, 반극성면 또는 무극성면을 갖는 결정을, 격자 상수 또는 열팽창 계수가 상이한 기판 상에 형성한 경우에는, 기판의 휨 및 크랙이 특히 발생하기 쉬운 것으로 밝혀졌다.
본원 발명자의 검토에 따르면, 이러한 휨 및 크랙의 발생은 질화물 반도체 층의 특성 중 X-Y 평면내 이방성에 의존하는 것으로 밝혀졌다. 예를 들어, 질화물 반도체 층에서, a축 방향에서의 열팽창 계수는 c축 방향에서의 열팽창 계수와는 상이하다. 이러한 경우에 반극성면 또는 무극성면을 갖는 결정을 사용한 경우에는, X-Y 평면내에 a축의 성분 및 c축의 성분이 존재한다. 이로 인해, X-Y 평면내의 2개의 방향에서의 열팽창 계수가 서로 상이하다. 즉, 열팽창 계수는 면내 이방성을 갖는다. 이로 인해, 휨의 이방성도 발생하기 쉬워진다. 1개의 방향에서의 휨이 커진다. 이로 인해, 특히 크랙이 발생하기 쉬워진다.
본 실시형태에서는, 질화물 반도체 층(15)의 c축(16)은 제3 방향 D3과 교차한다. 즉, 질화물 반도체 층으로서 반극성면 또는 무극성면을 갖는 질화물 반도체를 사용한다. 이에 의해, 내부 전계가 억제된다. 예를 들어, 기능층에 발생하는 내부 전계가 억제된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)을 제1 방향 D1에 대해 경사지게 한다. 이에 의해, 예를 들어 열팽창 계수의 면내 이방성이 억제된다. 이에 의해, 휨이 억제되고, 크랙도 억제된다. 장치의 특성을 향상시키면서, 높은 생산 수율이 얻어진다.
질화물 반도체 층(15)은 복수의 경사면(41)으로부터 성장한 결정의 합체에 의해 형성된다. 복수의 결정은 복수의 영역 (예를 들어, 제1 영역(15a), 제2 영역(15b) 등)이 된다. 복수의 영역 사이의 경계(17)에서 결정이 합체한다. 결정이 합체하는 경계(17)에서는 응력이 발생한다. 예를 들어, 경계(17)와 교차하는 방향에서 인장 응력이 발생한다. 경계(17)에서 열팽창 계수의 이방성이 큰 경우에는, 경계(17)에서 1개의 방향에 큰 응력이 가해진다. 그 결과, 휨 및 크랙이 발생하기 쉽다.
본 실시형태에 따른 질화물 반도체 층(15)에서는, 2개의 영역 (예를 들어, 제1 영역(15a) 및 제2 영역(15b)) 사이의 경계(17)의 연장 방향 (제1 방향 D1)에 대해 c축(16)을 경사지게 한다. 즉, 제2 방향 D2에 대해 c축(16)을 경사지게 한다. 이에 의해, 경계(17)에서 발생하는 열팽창 계수의 이방성을 작게 할 수 있다. 본 실시형태에 따르면, 응력이 완화되며, 휨을 억제할 수 있고, 크랙을 억제할 수 있다.
본 실시형태에 따르면, 고생산성의 질화물 반도체 층 및 질화물 반도체 장치가 얻어진다.
열팽창 계수의 이방성에 대해서는 후술한다.
도 2는 제1 실시형태에 따른 질화물 반도체 장치를 예시하는 개략적인 단면도이다.
도 2에 도시한 예에서는, 질화물 반도체 층(15)은, 예를 들어 하지층(50) 및 기능층(10)을 포함한다. 본 예에서는, 질화물 반도체 층(15)은 완충층(60)을 추가로 포함한다.
기판(40)은, 예를 들어 (113)면의 실리콘 기판이다.
기판(40)은 복수의 오목부(45)를 갖는다. 복수의 오목부(45)에는 각각 복수의 경사면(41)이 제공된다.
기판(40)의 일부 (복수의 경사면(41)) 상에 완충층(60)이 제공된다. 완충층(60) 상에 하지층(50)이 제공된다. 하지층(50) 상에 기능층(10)이 제공된다. 기판(40) 상에 완충층(60), 하지층(50) 및 기능층(10)이 이 순서로 순차 형성된다. 이들 층을 형성하기 위해 에피택셜 성장이 행하여진다. 완충층(60), 하지층(50) 및 기능층(10)은 질화물 반도체이다.
기판(40)의 오목부(45)를 제외한 상면(40u) 상에, 마스크 층(64)이 제공될 수 있다. 마스크 층(64)은, 예를 들어 산화실리콘 막 (SiO2) 또는 질화실리콘 막 (SiNx)을 포함한다. 마스크 층(64)의 적어도 일부 상에 완충층(60)이 제공되지 않는 경우가 있다. 완충층(60) 및 마스크 층(64) 상에 하지층(50)이 제공된다.
완충층(60)은, 예를 들어 AlN 층을 포함한다. AlN 층의 두께는, 예를 들어 약 100 나노미터 (nm)이다. AlN 층은 기판(40)과 접한다.
완충층(60)은 GaN을 포함할 수 있다. 완충층(60)으로서 GaN을 사용하는 경우에, GaN 층의 두께는, 예를 들어 약 30 nm이다. 완충층(60)은 질화물 반도체의 혼합 결정 (예를 들어, AlGaN, InGaN 등)을 포함할 수 있다.
AlN과 실리콘 사이에서 화학적 반응이 발생하기가 쉽지 않다. 기판(40)이 실리콘 기판을 포함하는 경우에는, AlN을 실리콘 기판과 접하는 완충층(60)으로서 사용한다. 이에 의해, 예를 들어 실리콘과 갈륨 사이의 반응으로 인해 발생하는 멜트백 에칭 등이 억제된다.
완충층(60)에서, AlN 층은 단결정인 것이 바람직하다. AlN을 1000℃ 이상의 고온에서 에피택셜 성장시킴으로써, 단결정 AlN 층을 형성할 수 있다.
실리콘과 질화물 반도체 사이의 열팽창 계수의 차는 크다. 기판(40)으로서 실리콘 기판을 사용하는 경우에, 기판(40)과 질화물 반도체 사이의 열팽창 계수 차는, 다른 재료의 것보다 크다. 이로 인해, 에피택셜 성장 후에 발생하는 기판(40)의 휨이 커지며, 특히 크랙이 발생하기 쉽다.
예를 들어, 단결정 AlN의 완충층(60)을 사용함으로써 에피택셜 성장 중에 질화물 반도체 내에 응력이 형성될 수 있다. 이에 의해, 성장 종료 후의 기판(40)의 휨을 억제할 수 있다.
완충층(60) (AlN 층)에서는 인장 응력 (왜곡)이 형성되는 것이 바람직하다. AlN 층에 형성된 인장 응력 (왜곡)에 의해, 기판(40)과 완충층(60) 사이의 계면에서의 결함 형성이 억제된다.
하지층(50)은, 예를 들어 GaN 층을 포함한다. 하지층(50)은 인듐 (In)을 포함할 수 있다. 하지층(50)이 In을 포함함으로써, 하지층(50)과 기판(40) (예를 들어, 실리콘 기판) 사이의 격자 부정합이 완화되며, 전위(dislocation)의 발생이 억제된다. 하지층(50)이 In을 포함하는 경우에, 결정 성장 중에 In의 탈착 반응이 발생하기 쉽다. In 조성비를 0.5 이하로 하는 것이 바람직하다. 이에 의해, 평탄성이 양호한 하지층(50)을 얻을 수 있다.
하지층(50)은 기판(40)의 복수의 오목부(45)의 측면 (경사면(41))으로부터 선택적으로 성장한다. 인접하는 오목부(45)의 측면으로부터 성장한 복수의 결정 (GaN 결정)이 서로 모인다. 복수의 결정이 합체한다. 성장을 계속함에 따라, GaN 결정의 상면 (제1면(15f))은 평탄해지고, 기판(40)의 상면(40u) (주면(40a))에 대해 평행하게 된다.
예를 들어, 기판(40)으로서 (113)면의 실리콘 기판을 사용하는 경우에는, 질화물 반도체 층(15)의 (11-22)면이 제1면(15f)에 대해 평행하게 된다. 즉, (11-22)면이 기판(40)의 상면(40u) (주면(40a))에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 제1면(15f)에 대해 수직인 축 (Z축) 사이의 각도는 약 58도이다. 즉, 질화물 반도체 층(15)의 c축(16)과, 제1면(15f) 사이의 각도 θ1은 약 32도이다.
이와 같이, 요철 (복수의 오목부(45))이 형성된 기판(40)을 사용하고, 오목부(45)의 측면 상에 질화물 반도체 결정을 선택적으로 성장시킨다. 이에 의해, 질화물 반도체 층(15) (예를 들어, 하지층(50))의 c축(16)은 기판(40)의 상면(40u) (주면(40a))에 대해 경사진다.
기능층(10)의 c축은 하지층(50)의 c축에 대해 실질적으로 평행하다. 따라서, 기능층(10)의 c축(16)은 제2 방향 D2에 대해 경사진다. 기능층(10)의 c축(16)은 제3 방향 D3 (상면(40u)에 대해 수직인 방향)에 대해 경사진다.
본 예에서는, 질화물 반도체 장치(110)는 발광 장치이다. 기능층(10)은, 예를 들어 제1 반도체 층(11), 활성층(13) (예를 들어, 발광층) 및 제2 반도체 층(12)을 포함한다. 제2 반도체 층(12)과 기판(40) 사이에 제1 반도체 층(11)이 배치된다. 제2 반도체 층(12)은 제3 방향 D3에서 제1 반도체 층(11)과 이격되어 있다. 제2 반도체 층(12)과 제1 반도체 층(11) 사이에 활성층(13)이 배치된다. 제1 반도체 층은 제1 도전형이다. 제2 반도체 층은 제2 도전형이다. 제1 도전형은, 예를 들어 n형이며, 제2 도전형은, 예를 들어 p형이다.
활성층(13)은 복수의 장벽 층, 및 복수의 장벽 층 사이에 제공된 웰 층을 포함한다. 장벽 층은, 예를 들어 GaN을 포함한다. 웰 층은, 예를 들어 InGaN (예를 들어, In0.15Ga0.85N)을 포함한다. 활성층(13)은 MQW (다중 양자 우물; Multi-Quantum Well) 구조 또는 SQW (단일 양자 우물; Single-Quantum Well) 구조를 포함한다. 기능층(10)의 두께는, 예를 들어 1 마이크로미터 (μm) 이상 5 μm 이하이고, 예를 들어 약 3.5 μm이다. 기능층(10)의 두께는, 예를 들어 약 2 μm일 수 있다.
본 예에서는, 기판(40) 상에 제1 반도체 층(11), 활성층(13) 및 제2 반도체 층(12)이 이 순서로 적층되어 있다.
본 명세서에 있어서, 적층되는 상태는 서로 접하여 중첩되는 상태, 및 또 다른 층을 사이에 삽입하여 중첩되는 상태를 포함한다. 성분 상에 제공되는 상태는 직접 접하여 제공되는 상태, 및 또 다른 층을 사이에 삽입하여 제공되는 상태를 포함한다.
후술하는 바와 같이, 질화물 반도체 장치(110)는 기판(40), 완충층(60) 및 하지층(50)이 제거된 상태에서 사용되는 경우가 있다.
예를 들어, 기능층(10)의 적어도 일부 (예를 들어, 제1 반도체 층(11) 및 제2 반도체 층(12) 중 적어도 하나)의 불순물 농도는 하지층(50)의 불순물 농도보다도 높다.
도 3의 (a) 내지 (c)는 제1 실시형태에 따른 질화물 반도체 장치의 제조 방법을 예시하는 공정 순서의 개략적인 단면도이다.
도 3의 (a)에 도시한 바와 같이, 기판(40)을 준비한다. 기판(40)은, 예를 들어 (113)면의 실리콘 기판을 포함한다. 실리콘 기판의 오리엔테이션 플랫의 방위는, 예를 들어 <-110> 방향이다. 실리콘 기판 상에, 마스크 층(64)을 형성하는데 사용되는 산화실리콘 막(64f)이 형성되어 있다. 산화실리콘 막(64f)은, 예를 들어 열 산화물 막이다. 산화실리콘 막(64f)의 두께는, 예를 들어 약 100 나노미터 (nm)이다. 산화실리콘 막(64f) 상에 소정의 형상을 갖는 레지스트 막(65)을 형성한다. 레지스트 막(65)의 형상은, 예를 들어 스트라이프 형상이다. 스트라이프의 연장 방향을 기판(40)의 결정 방위로부터 소정의 각도로 경사지게 한다. 스트라이프의 연장 방향은 실리콘의 <21-1> 방향으로부터 <110> 방향을 향해 소정의 각도로 경사진다. 경사의 각도는 5도 이상 85도 이하이다.
레지스트 막(65)의 폭 (스트라이프의 연장 방향에 대해 직교하는 방향에서의 길이)은, 예를 들어 약 3 μm이다. 레지스트 막(65)의 개구부 폭 (복수의 스트라이프 사이의 간격)은, 예를 들어 약 7 μm이다. 스트라이프의 주기는, 예를 들어 약 10 μm이다.
레지스트 막(65)을 마스크로서 사용하여 개구부의 산화실리콘 막(64f)을 제거한다. 제거는, 예를 들어 완충된 불화수소산을 사용한 에칭을 포함한다. 제거 전에, O2 애셔(asher) 처리를 행할 수 있다. 친수성이 향상되며, 에칭의 균일성이 향상된다. 산화실리콘 막(64f)의 일부의 제거 후에, 레지스트 막(65)을 제거한다. 이에 의해, 마스크 층(64)이 형성된다.
도 3의 (b)에 도시한 바와 같이, 마스크 층(64)을 마스크로서 사용하여 기판(40)을 패턴화한다. 즉, 기판(40)에 복수의 스트라이프 형상을 갖는 오목부(45)를 형성한다. 패턴화는, 예를 들어 수산화칼륨 (KOH) 용액 (45℃에서 25 중량％)을 사용하는, 예를 들어 15분 동안의 처리를 포함한다. 실리콘의 에칭 레이트의 이방성으로 인해, 오목부(45)의 측면은 Z축에 대해 경사진다. 즉, 경사면(41)이 형성된다. 실리콘을 KOH 용액에 의해 에칭하는 경우에는, 실리콘의 (111)면의 에칭 레이트가 다른 결정면의 것보다 느리기 때문에, 실리콘의 (111)면이 경사면(41)으로서 형성되기 쉽다. 패턴화에 있어서, 건식 에칭을 사용하여 경사면(41)을 형성할 수도 있다.
이에 의해, 측면이 경사진 복수의 오목부(45)를 갖는 기판(40)이 얻어진다. 오목부(45)의 측면 (측벽)의 일부는 실리콘의 (1-11)면이 된다. 이러한 측면 (경사면(41))은 기판(40)의 상면(40u)의 (113)면에 대해 경사진다. 측면 (경사면(41))과 (113)면 사이의 각도는 약 58.5도이다. 이러한 경사면(41) (즉, (1-11)면)으로부터 질화물 결정이 성장한다. 측면 (측벽)의 일부는 (1-11)면에 한정되지는 않으며, 측면이 (11-1)면, (-11-1)면 등의 (111)면과 등가인 결정면 (밀러(Miller) 지수의 포괄적인 표현으로서 {111}면으로 표현되는 결정면)이면 충분하다. 실리콘의 (111)면과 등가인 결정면을 형성함으로써, 질화물 결정의 결정 성장이 가능하게 된다.
도 3의 (c)에 도시한 바와 같이, 기판(40)의 경사면(41) 상에 완충층(60)을 형성한다. 완충층(60) 상에 하지층(50)을 형성하고, 하지층(50) 상에 기능층(10)의 에피택셜 성장을 행한다. 에피택셜 성장의 예에 대해 이하에 설명한다.
예를 들어, 경사면(41)이 형성된 상기 언급된 기판(40)을, 유기 세정 및 산 세정에 의해 처리한다. 그 후, 기판(40)을 MOCVD 장치의 반응실에 도입한다. 트리메틸 알루미늄 (TMAl) 및 암모니아 (NH3)를 사용하여, 완충층(60)을 형성하는데 사용되는 AlN 층을 형성한다. 완충층(60)의 두께는 약 100 nm이다.
그 후, 질소 및 수소를 포함하는 분위기 중에서, TMGa 및 암모니아를 사용하여 하지층(50)의 일부를 형성하는데 사용되는 도핑되지 않은 GaN 층을 성장시킨다. 이 때, 성장 온도는 약 1060℃이고, 성장 압력은 600 hPa이고, V/III비는 3300이다. 도핑되지 않은 GaN 층은 오목부(45)의 측면 (측벽)인 (1-11)면 (즉, 경사면(41))으로부터 성장한다.
이에 의해, c축(16)이 기판(40)의 상면(40u) (주면(40a))에 대해 수직인 방향으로부터 58.5도 경사진 GaN 결정이 얻어진다. 즉, GaN 층의 c축(16)과 상면(40u) 사이의 각도 θ1은 31.5도이다.
도핑되지 않은 GaN 층의 성장 초기에서는, 도핑되지 않은 GaN 층은 스트라이프 형상을 갖는 결정이다. 성장 시간을 길게 함에 따라, 상호 인접하는 스트라이프 형상을 갖는 결정이 모인다. 이에 의해, 도핑되지 않은 GaN 층의 주면 (표면)은, (11-22)면이 된다.
결정 성장을 계속함으로써 하지층(50)이 형성된다. 하지층(50) 상에 제1 반도체 층(11), 활성층(13) 및 제2 반도체 층(12)을 형성함으로써 기능층(10)이 형성된다. 이에 의해, 질화물 반도체 장치(110)가 얻어진다.
이제, 질화물 반도체 층(15)에 관한 실험 결과의 예에 대해 설명할 것이다.
본 실험에서는, 기판(40)에 형성되는 오목부(45)의 연장 방향 (제1 방향 D1)을 변경한다. 즉, 레지스트 막(65)의 스트라이프의 연장 방향을 변경한다. 레지스트 막(65)의 스트라이프의 연장 방향과, 실리콘의 <21-1> 방향 사이의 각도를 변경한다. 제1 시료에서는, 레지스트 막(65)의 스트라이프의 연장 방향은 실리콘의 <21-1> 방향에 대해 평행하다 (경사 각도는 0도임). 제2 시료에서는, 레지스트 막(65)의 스트라이프의 연장 방향은 실리콘의 <21-1> 방향으로부터 <110> 방향을 향해 13도 경사진다 (경사 각도는 13도임). 제3 시료에서는, 레지스트 막(65)의 스트라이프의 연장 방향은 실리콘의 <21-1> 방향으로부터 <110> 방향을 향해 18도 경사진다 (경사 각도는 18도임).
제1 내지 제3 시료에서는, 레지스트 막(65)의 폭은 약 3 μm이다. 레지스트 막(65)의 개구부 폭은 약 7 μm이다. 스트라이프의 주기는 약 10 μm이다.
이들 3종류의 기판(40) 상에 완충층(60)으로서 AlN 층을 형성하고, GaN의 하지층(50)을 형성한다. 이 때, GaN 층의 성장 시간을 변화시킴으로써 GaN 층의 성장의 상태가 관찰된다. 90분의 성장 시간에 대해, GaN 층의 두께는 약 2 μm이다.
도 4의 (a) 내지 (c)는 질화물 반도체 장치에 관한 실험 결과를 예시하는 전자 현미경 사진이다.
도 4의 (a) 내지 (c)는 상기 언급된 제1 시료 SP10, 제2 시료 SP20 및 제 3 시료 SP30에 대응한다. 전자 현미경 사진은 기판(40)의 상면(40u) (주면(40a))에 대해 수직인 방향 (제3 방향 D3)으로부터 관찰한 SEM상이다. 이들 예에서는, GaN 층의 성장 시간이 30분이며, GaN 층의 성장 도중의 단계이다. 즉, 이는 오목부(45)의 복수의 측면으로부터 성장한 복수의 결정의 합체 전의 상태이다.
도 4의 (a)에 도시한 바와 같이, 기판(40)의 오목부(45), 상면(40u) (마스크 층(64)), 및 하지층(50)의 일부를 형성하는데 사용되는 성장 초기의 GaN 층(51)이 관찰된다. GaN 층(51)은 오목부(45)를 따르는 스트라이프 형상을 갖는다.
제1 시료 SP10에서는, 오목부(45)의 연장 방향 (제1 방향 D1)은 <21-1> 방향을 따른다. 이러한 경우에, GaN 층(51)의 c축을 X-Y 평면 (제1면(15f), 즉 기판(40)의 상면(40u)) 상에 투영한 방향(16p)은, 오목부(45)의 연장 방향 (제1 방향 D1)에 대해 수직인 방향 (제2 방향 D2)을 따른다. 제1 시료 SP10에서는, GaN 층(51)의 c축은 오목부(45)의 연장 방향에 대해 수직이다. GaN 층(51)의 표면에서, 능선(52) (단차부)이 관찰된다. 능선(52)은 오목부(45)의 연장 방향 (제1 방향 D1)에 대해 수직인 방향 (제2 방향 D2)을 따른다. 능선(52)은 결정 표면의 요철에서 유래한다. 능선(52)의 연장 방향은 방향(16p)을 따른다.
도 4의 (b)에 도시한 바와 같이, 제2 시료 SP20 (경사각이 13도임)에서는, GaN 층(51)의 c축을 X-Y 평면 상에 투영한 방향(16p)은, 오목부(45)의 연장 방향 (제1 방향 D1)에 대해 수직인 방향 (제2 방향 D2)에 대해 경사진다. 방향(16p)과 제2 방향 D2 사이의 각도는 경사각과 동일하며, 13도이다. 능선(52)의 연장 방향과 제2 방향 D2 사이의 각도는 13도이다.
도 4의 (c)에 도시한 바와 같이, 제3 시료 SP30 (경사각이 18도임)에서도, GaN 층(51)의 c축을 X-Y 평면 상에 투영한 방향(16p)은, 오목부(45)의 연장 방향 (제1 방향 D1)에 대해 수직인 방향 (제2 방향 D2)에 대해 경사진다. 방향(16p)과 제2 방향 D2 사이의 각도는 경사각과 동일하며, 18도이다. 능선(52)의 연장 방향과 제2 방향 D2 사이의 각도는 18도이다.
도 4의 (b) 및 (c)에 나타낸 예와 마찬가지로, 예를 들어 주면(15f)에 대해 수직인 방향 (제3 방향 D3)으로부터 관찰한 SEM상으로부터, 능선(52)의 연장 방향과 제2 방향 D2 사이의 각도를 알 수 있다. 이러한 각도로부터, 방향(16p)이 제2 방향 D2에 대해 경사져 있는지의 여부를 결정할 수 있다.
도 5의 (a) 및 (b)는 질화물 반도체 장치에 관한 실험 결과를 예시하는 전자 현미경 사진이다.
도 5의 (a) 및 (b)는 하기 언급된 제4 시료 SP11 및 제5 시료 SP31에 대응한다. 이들 시료에서는, 레지스트 막(65)의 폭은 약 2.5 μm이다. 레지스트 막(65)의 개구부 폭은 약 2.5 μm이다. 스트라이프의 주기는 약 5 μm이다. 즉, 제4 시료 SP11 및 제5 시료 SP31에서는, 레지스트 막(65)의 스트라이프 주기는 제1 내지 제3 시료 SP10 내지 SP30의 것보다 짧다.
제4 시료 SP11에서는, 레지스트 막(65)의 스트라이프의 연장 방향은 실리콘의 <21-1> 방향에 대해 평행하다 (경사 각도는 0도임). 제5 시료 SP31에서는, 레지스트 막(65)의 스트라이프의 연장 방향은 실리콘의 <21-1> 방향으로부터 <110> 방향을 향해 18도 경사진다 (경사 각도는 18도임).
제4 시료 SP11 및 제5 시료 SP31에서는, GaN 층(51)의 성장 시간은 60분이며, 이는 제1 내지 제3 시료 SP10 내지 SP30의 것보다 길다.
도 5의 (a)에 도시한 바와 같이 제4 시료 SP11에서는 성장 시간을 60분으로 함으로써, 상호 인접하는 스트라이프 형상을 갖는 GaN 결정이 모이며, GaN 층(51) (하지층(50))이 얻어진다. 모인 후에, 성장한 GaN 층(51)의 두께는 약 2.5 μm이다. GaN 층(51)의 주면 (표면)은 (11-22)면이다. GaN 층(51)을 성장시킨 후에 실온으로 하면, 크랙 CR이 발생한다. 크랙 CR의 연장 방향은 오목부(45)의 연장 방향 (제1 방향 D1)에 대해 수직이다. 크랙 CR은 제2 방향 D2를 따라 연장된다. 크랙 CR은 복수의 GaN 결정이 합체하는 경계에 대해 수직인 방향으로 연장된다. 제1 방향 D1을 따르는 크랙은 관찰되지 않는다. 복수의 크랙 CR 사이의 간격 (제1 방향 D1에서의 간격)은 약 500 μm이다.
도 5의 (b)에 도시한 바와 같이 제5 시료 SP31에서도 성장 시간을 60분으로 함으로써, 상호 인접하는 스트라이프 형상을 갖는 GaN 결정이 모이며, GaN 층(51) (하지층(50))이 얻어진다. GaN 층(51)의 주면 (표면)은 (11-22)면이다. GaN 층(51)을 성장시킨 후에 실온으로 해도, 크랙 CR은 관측되지 않는다.
이와 같이, 오목부(45)의 연장 방향 (제1 방향 D1)을 기판(40)의 결정 방위로부터 소정의 각도로 경사지게 함으로써, 크랙 CR을 억제할 수 있다. 본 예에서는, 오목부(45)의 연장 방향을 기판(40)의 <2-11> 방향으로부터 경사지게 한다. GaN 층(51)의 c축의 방위를 기판(40)의 상면(40u) (주면(40a))에 대해 평행한 면내 (X-Y 평면내)에서 회전시킬 수 있다. c축의 방위를 오목부(45)의 연장 방향에 대해 수직인 방향 (제2 방향 D2)으로부터 회전시킴으로써, 크랙 CR을 억제할 수 있다.
도 6의 (a) 내지 (d)는 질화물 반도체 장치의 특성의 그래프이다.
도 6의 (a)는 기판(40)의 오목부(45)의 연장 방향 (제1 방향 D1)을 바꾸었을 때의, 실리콘 기판과 GaN 층 사이의 열팽창 계수의 차를 예시한다. 실리콘 기판의 주면은 (113)면이다. GaN 층의 주면은 (11-22)면이다. 횡축은 제1 방향 D1과 실리콘의 <21-1> 방향 사이의 각도 (경사각 α)이다. 종축은 열팽창 계수 차 ΔC이다. 열팽창 계수 차 ΔC는 기판(40)의 상면(40u) (주면(40a))에 대해 평행한 2개의 방향에서 상이하다. 차 ΔC1은 오목부(45)의 연장 방향 (제1 방향 D1)에서의 열팽창 계수의 차이다. 차 ΔC2는 오목부(45)의 연장 방향에 대해 수직인 방향 (제2 방향 D2)에서의 열팽창 계수의 차이다. 경사각 α는 방향(16p)과 제2 방향 D2 사이의 각도에 대응한다.
도 6의 (b)는 기판(40)의 오목부(45)의 연장 방향 (제1 방향 D1)을 바꾸었을 때의, 실리콘 기판과 GaN 층 사이의 열팽창 계수의 차를 예시한다. 실리콘 기판의 주면은 (001)면이다. GaN 층의 주면은 (10-11)면이다. 이러한 경우에, c축(16)과 GaN 층의 주면 사이의 각도 θ1은 약 28도이다. 횡축은 제1 방향 D1과 실리콘의 <-110> 방향 사이의 각도 (경사각 α)이다. 종축은 열팽창 계수 차 ΔC이다.
도 6의 (c)는, 기판(40)의 오목부(45)의 연장 방향 (제1 방향 D1)을 바꾸었을 때의, 실리콘 기판과 GaN 층 사이의 열팽창 계수의 차를 예시한다. 실리콘 기판의 주면은 (110)면이다. GaN 층의 주면은 (11-20)면이다. 이러한 경우에, c축(16)과 GaN 층의 주면 사이의 각도 θ1은 약 0도이다. 횡축은 제1 방향 D1과 실리콘의 <-112> 방향 사이의 각도 (경사각 α)이다. 종축은 열팽창 계수 차 ΔC이다.
도 6의 (d)는 기판(40)의 오목부(45)의 연장 방향 (제1 방향 D1)을 바꾸었을 때의, 실리콘 기판과 GaN 층 사이의 열팽창 계수의 차를 예시한다. 실리콘 기판의 주면은 (112)면이다. GaN 층의 주면은 (10-10)면이다. 이러한 경우에, c축(16)과 GaN 층의 주면 사이의 각도 θ1은 약 0도이다. 횡축은 제1 방향 D1과 실리콘의 <-110> 방향 사이의 각도 (경사각 α)이다. 종축은 열팽창 계수 차 ΔC이다.
실리콘의 열팽창 계수는, 예를 들어 3.59×10-6 (/K)이다. GaN의 a축 방향에서의 열팽창 계수는, 예를 들어 5.59×10-6 (/K)이다. GaN의 c축 방향에서의 열팽창 계수는, 예를 들어 3.17×10-6 (/K)이다. 경사각 α를 바꿈에 따라, 제1 방향 D1에서의 GaN의 a축 방향 성분 및 c축 방향 성분의 크기가 변화한다. 연동하여, 제2 방향 D2에서의 GaN의 a축 방향 성분 및 c축 방향 성분의 크기가 변화한다.
도 6의 (a)에서, 경사각 α가 0도인 경우는, 오목부(45)의 연장 방향 (제1 방향 D1)이 <21-1> 방향을 따르는 경우에 대응한다. 이러한 경우에, 열팽창 계수의 차 ΔC1은 크며, 약 56%이다. 이로 인해, 제1 방향 D1에 대해 직교하는 제2 방향 D2를 따라 크랙 CR이 발생하는 것으로 여겨진다.
경사각 α가 0도인 경우에, 열팽창 계수의 차 ΔC2의 절대값은 작으며, 약 2%이다. 이로 인해, 제1 방향 D1을 따르는 크랙이 발생하기가 쉽지 않은 것으로 여겨진다.
실리콘의 열팽창 계수는 GaN의 a축 방향에서의 열팽창 계수와, GaN의 c축 방향에서의 열팽창 계수 사이에 있다.
이로 인해, 적층 방향 (제3 방향 D3)에 대해 c축을 경사지게 함으로써, GaN의 a축과 실리콘 사이의 열팽창 계수 차와, GaN의 c축과 실리콘 사이의 열팽창 계수 차가 서로 보상하도록 작용을 한다. 그 결과, 열팽창 계수 차의 총합이 작아진다. 그 결과, 오목부(45)의 연장 방향에 대해 수직인 방향에서 크랙이 발생하기가 쉽지 않은 것으로 여겨진다.
도 6의 (a)에 도시한 바와 같이, 경사각 α가 크면, 차 ΔC1은 작아진다. 이는, GaN의 c축을 제1 방향 D1 상에 투영한 성분이 커지기 때문이다. 경사각 α가 18도인 경우에, 차 ΔC1은 약 48%가 된다. 즉, 경사각 α가 0도인 경우에 비해, 차 ΔC1은 약 10% 작아진다. 이에 의해, 크랙의 형성이 억제되는 것으로 여겨진다.
한편, 경사각 α가 18도인 경우에, 차 ΔC2는 증대하며, 약 4%가 된다. 즉, 열팽창 계수 차의 이방성 (차 ΔC1과 차 ΔC2 사이의 차)은 작아진다. 이에 의해, 휨의 이방성이 억제된다.
도 6의 (b) 내지 (d)에서도 마찬가지로, 경사각 α가 크면, 차 ΔC1은 작아진다. 한편, 차 ΔC2는 증대하며, 열팽창 계수 차의 이방성 (차 ΔC1과 차 ΔC2 사이의 차)은 작아진다. 경사각 α를 크게 함으로써, 제2 방향 D2를 따르는 휨 및 크랙 CR을 억제할 수 있다.
경사각 α는 5도 이상 85도 이하인 것이 바람직하다. 경사각 α가 5도보다도 작거나 또는 85도보다도 크게 한 경우에, 열팽창 계수 차 (차 ΔC1 및 차 ΔC2)의 경사각 α가 0도일 때의 값으로부터의 변화는 1% 미만이다. 이로 인해, 휨 및 크랙의 억제 효과가 불충분하다. 경사각 α는 13도 이상인 것이 더욱 바람직하다. 열팽창 계수 차의 이방성이 작아지며, 크랙이 억제된다. 경사각 α는 45도 이하인 것이 더욱 바람직하다. 질화물 결정의 c축 배향 성장이 보다 쉬워지며, 결정성이 높아진다. 경사각 α는 c축(16)을 GaN 층의 주면 상에 투영한 방향과, 제2 방향 D2 사이의 각도에 대응한다.
이와 같이, 질화물 반도체 층(15)의 c축(16)을 X-Y 평면 상에 투영한 방향을, 제2 방향 D2에 대해 경사지게 함으로써, 열팽창 계수 차의 이방성을 억제할 수 있다. 이에 의해, 기판(40)의 휨을 억제할 수 있다. 크랙 CR을 억제할 수 있다.
본 실시형태에서, 질화물 반도체 층(15)의 c축(16)은 제3 방향 D3 (즉, 적층 방향)에 대해 경사진다. 이에 의해, 질화물 반도체 층(15)에 발생하는 내부 전계를 억제할 수 있고, 특성을 향상시킬 수 있다. 예를 들어, 질화물 반도체 층(15)을 사용한 발광 장치의 발광 효율을 향상시킬 수 있다. 특성을 향상시키며, 휨을 억제하고, 크랙을 억제하고, 높은 생산성이 얻어진다.
도 7의 (a) 내지 (d)는 질화물 반도체 장치를 예시하는 전자 현미경 사진 및 개략도이다.
도 7의 (d)는 상기 언급된 제3 시료 SP30의 기판(40)을 예시하는 개략적인 평면도이다. 도 7의 (a) 내지 (c)는 도 7의 (d)의 선 A1-A2 단면의 전자 현미경 사진이다.
도 7의 (d)에 도시한 바와 같이, 기판(40)은 실리콘이며, 오리엔테이션 플랫(47)을 갖는다. 오리엔테이션 플랫(47)과 오목부(45)의 연장 방향 (제1 방향 D1) 사이의 각도 β는 약 17도이다.
도 7의 (a) 내지 (c)에 도시한 바와 같이, 복수의 오목부(45)가 형성된다. 오목부(45)는 홈 형상을 갖는다. 기판(40)의 상면(40u)과 측면(46as)의 하단부 사이의 거리 d1은 약 2.7 μm이다. 기판(40)의 상면(40u)과 측면(46ar)의 하단부 사이의 거리 d2는 약 2.2 μm이다. 기판(40)의 상면(40u) 상에는, 마스크 층(64)의 실리콘 산화물 막이 형성되어 있다.
본 실시형태에서, 기판(40)에 제공되는 복수의 오목부(45)의 각각의 깊이는 0.3 μm 이상 3 μm 이하인 것이 바람직하다. 0.5 μm 이상 0.9 μm 이하인 것이 더욱 바람직하다. 오목부(45)의 깊이는 거리 d1이다. 이에 의해 저면(46at)으로부터의 성장이 억제되고, 측면(46as)으로부터의 성장이 지배적이 되기가 보다 쉬워지며, 질화물 결정의 성장의 선택성이 향상된다.
복수의 오목부(45) 각각의 사이의 상면(40u)의 제2 방향 D2에서의 길이 L1 (레지스트 막(65)의 폭에 대응함)은 약 1 μm이다. 복수의 오목부(45)의 각각의 깊이 (거리 d2)는 상면(40u)의 제2 방향 D2에서의 길이 L1의 0.3배 이상 3배 이하이다. 이에 의해, 측면(46as)으로부터의 GaN 층의 성장이 지배적이 되기가 보다 쉬워지며, 멜트백 에칭이 억제되기가 보다 쉬워진다. 길이 L1의 0.5배 이상 0.9배 이하인 것이 더욱 바람직하다. 질화물 결정의 성장의 결정성이 향상된다.
도 8의 (a) 내지 (d)는 질화물 반도체 장치를 예시하는 전자 현미경 사진이다.
이들 도면은 제3 시료 SP30의 기판(40)을 사용하여 질화물 반도체 층(15) (GaN 층(51))을 성장시킨 시료의 전자 현미경 사진이다. 도 8의 (b) 내지 (d)는 도 8의 (a)의 부분 p1, 부분 p2 및 부분 p3의 확대상이다.
기판(40)의 오목부(45) 내측의 표면 상에서 완충층(60) (AlN 층)이 성장한다. 질화물 결정의 결정 성장에서, 오목부(45)의 내부로 원료 가스가 (기상 확산에 의해) 침입한다. 이에 의해, 오목부(45)의 측면(46as), 측면(46ar) 및 저면(46at) 상에서 AlN 층이 성장한다.
오목부(45)의 깊이가 지나치게 깊은 경우에는, 원료 가스가 (기상 확산에 의해) 침입하지 않으며, 저면(46at) 상에서 AlN 층이 성장하기가 쉽지 않다. 이러한 경우에, 오목부(45)의 저면(46at)으로부터 멜트백 에칭이 발생하기 쉬워진다. 그로 인해, 오목부(45)의 깊이는 AlN 층이 성장하는 깊이인 것이 바람직하다. 오목부(45)의 깊이는 0.3 μm 이상 3 μm 이하인 것이 바람직하다.
이어서, AlN 층 상에서 GaN 층(51)이 성장한다. 도 8의 (a)에서, AlN 층의 피복성은 양호하며, AlN 층으로 실리콘이 피복된다. GaN 층(51)과 기판(40) (실리콘) 사이에서 멜트백 에칭은 발생하지 않는다. AlN 층은 실리콘의 기판(40)에 접하도록 형성하는 것이 바람직하다. 도 8의 (a)에 도시한 바와 같이, 측면(46as)의 하단부까지의 거리 d1은 약 2.8 μm이다. 기판(40)의 상면(40u)과 측면(46ar)의 하단부 사이의 거리 d2는 약 2.3 μm이다. 복수의 오목부(45)의 각각의 깊이 (거리 d2)는 상면(40u)의 제2 방향 D2에서의 길이 L1의 약 3배이다. 저면(46at)으로부터의 성장이 억제되며, 측면(46as)으로부터의 성장이 지배적이 된다. 오목부(45)의 깊이가 지나치게 얕은 경우에는, 저면(46at)으로부터의 성장이 발생하고, 측면(46as)으로부터의 성장이 저해되며, 결정 품질이 저하된다.
도 9의 (a) 내지 (j)는 질화물 반도체 장치를 예시하는 전자 현미경 사진 및 개략적인 사시도이다.
도 9의 (a), (c), (e), (g) 및 (i)의 예에서, 도면에서의 점선은 측면(46as)을 나타낸다. 이들 예에서는, 측면(46as)은 실리콘의 (111)면에 실질적으로 대응한다.
도 9의 (a) 및 (b)의 예에서는, 기판(40)의 상면(40u)은 실리콘의 (111)면이다. 이러한 경우에, 질화물 반도체 층(15) (예를 들어, GaN 층(51))의 c축(16)은 기판(40)의 상면(40u)에 대해 실질적으로 수직이다. 질화물 반도체 층(15)의 c면은 상면(40u)에 대해 실질적으로 평행하다.
도 9의 (c) 및 (d)의 예에서는, 기판(40)의 상면(40u)은 실리콘의 (112)면이다. 이러한 경우에, 질화물 반도체 층(15) (예를 들어, GaN 층(51))의 c축(16)은 기판(40)의 상면(40u)에 대해 평행하다. 질화물 반도체 층(15)의 m면 ((10-10)면)은 상면(40u)에 대해 실질적으로 평행하다.
도 9의 (e) 및 (f)의 예에서는, 기판(40)의 상면(40u)은 실리콘의 (113)면이다. 이러한 경우에, 질화물 반도체 층(15) (예를 들어, GaN 층(51))의 c축(16)은 기판(40)의 상면(40u)에 대해 경사진다. 질화물 반도체 층(15)의 (11-22)면은 상면(40u)에 대해 실질적으로 평행하다.
도 9의 (g) 및 (h)의 예에서는, 기판(40)의 상면(40u)은 실리콘의 (001)면이다. 이러한 경우에, 질화물 반도체 층(15) (예를 들어, GaN 층(51))의 c축(16)은 기판(40)의 상면(40u)에 대해 경사진다. 질화물 반도체 층(15)의 (10-11)면은 상면(40u)에 대해 실질적으로 평행하다.
도 9의 (i) 및 (j)의 예에서는, 기판(40)의 상면(40u)은 실리콘의 (110)면이다. 이러한 경우에, 질화물 반도체 층(15) (예를 들어, GaN 층(51))의 c축(16)은 기판(40)의 상면(40u)에 대해 실질적으로 평행하다. 질화물 반도체 층(15)의 a면 ((11-20)면)은 상면(40u)에 대해 실질적으로 평행하다.
이와 같이, 기판(40)으로서 사용하는 실리콘 기판의 면 방위를 바꿈으로써, 질화물 반도체 층(15)의 상면(제1면(15f))의 면 방위 및 c축(16)의 방향이 제어될 수 있다.
상기 설명한 바와 같이, 예를 들어 (113)면의 실리콘 기판을 사용하는 경우에는, 질화물 반도체 층(15)의 (11-22)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u)에 대해 수직인 축 사이의 각도는 약 58도이다. 바꿔 말하면, c축(16)과 제1면(15f) 사이의 각도 θ1은 약 32도이다.
예를 들어, 기판(40)으로서, (001)면에서, <110> 방향을 향해 약 8도 경사진 실리콘 기판을 사용할 수 있다. 예를 들어, 기판(40)의 주면(40a) (상면(40u))과 (001)면 사이의 각도는 약 8도이다. 이러한 경우에는, 질화물 반도체 층(15)의 (10-11)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u)에 대해 수직인 축 사이의 각도는 약 62도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 약 28도이다.
예를 들어, 기판(40)으로서, (112)면의 실리콘 기판을 사용할 수 있다. 이러한 경우에는, 질화물 반도체 층(15)의 (10-10)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u) 사이의 각도는 실질적으로 0도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 실질적으로 0도이다.
예를 들어, 기판(40)으로서, (110)면의 실리콘 기판을 사용할 수 있다. 이러한 경우에는, 질화물 반도체 층(15)의 (11-20)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u) 사이의 각도는 실질적으로 0도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 실질적으로 0도이다.
본 실시형태에서, 기판(40)으로서, 사파이어 기판을 사용할 수 있다.
예를 들어, 기판(40)으로서, r면 ((1-102)면)의 사파이어 기판을 사용할 수 있다. 이러한 경우에는, 질화물 반도체 층(15)의 (11-22)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u)에 대해 수직인 축 사이의 각도는 약 58도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 약 32도이다.
예를 들어, 기판(40)으로서, n면 ((11-23)면)의 사파이어 기판을 사용할 수 있다. 이러한 경우에는, 질화물 반도체 층(15)의 (10-11)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u)에 대해 수직인 축 사이의 각도는 약 62도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 약 28도이다.
예를 들어, 기판(40)으로서, a면 ((11-20)면))의 사파이어 기판을 사용할 수 있다. 이러한 경우에는, 질화물 반도체 층(15)의 (10-10)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u) 사이의 각도는 실질적으로 0도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 실질적으로 0도이다.
예를 들어, 기판(40)으로서, m면 ((10-10)면) 또는 c면 ((0001)면)의 사파이어 기판을 사용할 수 있다. 이러한 경우에는, 질화물 반도체 층(15)의 (11-20)면이 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u) 사이의 각도는 실질적으로 0도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 실질적으로 0도이다.
예를 들어, 기판(40)으로서, c면 ((0001)면)의 사파이어 기판을 사용할 수 있다. 이러한 경우에는, 질화물 반도체 층(15)의 (11-20)면이, 기판(40)의 상면(40u)에 대해 평행하게 된다. 이러한 경우에, 질화물 반도체 층(15)의 c축(16)과, 기판(40)의 상면(40u) 사이의 각도는 실질적으로 0도이다. c축(16)과 제1면(15f) 사이의 각도 θ1은 실질적으로 0도이다.
기판(40)의 면 방위에 따라, 질화물 반도체 층(15)의 제1면(15f) (주면)의 결정면을 변화시킬 수 있다.
예를 들어, 본 실시형태에서, 질화물 반도체 층(15)의 제1면(15f)은 (11-22)면, (10-11)면, (11-20)면 또는 (10-10)면 중 하나에 대해 평행하다. 질화물 반도체 층(15)의 표면에 요철 등이 형성되는 경우에, 제1면(15f)이 (11-22)면, (10-11)면, (11-20)면 또는 (10-10)면 중 하나에 대해 평행한 부분을 포함할 수 있다.
도 10의 (a) 내지 (d)는 제1 실시형태에 따른 질화물 반도체 장치를 예시하는 개략적인 단면도이다.
이들 예에서는, 질화물 반도체 장치는 발광 장치 (예를 들어, LED)이다.
도 10의 (a)에 나타낸 질화물 반도체 장치(121)에서는, 기판(40) 상에 하지층(50) (예를 들어, GaN 층)이 제공되고, 하지층(50) 상에 기능층(10)이 제공된다. 기능층(10)은 제1 반도체 층(11), 제2 반도체 층(12) 및 활성층(13) 이외에도, 저 불순물 농도 층(11i)을 추가로 포함한다. 저 불순물 농도 층(11i)은 제1 반도체 층(11)과 하지층(50) 사이에 배치된다. 저 불순물 농도 층(11i)의 불순물 농도는 제1 반도체 층(11)의 불순물 농도보다도 낮다. 저 불순물 농도 층(11i)은, 예를 들어 도핑되지 않은 GaN을 포함한다.
본 예에서는, 제1 반도체 층(11)은 제1 부분(11a) 및 제2 부분(11b)을 포함한다. 제2 부분(11b)은 제1면(15f)에 대해 평행한 면내에서 제1 부분(11a)과 배열된다. 제2 반도체 층(12)은 제3 방향 D3에서 제1 부분(11a)과 이격되어 있다. 제2 반도체 층(12)과 제1 부분(11a) 사이에 활성층(13)이 배치된다.
제1 전극(11e) 및 제2 전극(12e)이 제공된다. 제1 전극(11e)은 제1 반도체 층(11)의 제2 부분(11b)과 전기적으로 접속된다. 제2 전극(12e)은 제2 반도체 층(12)과 전기적으로 접속된다.
제1 전극(11e)과 제2 전극(12e) 사이에 전압을 인가함으로써, 활성층(13)에 전류가 공급되고, 활성층(13)으로부터 광이 방출된다.
도 10의 (b)에 나타낸 질화물 반도체 장치(122)에서는, 질화물 반도체 층(15)이 형성된 후에, 기판(40) 및 하지층(50)이 제거된다. 본 예에서는, 보유 지지부(70)가 제공된다. 제1 전극(11e)과 보유 지지부(70) 사이에 제2 전극(12e)이 제공된다. 제1 전극(11e)과 제2 전극(12e) 사이에 기능층(10)이 제공된다.
도 10의 (c)에 나타낸 질화물 반도체 장치(123)에서도, 기판(40) 및 하지층(50)이 제거된다. 제1 반도체 층(11)의 제1 부분(11a)과 보유 지지부(70) 사이에 제2 반도체 층(12)이 배치된다. 제2 반도체 층(12)과 보유 지지부(70) 사이에 제2 전극(12e)이 배치된다. 보유 지지부(70)는 제2 전극(12e)과 전기적으로 접속된다. 제1 부분(11a)과 제2 반도체 층(12) 사이에 활성층(13)이 배치된다. 제1 반도체 층(11)의 제2 부분(11b)과 보유 지지부(70) 사이에 제1 전극(11e)이 제공된다. 제1 전극(11e)과 보유 지지부(70) 사이에 절연층(75)이 제공된다. 제1 전극(11e)은, 활성층(13), 제2 반도체 층(12), 제2 전극(12e) 및 보유 지지부(70)와 전기적으로 절연된다.
도 10의 (d)에 나타낸 질화물 반도체 장치(124)에서도, 기판(40) 및 하지층(50)이 제거된다. 본 예에서는, 보유 지지부(70)는 제1 전극(11e)과 전기적으로 접속된다. 제2 전극(12e)과 보유 지지부(70) 사이에 절연층(75)이 제공된다. 제1 전극(11e) 및 보유 지지부(70)는, 활성층(13), 제2 반도체 층(12) 및 제2 전극(12e)과 전기적으로 절연된다.
도 11은 제1 실시형태에 따른 또 다른 질화물 반도체 장치를 예시하는 개략적인 단면도이다.
본 예의 질화물 반도체 장치(131)는 HEMT (고전자이동도 트랜지스터) 장치이다. 질화물 반도체 장치(131)에서는, 기능층(10)은 제1층(81) 및 제2층(82)을 포함한다. 질화물 반도체 장치(131)에는 게이트 전극(85), 소스 전극(83) 및 드레인 전극(84)이 제공된다.
제2층(82)은 제1층(81)과 기판(40) 사이에 제공된다.
제2층(82)은, 예를 들어 도핑되지 않은 AlαGa1-αN (0 ≤ α ≤ 1)을 포함한다. 제1층(81)은, 예를 들어 도핑되지 않은 또는 n형의 AlβGa1-βN (0 ≤ β ≤ 1 및 α < β)을 포함한다. 예를 들어, 제2층(82)은 도핑되지 않은 GaN 층을 포함하고, 제1층(81)은 도핑되지 않은 또는 n형의 AlGaN 층을 포함한다.
기판(40)과 게이트 전극(85) 사이, 기판(40)과 소스 전극(83) 사이, 및 기판(40)과 드레인 전극(84) 사이에 기능층(10)이 배치된다. 이들 전극은, X-Y 평면내에 배열된다. 게이트 전극(85)은 소스 전극(83)과 드레인 전극(84) 사이에 배치된다. 소스 전극(83) 및 드레인 전극(84)은 제1층(81)과 옴 접촉한다. 게이트 전극(85)은, 예를 들어 제1층(81)과 쇼트키 접촉한다.
제1층(81)의 격자 상수는 제2층(82)의 격자 상수보다도 작다. 이에 의해, 제1층(81)에서 왜곡이 발생한다. 압전 효과(piezoelectric effect)로 인해, 제1층(81) 내에 압전 분극이 발생한다. 제2층(82)과 제1층(81) 사이의 계면 부근에서 2차원 전자 가스(82g)가 형성된다.
질화물 반도체 장치(131)에서는 게이트 전극(85)에 인가되는 전압을 제어함으로써, 게이트 전극(85) 하의 2차원 전자 가스(82g)의 농도가 변화하며, 소스 전극(83)과 드레인 전극(84) 사이에 흐르는 전류가 제어된다.
이와 같이, 기판(40) 및 질화물 반도체 층(15) 이외에도, 본 예의 질화물 반도체 장치(131)는 제1 전극 (소스 전극(83)), 제2 전극 (드레인 전극(84)) 및 제3 전극 (게이트 전극(85))을 추가로 포함한다. 이들 전극과 기판(40) 사이에 질화물 반도체 층(15)이 배치된다. 질화물 반도체 층(15) (예를 들어, 기능층(10))은 제1층(81) 및 제2층(82)을 포함한다. 제1층(81)과 기판(40) 사이에 제2층(82)이 배치된다. 제1층(81)의 격자 상수는 제2층(82)의 격자 상수보다도 작다.
질화물 반도체 장치(131)에서는 본 실시형태에 따른 질화물 반도체 층(15)을 사용함으로써, 휨이 억제되고, 크랙 CR을 억제할 수 있다.
이와 같이, 본 실시형태에 따른 질화물 반도체 장치는 질화물 반도체 층(15)을 포함한다. 질화물 반도체 층(15)은 기판(40) 상에 형성된다. 기판(40)은 주면(40a)을 따라 확장된다. 주면(40a)은 상면(40u) 및 복수의 경사면(41)을 포함한다 (도 1의 (b) 참조). 복수의 경사면(41)은 상면(40u)에 대해 경사진다. 상면(40u)에 대해 평행한 제1 방향 D1에서의 복수의 경사면(41)의 각각의 길이는, 상면(40u)에 대해 평행하고 제1 방향 D1에 대해 수직인 제2 방향 D2에서의 복수의 경사면(41)의 각각의 길이보다도 길다. 복수의 경사면(41)은 제2 방향으로 배열된다. 기판(40)의 이러한 복수의 경사면(41)으로부터 질화물 반도체 층(15)이 성장한다. 질화물 반도체 층(15)의 c축(16)은 제2 방향 D2에 대해 경사진다. c축(16)은 상면(40u)에 대해 수직인 제3 방향 D3과 교차한다. 예를 들어, c축(16)은 제3 방향 D3에 대해 경사진다.
c축(16)과 상면(40u) 사이의 각도는 0도 이상 85도 이하이다. c축(16)을 상면(40u) 상에 투영한 방향과, 제2 방향 D2 사이의 각도는 5도 이상 85도 이하이다.
예를 들어, 기판(40)이 실리콘 기판인 경우에, 기판(40)의 상면(40u)은 실리콘의 (113)면, (001)면, (112)면 또는 (110)면 중 하나에 대해 평행하다.
기판(40)의 면 방위는 엄밀하게 면에 한정되지는 않으며, 지수가 교체된 등가면이 사용될 수도 있다. 예를 들어, 실리콘의 (113)면의 경우에, (11-3)면, (311)면 등이 사용될 수도 있다. 즉, (113)면과 등가인 면을 포함하는 밀러 지수의 포괄적인 표현으로서 {113}면으로 표현되는 결정면이면 충분하다.
도 12는 질화물 반도체 장치를 예시하는 전자 현미경 사진이다.
도 12는 전자 회절 등을 사용하여 측정된 c축(16)을 나타낸다. 도 12는 제1 방향 D1로부터 관찰한 단면 TEM상이다.
도 12에서는 전위(18)가 관찰된다. c축(16)과 전위(18)의 방향은 실질적으로 평행하다. 전위(18)의 방향은 c축(16)이다. 예시한 전위(18)는 경사면(41)을 기점으로 연장되어 있다. 전위(18)의 방향은 조작이 가해지지 않는 한, 질화물 결정내에서 변화하지 않을 것이다. 경사면이 관찰되지 않는 경우에도, 전위(18)의 방향은 c축(16)이다.
도 12에 도시한 바와 같이, 적층 결함(19)이 관찰된다. 적층 결함(19)은 c축에 대해 수직인 방향을 따라 연장된다. 따라서, 적층 결함(19)은 질화물 결정의 주면(제1면(15f))과 교차한다. 적층 결함(19)은 경계(17)의 영역에 주로 형성된다. 예를 들어, 경사면이 관찰되지 않는 경우에 있어서, 적층 결함(19)의 방향 및 전위(18)의 방향 등으로부터, c축(16) 및 경계(17)가 결정될 수 있다. 예를 들어, 적층 결함(19)이 주면과 교차하기 때문에, c축(16)이 상면(40u)에 대해 수직인 제3 방향 D3과 교차하는 것으로 결정될 수 있다.
제2 실시형태
본 실시형태는 질화물 반도체 층의 제조 방법에 관한 것이다.
도 13은 제2 실시형태에 따른 질화물 반도체 층의 제조 방법을 예시하는 흐름도이다.
본 제조 방법에서는, 기판(40)을 준비한다 (단계 S110). 기판(40)은 주면(40a)을 갖는다. 주면(40a)은 상면(40u) 및 복수의 경사면(41)을 포함한다. 복수의 경사면(41)은 상면(40u)에 대해 경사진다. 상면(40u)에 대해 평행한 제1 방향 D1에서의 복수의 경사면(41)의 각각의 길이는, 상면(40u)에 대해 평행하고 제1 방향 D1에 대해 수직인 제2 방향 D2에서의 복수의 경사면(41)의 각각의 길이보다도 길다. 복수의 경사면(41)은 제2 방향 D2로 배열된다.
본 제조 방법에서는, 복수의 경사면(41)으로부터의 에피택셜 성장에 의해 질화물 반도체 층(15)을 성장시킨다 (단계 S120).
질화물 반도체 층(15)의 c축(16)은 제1 방향 D1에 대해 경사진다. c축(16)은 제2 방향 D2에 대해 경사진다. c축(16)은 상면(40u)에 대해 수직인 제3 방향 D3과 교차한다. 예를 들어, c축(16)은 제3 방향 D3에 대해 경사진다.
본 제조 방법에 따르면, 휨을 억제할 수 있고, 크랙 CR을 억제할 수 있다.
본 실시형태들에 따른 질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법에서, 질화물 반도체 층(15)의 증착 방법은, 예를 들어 금속-유기 화학 기상 증착 (MOCVD), 금속-유기 화학 기상 에피택시 (MOVPE), 분자선 에피택시 (MBE) 및 히드라이드 기상 에피택시 (HVPE) 등을 포함할 수 있다.
본 실시형태들에 따르면, 고생산성의 질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법이 제공될 수 있다.
본 명세서에서 "질화물 반도체"는 화학식 BxInyAlzGa1-x-y-zN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1 및 x+y+z ≤ 1)의, 조성비 x, y 및 z를 각각 범위 내에서 변화시킨 모든 조성의 반도체를 포함한다. "질화물 반도체"는 상기 언급된 화학식에서의 N (질소) 이외의 V족 원소, 도전형 등과 같은 다양한 특성을 제어하기 위해 첨가되는 다양한 원소, 및 의도치 않게 포함되는 다양한 원소를 추가로 포함한다.
본원 명세서에서 "수직" 및 "평행"은 엄밀한 수직 및 엄밀한 평행을 지칭할 뿐만 아니라, 예를 들어 제조 공정으로 인한 변동 등도 포함하며, 실질적으로 수직 및 실질적으로 평행이면 충분하다.
이상에서, 구체예를 참조하여 본 발명의 실시형태에 대해서 설명하였다. 그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다. 예를 들어, 통상의 기술자는, 질화물 반도체 층, 기판, 완충층, 하지층, 반도체 층, 활성층 및 전극 등의 질화물 반도체 장치에 포함되는 구성요소의 구체적인 구성을 공지의 기술분야로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있으며, 이러한 실시는 유사한 효과를 얻을 수 있는 한 본 발명의 범주에 포함된다.
또한, 구체예 중 어느 둘 이상의 구성요소는 기술적으로 가능한 범위내에서 조합될 수 있으며, 본 발명의 요지를 포함하는 한, 본 발명의 범주에 포함된다.
더욱이, 본 발명의 실시형태로서 상술한 질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법을 기초로 하여 통상의 기술자에 의해 적절히 설계 변경함으로써 실시가능한 모든 질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법도, 본 발명의 요지를 포함하는 한, 본 발명의 범주에 속한다.
통상의 기술자에 의해 다양한 변경예 및 수정예에 상도할 수 있으며, 이러한 변경예 및 수정예도 본 발명의 범주에 포괄된다.
특정 실시형태를 설명했지만, 이들 실시형태는 단지 예로서 제시한 것이며, 본 발명의 범주를 한정하는 것은 의도하지 않는다. 사실상, 본원에 설명된 이들 신규 실시형태는 기타 다양한 형태로 실시될 수 있으며, 본 발명의 요지를 일탈하지 않으면서 실시형태의 형태에 있어서 다양한 생략, 치환 및 변경을 행할 수 있다. 이러한 형태 및 변형은 본 발명의 범주 및 요지에 포함됨에 따라, 첨부된 청구범위 및 그의 등가물에 포함하는 것으로 한다.

Claims (20)

  1. 제1면을 따라 확장되는 질화물 반도체 층이며,
    상기 제1면에 대해 평행한 제1 방향에서의 제1 영역의 길이가 상기 제1면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 제1 영역의 길이보다도 긴 것인, 제1 영역; 및
    상기 제2 방향으로 상기 제1 영역과 배열되며, 상기 제1 방향에서의 제2 영역의 길이가 상기 제2 방향에서의 상기 제2 영역의 길이보다도 긴 것인, 제2 영역
    을 포함하며,
    상기 제1 영역 및 상기 제2 영역의 c축은 상기 제2 방향에 대해 경사지고,
    상기 c축은 상기 제1면에 대해 수직인 제3 방향과 교차하는 것인, 질화물 반도체 층.
  2. 제1항에 있어서, 상기 c축과 상기 제1면 사이의 각도가 0도 이상 85도 이하인 질화물 반도체 층.
  3. 제1항에 있어서, 상기 c축을 상기 제1면 상에 투영한 방향과 상기 제2 방향 사이의 각도가 5도 이상 85도 이하인 질화물 반도체 층.
  4. 제1항에 있어서, 상기 제1면이 (11-22)면, (10-11)면, (11-20)면 또는 (10-10)면 중 하나에 대해 평행한 것인 질화물 반도체 층.
  5. 제1항에 있어서,
    제1 도전형의 제1 반도체 층;
    상기 제3 방향에서 상기 제1 반도체 층과 이격된 제2 도전형의 제2 반도체 층; 및
    상기 제1 반도체 층과 상기 제2 반도체 층 사이에 제공된 활성층
    을 추가로 포함하는 질화물 반도체 층.
  6. 상면, 및 상기 상면에 대해 경사진 복수의 경사면을 갖는 주면을 포함하는 기판이며, 여기서 상기 상면에 대해 평행한 제1 방향에서의 상기 복수의 경사면의 각각의 길이는 상기 상면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 복수의 경사면의 각각의 길이보다도 길고, 상기 복수의 경사면은 상기 제2 방향으로 배열된 것인, 상기 기판; 및
    상기 복수의 경사면으로부터 성장한 질화물 반도체 층
    을 포함하며,
    상기 질화물 반도체 층의 c축은 상기 제2 방향에 대해 경사지고,
    상기 c축은 상기 상면에 대해 수직인 제3 방향과 교차하는 것인, 질화물 반도체 장치.
  7. 제6항에 있어서, 상기 기판의 적어도 일부가 제거된 것인 질화물 반도체 장치.
  8. 질화물 반도체 층을 포함하며,
    기판이 상면, 및 상기 상면에 대해 경사진 복수의 경사면을 갖는 주면을 포함하며, 여기서 상기 상면에 대해 평행한 제1 방향에서의 상기 복수의 경사면의 각각의 길이는 상기 상면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 복수의 경사면의 각각의 길이보다도 길고, 상기 복수의 경사면은 상기 제2 방향으로 배열되고, 상기 질화물 반도체 층은 상기 기판의 상기 복수의 경사면으로부터 성장되고,
    상기 질화물 반도체 층의 c축은 상기 제2 방향에 대해 경사지고,
    상기 c축은 상기 상면에 대해 수직인 제3 방향과 교차하는 것인, 질화물 반도체 장치.
  9. 제6항에 있어서, 상기 c축과 상기 상면 사이의 각도가 0도 이상 85도 이하인 질화물 반도체 장치.
  10. 제6항에 있어서, 상기 상면에 상기 c축을 투영한 방향과 상기 제2 방향 사이의 각도가 5도 이상 85도 이하인 질화물 반도체 장치.
  11. 제6항에 있어서, 상기 질화물 반도체 층의 (11-22)면, (10-11)면, (11-20)면 또는 (10-10)면 중 하나가 상기 상면에 대해 평행한 것인 질화물 반도체 장치.
  12. 제6항에 있어서, 상기 기판이 실리콘 기판인 질화물 반도체 장치.
  13. 제12항에 있어서, 상기 상면이 실리콘의 (113)면, (001)면, (112)면 또는 (110)면 중 하나에 대해 평행한 것인 질화물 반도체 장치.
  14. 제6항에 있어서,
    상기 기판이 상기 제2 방향으로 배열된 복수의 오목부를 갖고,
    상기 복수의 경사면이 각각 상기 복수의 오목부의 측면의 일부인 질화물 반도체 장치.
  15. 제6항에 있어서,
    상기 기판이 상기 제2 방향으로 배열된 복수의 오목부를 갖고,
    상기 복수의 오목부 각각이 서로 대향하는 제1 측면 및 제2 측면을 포함하고,
    상기 복수의 경사면이 각각 상기 복수의 오목부의 상기 제1 측면인 질화물 반도체 장치.
  16. 제6항에 있어서, 상기 복수의 오목부의 각각의 깊이가 0.3 마이크로미터 이상 3 마이크로미터 이하인 질화물 반도체 장치.
  17. 제6항에 있어서, 상기 복수의 오목부의 각각의 깊이가, 상기 복수의 오목부 사이의 각각의 공간에서의 상기 상면의 상기 제2 방향에서의 길이의 0.3배 이상 3배 이하인 질화물 반도체 장치.
  18. 제6항에 있어서,
    상기 질화물 반도체 층이
    제1 반도체 층; 및
    상기 제1 반도체 층과 상기 기판 사이에 제공된 하지층
    을 포함하며,
    상기 제1 반도체 층의 불순물 농도는 상기 하지층의 불순물 농도보다도 높은 것인 질화물 반도체 장치.
  19. 제6항에 있어서, 상기 상면에 대해 평행한 면내에 배열된 제1 전극, 제2 전극 및 제3 전극을 추가로 포함하며,
    상기 질화물 반도체 층은 상기 기판과 상기 제1 전극 사이, 상기 기판과 상기 제2 전극 사이, 및 상기 기판과 상기 제3 전극 사이에 배치되고,
    상기 기능층은 제1층 및 제2층을 포함하고,
    상기 제2층은 상기 제1층과 상기 기판 사이에 배치되고,
    상기 제1층의 격자 상수는 상기 제2층의 격자 상수보다도 작은 것인 질화물 반도체 장치.
  20. 상면, 및 상기 상면에 대해 경사진 복수의 경사면을 갖는 주면을 포함하는 기판이며, 여기서 상기 상면에 대해 평행한 제1 방향에서의 상기 복수의 경사면의 각각의 길이는 상기 상면에 대해 평행하고 상기 제1 방향에 대해 수직인 제2 방향에서의 상기 복수의 경사면의 각각의 길이보다도 길고, 상기 복수의 경사면은 상기 제2 방향으로 배열된 것인, 상기 기판을 준비하고;
    상기 복수의 경사면으로부터 질화물 반도체 층을 성장시키는 것
    을 포함하며,
    상기 질화물 반도체 층의 c축은 상기 제2 방향에 대해 경사지고,
    상기 c축은 상기 상면에 대해 수직인 제3 방향과 교차하는 것인, 질화물 반도체 층의 제조 방법.
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