KR101104239B1 - 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법 - Google Patents

이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로, 이종 기판의 무극성 또는 반극성면에 결정 성장 모드를 조절하여 고품질의 무극성 또는 반극성 질화물층을 형성하기 위한 것이다. 본 발명에 따르면, 무극성 또는 반극성면 중에 하나를 갖는 베이스 기판을 준비하고, 준비된 베이스 기판의 면에 질화물계 결정성장핵층을 형성한다. 결정성장핵층 위에 제1 버퍼층을 성장시키되, 수평 방향에 비해서 수직 방향으로 더 빨리 성장시킨다. 제1 버퍼층 위에 수평성장층을 성장시키되, 수직 방향에 비해서 수평 방향으로 더 빨리 성장시킨다. 그리고 수평성장층 위에 제2 버퍼층을 성장시킨다. 이때 제1 버퍼층 위의 수평성장층과 제2 버퍼층 사이에 복수의 구멍을 갖는 질화실리콘층을 더 형성할 수 있다.

Description

이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법{ Hetero-substrate, Ⅲ-nitride semiconductor devices using the same and manufacturing method of thereof}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 사파이어와 같은 이종 기판의 무극성 또는 반극성면에 결정 성장 모드를 조절하여 고품질의 무극성 또는 반극성 질화물층이 형성된 이종 기판과, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자 제조시 기재로서 사용되는, 질화갈륨(GaN)과 같은 질화물계 단결정 반도체 기판은 대부분이 c면({0001}면)의 질화물 박막으로서, 주로 사파이어 기판의 c면({0001}면) 위에 유기금속화학증착법(MOCVD: Metal Organic Chemical Vapor Deposition), 분자선 증착법(MBE: Molecular Beam Epitaxy) 또는 HVPE(hydride vapor phase epitaxy)의 방법으로 성장시킨 후 얻어진다.
이렇게 만들어진 c면 질화물계 단결정 막은 c-결정축 방향으로 예를 들어 갈륨층과 질소층이 반복적으로 적층되어 있어 극성(polarity)을 띄게 된다. 예를 들어, c면의 GaN/AlGaN/InGaN 헤테로구조체의 경우, 자발분극(spontaneous polarization) 또는 압전분극(piezoelectric polarization)에 의해 형성되는 강한 전기장(electric field)에 의해 헤테로구조체 내의 전자 밴드 구조(electronic band structure)를 기울게 만들어 캐리어 재결합율을 감소시켜 그 결과 양자 효율을 낮춘다.
자세히 설명하면 c-결정축 성장방향으로 편향의 비연속성(polarization discontinuity)이 존재하여 표면이나 계면에 고정된 시트 전하(sheet charge)를 생성하여 그 결과로 생기는 내부 전기장이 양자우물(quantum well) 내에 있는 전자와 정공 파동함수(wavefunction)를 분리시켜 발광을 장파장 쪽으로 이동시키고, 전기장 인가시, 단파장쪽으로 발광파장이 이동함으로써 장파장용 소자개발을 어렵게 하고 있다.
이에 반해, a면({11-20}면), m면({1-100}면) 질화물계 결정들은 무극성(non-polar) 특성을 가지고 있기 때문에 상기한 바와 같은 c면 질화물계 단결정의 문제점, 즉 분극에 의한 내부전기장에 의해 양자효율이 감소되는 문제점을 극복할 수 있다. a면 질화물계 결정들은 폴라이제이션 필드(polarization field)가 없어 밴드 벤딩(band bending)이 일어나지 않고, 무극성 결정면에 AlGaN/GaN/InGaN 양자우물을 성장시킨 구조에서는 스탁 효과(Stark effect)가 관찰되지 않으므로, a면의 무극성 질화물계 헤테로구조체는 고효율의 자외선-가시광선 영역의 발광소자와 HEMT(high electron mobility transistor)에 유용하게 사용될 수 있는 가능성을 갖는다.
또한 a면 질화물계 막은 c면 질화물계 단결정 막보다 고농도 p-doping을 가능하다. 왜냐하면 a면에서는 활성화에너지(activation energy)가 118meV이고 c면에서는 170meV로 a면에서의 에너지가 훨씬 낮기 때문이다. 그리고 일반적으로 GaN에서 Al이 많이 포함될수록 도핑효율은 급격히 떨어지게 되는데, 이는 a면에서는 c면에 비해 상대적으로 도핑이 높게 된다.
이와 같이, 무극성면 질화물계 단결정 막이 c면에 비해 보다 많은 장점을 가짐에도 불구하고, 기판으로서 제조 및 상용화되지 못하고 있는 이유는 얻어진 매끄러운 막의 표면을 얻기가 어렵고 또한 상대적으로 c면에 비해서 많은 내부결함을 가지고 있기 때문이다.
구체적으로는, a면 질화물계 단결정 막은 r면({1-102}면) 사파이어 단결정 기재 위에 성장시켜 얻어진다. 이 경우, 편평한 형상의 막이 아니라 {1010}면으로 이루어진 산맥(ridge)들이 <0001> 방향으로 뻗어있는 것과 같은 표면 형상의 질화물 막이 형성되며, 격자상수의 이방성과 더불어 면내(in-plane)의 열팽창계수의 결정학적 방향에 따른 큰 이방성 때문에 질화물의 <1-100> 방향으로 강한 압축응력이 작용하게 된다.
이러한 a면 질화물 단결정을 후막 또는 박막으로 성장시키는 경우에는 산맥 구조가 합체(coalescence)되지 않은 막이 성장되고, 이는 막 내부에 많은 결함을 형성한다. 좋지 못한 표면형상 및 결함들은 소자의 제조에 어려움을 주며, 기판 표면에 존재함으로써 궁극적으로 최종 박막 소자의 성능발현에 악영향을 주게 된다.
따라서, 본 발명의 목적은 다중의 버퍼층을 사용하여 무극성, 또는 반극성면의 질화물층의 표면형상을 평탄화하고 내부결함을 줄일 수 있는 질화물이 적층된 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 이종 기판의 무극성 또는 반극성면에 평탄한 질화물층을 용이하게 형성하여 수율을 향상시킬 수 있는 질화물이 적층된 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명은 이종 기판의 무극성 또는 반극성면에 결정 성장 모드를 조절하여 고품질의 질화물층이 형성된 이종 기판, 그를 이용한 반도체 소자 및 그의 제조 방법을 제공한다.
본 발명은 베이스 기판, 유전체막 패턴, 결정성장핵층, 제1 버퍼층, 수평성장층 및 제2 버퍼층을 포함하여 구성되는 이종 기판을 제공한다. 상기 베이스 기판은 무극성 또는 반극성면 중에 하나를 갖는다. 상기 유전체막 패턴은 상기 베이스 기판과 다른 굴절율을 가지며 상기 베이스 기판 면에 형성된다. 상기 결정성장핵층은 상기 유전체막 패턴이 형성된 베이스 기판의 면에 형성된다. 상기 제1 버퍼층은 결정성장핵층 위에 성장되며, 수평 방향에 비해서 수직 방향으로 더 빨리 성장된다. 상기 수평성장층은 상기 제1 버퍼층 위에 성장되며, 수직 방향에 비해서 수평 방향으로 더 빨리 성장된다. 그리고 상기 제2 버퍼층은 상기 수평성장층 위에 성장된다.
본 발명에 따른 이종 기판은, 상기 제1 버퍼층, 상기 수평성장층 또는 상기 제2 버퍼층의 계면 또는 내부에 형성되며, 균일하게 복수의 구멍이 형성된 적어도 하나의 질화실리콘(SiNx)층을 더 포함한다. 이때 상기 질화실리콘층의 구멍을 통하여 상기 질화실리콘층 아래의 결정이 성장하여 상기 질화실리콘층 위를 덮는다.
본 발명은 또한, 무극성 또는 반극성면 중에 하나를 갖는 베이스 기판을 준비하는 준비 단계, 상기 베이스 기판과 다른 굴절율을 가지는 유전체막 패턴을 상기 베이스 기판 상면에 형성하는 유전체막 패턴 형성 단계, 상기 베이스 기판의 면에 질화물계 결정성장핵층을 형성하는 결정성장핵층 형성 단계, 상기 결정성장핵층 위에 제1 버퍼층을 성장시키되, 수평 방향에 비해서 수직 방향으로 더 빨리 성장시키는 제1 버퍼층 성장 단계, 상기 제1 버퍼층 위에 수평성장층을 성장시키되, 수직 방향에 비해서 수평 방향으로 더 빨리 성장시키는 수평성장층 성장 단계, 상기 수평성장층 위에 제2 버퍼층을 성장시키는 제2 버퍼층 성장 단계를 포함하는 질화물이 적층된 이종 기판의 제조 방법을 제공한다.
본 발명은 또한 전술된 질화물이 적층된 이종 기판을 이용한 질화물계 반도체 소자를 제공한다. 질화물계 반도체 소자는 전술한 질화물이 적층된 이종 기판, 상기 제2 버퍼층 위에 형성된 n타입 또는 p타입 중의 하나의 제1 질화물층, 상기 제1 질화물층 위에 형성된 활성층 및 상기 활성층 위에 형성되며 제1 질화물층과 반대되는 타입의 제2 질화물층을 포함할 수 있다.
본 발명에 따르면, 베이스 기판의 무극성 또는 반극성면에 결정 성장 모드를 조절하여 무극성 또는 반극성면 질화물층을 형성함으로써, 베이스 기판 위에 평탄하며 내부결함이 작은 무극성 또는 반극성면 질화물층을 형성할 수 있다. 즉 베이스 기판 위에 결정성장핵층을 형성한 이후에, 결정성장핵층 위에 수평 방향에 비해서 수직 방향으로 더 빨리 성장하도록 제1 버퍼층을 형성하고, 제1 버퍼층 위에 수직 방향에 비해서 수평 방향으로 더 빨리 성장하도록 수평성장층을 형성한 이후에 수평성장층 위에 제2 버퍼층을 형성함으로써, 베이스 기판의 비극성 또는 무극성면에 평탄하며 내부결함이 작은 무극성 또는 반극성면 질화물층을 형성할 수 있다.
특히 제1 버퍼층 위의 수평성장층과 제2 버퍼층 사이에 복수의 구멍을 갖는 질화실리콘층을 형성한 이후에, 질화실리콘층의 구멍으로 노출된 부분을 통하여 결정을 성장시킴으로써, 결정의 수평 방향으로의 성장을 촉진하여 평탄하면서 내부결함이 작은 a면 질화물층을 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법에 따른 흐름도.
도 2 내지 도 7은 도 1의 제조 방법에 따른 각 단계를 보여주는 도면들.
도 8은 도 7의 결정성장핵층의 두께에 따른 FWHM 값을 나타내는 그래프.
도 9는 도 7의 질화물이 적층된 이종 기판의 제1 버퍼층과 수평성장층을 보여주는 SEM 사진.
도 10은 도 7의 질화물이 적층된 이종 기판의 수평성장층과 제2 버퍼층을 보여주는 SEM 사진.
도 11은 도 7의 질화물이 적층된 이종 기판의 20K에서 측정된 PL 결과를 보여주는 그래프.
도 12는 도 7의 질화물이 적층된 이종 기판의 AFM으로 측정한 표면 사진.
도 13은 도 7의 질화물이 적층된 이종 기판을 이용한 질화물계 반도체 소자를 보여주는 단면도.
도 14는 도 13의 질화물계 반도체 소자의 I-V 곡선을 보여주는 그래프.
도 15는 도 13의 질화물계 반도체 소자의 L-I 곡선을 보여주는 그래프.
도 16은 도 13의 질화물계 반도체 소자에 전원을 인가하여 발광하는 상태를 보여주는 사진.
도 17은 도 13의 질화물계 반도체 소자의 방향별 x-ray rocking curve의 FWHM 값을 보여주는 그래프.
도 18은 본 발명의 다른 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법에 따른 흐름도.
도 19 내지 도 23은 다른 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법을 설명하기 위한 도면.
도 24는 본 발명의 다른 실시 예에 따라 이종 기판을 제작한 후 표면을 광학 현미경으로 관찰한 사진.
도 25는 본 발명의 다른 실시 예에 다른 제조 방법을 통해 제조된 이종 기판의 시편을 CL(Cathode Luminescence)로 관찰한 사진.
도 26은 micro-PL(Photo Luminescence)로 위치별 발광정도를 관찰한 결과를 나타내는 그래프.
도 27은 본 발명의 다른 실시예에 따른 질화물이 적층된 이종 기판을 이용한 질화물계 반도체 소자를 보여주는 단면도.
도 28은 본 발명의 실시예에 따른 이종 기판 상에 형성된 반도체 소자를 설명하기 위한 도면.
도 29 및 도 30은 본 발명의 실시예에 따른 전극 패턴을 설명하기 위한 도면.
도 31은 도 29 및 도 30의 반도체 소자의 축방향에 따른 광출력의 차이를 나타낸 그래프.
도 32는 본 발명의 다른 실시 예에 따른 전극 패턴을 설명하기 위한 도면.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
본 발명의 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법에 대해서 도 1 내지 도 7을 참조하여 설명하면 다음과 같다. 여기서 도 1은 본 발명의 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법에 따른 흐름도이다. 그리고 도 2 내지 도 7은 도 1의 제조 방법에 따른 각 단계를 보여주는 도면들이다.
도 2에 도시된 바와 같이, 무극성 또는 반극성면 중에 하나를 갖는 베이스 기판(11)을 준비한다(S61). 베이스 기판(11)으로는 사파이어 기판이 사용될 수 있으며, 그 외 SiC 또는 ZnO 또는 Si과 같은 기판이 사용될 수 있다. 이때 무극성 또는 반극성면으로는 c면을 제외한 면으로, a면, r면, m면 또는 그 이외의 면이 사용될 수 있다. 본 실시예에서는 베이스 기판(11)으로 r면을 갖는 사파이어 기판을 사용하였다.
다음으로 베이스 기판(11)의 면에 결정성장핵층(12), 제1 버퍼층(13), 수평성장층(14), 질화실리콘층(15) 및 제2 버퍼층(17)을 포함하는 a면 질화물층(18)을 형성한다. a면 질화물층(18)은 MOCVD, MBE 또는 HVPE 방법으로 형성할 수 있으며, 본 실시예에서는 MOCVD로 형성하였다.
다음으로 도 3에 도시된 바와 같이, 베이스 기판(11)의 면에 질화물계 결정성장핵층(12)을 형성한다(S63). 이때 질화물계 결정성장핵층(12)은 450℃~1300℃, 30~760 torr의 질소 또는 수소 분위기에서 V/Ⅲ의 비가 50~3000에서 형성한다. 결정성장핵층(12)의 두께에 따라 그 상부에 성장하는 a면 질화물층(18)의 결정성에 영향을 주기 때문에, 결정성장핵층(12)은 5~700nm의 두께로 형성하며 바람직하게는 70~250nm로 형성하는 것이다. 이때 질화물계 결정성장핵층(12)은 GaN, AlxGa1-xN, InxGa1-yN(0<x,y<1) 중에 하나로 형성할 수 있다. 본 실시예에서는 질화물계 결정성장핵층(12)으로 a면 GaN을 사용하였다.
다음으로 도 4에 도시된 바와 같이, 결정성장핵층(12) 위에 제1 버퍼층(13)을 성장시킨다(S65). 제1 버퍼층(13)은 결정성장핵층(12) 위에 수평 방향에 비해서 수직 방향으로 더 빨리 성장시켜 형성한다. 제1 버퍼층(13)은 V/Ⅲ의 비가 50~2000, 450~1300℃ 및 100~760 torr의 분위기에서 성장시킨다. 이와 같은 조건에서 성장된 제1 버퍼층(13)은 거친 표면을 갖지만, m축과 평행한 방향을 XRD(X-Ray diffraction)로 스캔한 a면의 FWHM(full width of half maximum) 값이 작아지는 결과를 얻을 수 있다.
다음으로 도 5에 도시된 바와 같이, 제1 버퍼층(13) 위에 수평성장층(14)을 성장시킨다(S67). 수평성장층(14)은 제1 버퍼층(12) 위에 수직 방향에 비해서 수평 방향으로 더 빨리 성장시켜 형성한다. 수평성장층(14)은 V/Ⅲ의 비가 2~1000, 800℃~1500℃, 10~300 torr에서 성장시킨다. 수평성장층(14)은 제1 버퍼층(13)에 비해서 상대적으로 낮은 V/Ⅲ의 비로 성장시킨다. 이와 같은 조건에서 성장된 수평성장층(14)은 평탄한 거울과 같은 표면을 가지며, c축과 평행한 방향으로 XRD로 스캔한 a면의 FWHM 값이 작아지는 결과를 얻을 수 있다. 이는 c축 방향으로 성장되는 질화갈륨의 결정성이 좋은 것을 나타낸다. 이와 더불어 c축과 평행한 방향으로 XRD로 스캔한 a면의 FWHM 값이 작아지는 것을 확인할 수 있다.
다음으로 도 6a 및 도 6b에 도시된 바와 같이, 수평성장층(14) 위 또는 내 또는 제1 버퍼층과 수평성장층의 계면에 복수의 구멍(16)을 갖는 질화실리콘층(15; SiNx)을 형성한다(S69). 즉 질화실리콘층(15)을 수평성장층(14) 내에 또는 위 또는 제1 버퍼층과 수평성장층의 계면에 증착하는데, 이는 MOCVD내에서 Ⅲ족 원소인 Ga(갈륨), In(인듐), Al(알루미늄)의 공급을 중단한 상태에서 SiH4(사일렌), 또는 Si2H6(다이사일렌)과 NH3(암모니아)가스를 이용하여 질화실리콘층을 형성한다. 이때 질화실리콘층(15)에 스스로 복수의 구멍(16)이 형성되며, 아래의 수평성장층(14)이 노출되게 된다.
그리고 도 7에 도시된 바와 같이, 질화실리콘층(15)을 덮는 제2 버퍼층(17)을 성장시킴으로써 본 실시예에 따른 질화물이 적층된 이종 기판(10)의 제조 공정이 완료된다(S71). 제2 버퍼층(17)은 V/Ⅲ의 비가 50~2000, 450~1300℃, 30~760 torr의 분위기에서 성장시키며, 필요에 따라 n형 반도체를 위해 Si을 도핑을 한다. 제2 버퍼층은 수평성장속도와 수직성장 속도가 같거나, 또는 수평 성장속도가 빨라야 한다. 이와 같은 조건에서 성장된 제2 버퍼층(17)은 평탄한 거울면을 유지하고 결정성 또한 좋아지는 것을 확인할 수 있다. 이때 베이스 기판(11) 위에 형성된 결정성장핵층(12), 제1 버퍼층(13), 수평성장층(14), 질화실리콘층(15) 및 제2 버퍼층(17)이 a면 질화물층(18)을 형성한다.
특히 질화실리콘층(15)의 구멍(16)으로 노출된 층(14)위에 제2 버퍼층(17) 또는 수평 성장층을 성장시켜 질화실리콘층(15)을 덮도록 형성된다. 즉 질화실리콘층(15) 위에서 직접 결정은 성장되지 않으며, 질화실리콘층(15)의 구멍(16)으로 노출된 수평성장층(14) 부분을 통하여 결정이 성장하게 된다. 이때 결정은, 도 6b 및 도 7에 도시된 바와 같이, 수직 방향(V)에서 수평 방향(L)으로 더 빨리 성장하면서 질화실리콘층(15)을 덮게 되며, 이로 인해 제2 버퍼층(17)은 평탄하게 형성되며 결정성이 좋아지게 된다.
이와 같이 본 실시예에서는, 베이스 기판(11)의 무극성 또는 반극성면에 결정 성장 모드를 조절하여 a면 질화물층(18)을 형성함으로써, 베이스 기판(11) 위에 평탄하며 내부결함이 작은 a면 질화물층(18)을 형성할 수 있다. 즉 베이스 기판(11) 위에 결정성장핵층(12)을 형성한 이후에, 결정성장핵층(12) 위에 수평 방향에 비해서 수직 방향으로 더 빨리 성장하도록 제1 버퍼층(13)을 형성하고, 제1 버퍼층(13) 위에 수직 방향에 비해서 수평 방향으로 더 빨리 성장하도록 수평성장층(14)을 형성한 이후에 수평성장층(14) 위에 제2 버퍼층(17)을 형성함으로써, 베이스 기판(11) 위에 평탄하며 내부결함이 작은 a면 질화물층(18)을 형성할 수 있다.
특히 제1 버퍼층(13) 위의 수평성장층(14)과 제2 버퍼층(17) 사이에 복수의 구멍(16)을 갖는 질화실리콘층(15)을 형성한 이후에, 질화실리콘층(15)으로 노출된 구멍을 통하여 결정을 성장시킴으로써, 결정의 수평 방향으로의 성장을 촉진하여 평탄하면서 내부결함이 작은 a면 질화물층(18)을 형성할 수 있다.
이때 본 실시예에서는 S69단계에서 질화실리콘층(15)을 형성할 때 수평성장층(14) 위에 형성하는 예를 개시하였지만 이에 한정되는 것은 아니다. 예컨대 질화실리콘층은 제1 버퍼층, 수평성장층 또는 제2 버퍼층의 계면 또는 내부에 형성될 수 있다. 즉 수평성장층 내부에 질화실리콘층을 형성할 수 있다. 먼저 제1 버퍼층 위에 제1 수평성장층을 성장시킨다. 다음으로 제1 수평성장층 위에 균일하게 복수의 구멍을 갖는 질화실리콘층을 형성한다. 그리고 질화실리콘층의 구멍으로 노출된 제1 수평성장층을 성장시켜 질화실리콘층을 덮는 제2 수평성장층을 성장시킨다.
또는 제2 버퍼층 내부에 질화실리콘층을 형성할 수 있다. 먼저 수평성장층 위에 제2-1 버퍼층을 성장시킨다. 다음으로 제2-1 버퍼층 위에 균일하게 복수의 구멍을 갖는 질화실리콘층을 형성한다. 그리고 질화실리콘층의 구멍으로 노출된 제2-1 버퍼층을 성장시켜 질화실리콘층을 덮는 제2-2 버퍼층을 성장시킨다.
바람직하게는 제1 버퍼층(13) 위의 수평성장층(14)과 제2 버퍼층(17) 사이에 질화실리콘층(15)을 형성하는 것이다. 한편으로 베이스 기판(11)의 r면에 a면 질화물층을 형성할 때, 질화실리콘층을 형성하지 않을 수도 있다.
본 실시예에 따라 제조된 이종 기판(10)은 베이스 기판(11)으로는 r면 사파이어 기판을 사용하고, 사파이어 기판의 r면에 a면 질화물층(18)이 형성된 구조를 갖는다. 이때 a면 질화물(18)로는 GaN을 사용하였다. 이와 같은 본 실시예에 따라 제조된 이종 기판(10)은, 도 8 내지 도 12에 도시된 바와 같은, 베이스 기판(11)의 r면에 평탄하며 내부결함이 작은 a면 질화물층(18)이 형성된 것을 확인할 수 있다.
결정성장핵층(12)은, 도 8에 도시된 바와 같이, 150nm의 두께를 갖는 부분에서 결정성이 좋은 것을 확인할 수 있다. 이때 도 8은 결정성장핵층(12)의 두께에 따른 FWHM 값을 록킹 곡선(rocking curve)을 나타내는 그래프이다.
제1 버퍼층(13)과 수평성장층(14)을 순차적으로 성장시킬 때, 제1 버퍼층(13)은 수평성장층(14)에 비해서 높은 V/Ⅲ의 비 및 압력에서 성장시킴으로써, 도 9에 도시된 바와 같이, 제1 버퍼층(13)과 수평성장층(14)의 계면에서 내부결함이 감소한 것을 쉽게 확인할 수 있다. 여기서 도 9는 도 7의 질화물이 적층된 이종 기판(10)의 제1 버퍼층(13)과 수평성장층(14)을 보여주는 TEM(Transmission electron microscope) 사진이다.
제2 버퍼층(17)은 제1 버퍼층(13)의 성장 조건과 비슷한 공정 조건으로 성장시킴으로써, 도 10에 도시된 바와 같이, 제2 버퍼층(17)의 표면이 평탄하고 결함이 거의 없음을 확인할 수 있다. 여기서 도 10는 도 7의 질화물이 적층된 이종 기판(10)의 제2 버퍼층(17)에서 결함이 거의 없어진것을 보여주는 TEM 사진이다.
도 11은 20K에서 측정된 PL(photoluminescence) 결과를 보여주는 그래프이다. 도 11을 참조하면, 본 실시예에 따른 질화물이 적층된 이종 기판은 밴드 에지(band edge)에서 발광하는 피크(peak)의 강도가 가장 센 것을 확인할 수 있다.
본 실시예에 따른 질화물이 적층된 이종 기판의 표면을 10μm x 10μm 에서 측정한 AFM(atomic force microscope)의 표면 형상을 살펴보면, 도 12에 도시된 바와 같이, RMS(root mean square) 거칠기가 약 1.2nm로 아주 평탄한 표면을 가지고 있음을 확인할 수 있다.
이와 같은 본 실시예에 따른 질화물이 적층된 이종 기판은 LED(light emitting diode), LD(laser diode)와 같은 발광소자를 비롯하여 다양한 전자소자용 기판으로 사용될 수 있다.
예컨대, 도 13은 본 발명의 실시예에 따른 질화물이 적층된 이종 기판(10)을 이용한 질화물계 반도체 소자(100)를 보여주는 단면도이다.
도 13을 참조하면, 본 실시예에 따른 질화물이 적층된 이종 기판(100)는 반도체 기판(10)의 a면 질화물층(18) 위에 제1 질화물층(20), 활성층(30) 및 제2 질화물층(40)이 순차적으로 적층된 구조를 갖는 녹색 LED이다. a면 질화물층(18)의 두께는 약 4㎛이다. 제1 질화물층(20)은 n타입의 도펀트를 포함하는 n타입의 반도체로서, n-GaN 계열의 Ⅲ-Ⅴ족 질화물계 화합물 반도체가 사용될 수 있다. 제1 질화물층(20)은 약 2㎛의 두께로 형성될 수 있다. 활성층(30)은 InGaN/GaN 4QWs로서 4nm/10nm의 두께로 제1 질화물층(20) 위에 형성될 수 있다. 그리고 제2 질화물층은 p타입의 도펀트를 포함하는 p타입의 반도체로서, p-GaN 계열의 Ⅲ-Ⅴ족 질화물계 화합물 반도체가 사용될 수 있다. 제2 질화물층(40)은 약 150nm의 두께로 형성될 수 있다.
본 실시예에 따른 질화물계 반도체 소자(100)는, 도 14에 도시된 바와 같이, I-V 곡선에서 전형적인 다이오드 곡선을 보이고 있음을 확인할 수 있다. 아울러 본 실시예에 따른 질화물계 반도체 소자(100)는, 도 15 및 도 16에 도시된 바와 같이, L-I 곡선에서 전류가 증가함에 따라 휘도가 증가함을 확인할 수 있다. 아울러 활성층(30)의 두께, In의 농도 등에 따라 질화물계 반도체 소자(100)에서 발생되는 빛의 색상이 변경되는 것을 확인할 수 있다.
본 실시예에서는 a면 질화물층(18) 위에 n타입의 제1 질화물층(20), 활성층(30) 및 p타입의 제2 질화물층(40)이 순차적으로 적층된 구조를 예시하였지만 이에 한정되는 것은 아니다. 예컨대 질화물계 반도체 소자는 a면 질화물층 위에 p타입의 제1 질화물층, 활성층 및 n타입의 제2 질화물층이 형성된 구조를 가질 수 있다.
본 발명의 다른 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법에 대해서 도 18 내지 도 23을 참조하여 설명하면 다음과 같다. 여기서 도 18은 본 발명의 다른 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법에 따른 흐름도이다. 그리고 도 19 내지 도 23은 다른 실시예에 따른 질화물이 적층된 이종 기판의 제조 방법을 설명하기 위한 도면이다.
도 19에 도시된 바와 같이, 무극성 또는 반극성면 중에 하나를 갖는 베이스 기판(11)을 마련한다(S261). 베이스 기판(11)으로는 사파이어 기판이 사용될 수 있으며, 그 외 SiC 또는 ZnO 또는 Si과 같은 기판이 사용될 수 있다. 이때 무극성 또는 반극성면으로는 c면을 제외한 면으로, a면, r면, m면 또는 그 이외의 면이 사용될 수 있다. 본 실시예에서는 베이스 기판(11)으로 r면을 갖는 사파이어 기판을 사용하였다.
다음으로, 도 20에 도시된 바와 같이 베이스 기판(11)의 상면에 유전체를 이용하여 유전체막(200)을 형성한다(S263). 유전체막(200)은 베이스 기판(11)과 굴절율이 다른 재료를 사용한다. 이때, 유전체막은 SiO2, SiN 등이 될 수 있다. 그런 다음, 도 21에 도시된 바와 같이, 유전체막(200)을 패터닝하여, 유전체막 패턴(210)들을 형성한다(S265). 도 22에 베이스 기판(11) 상에 유전체막 패턴(210)이 형성된 모습을 도시하였다. 이러한 패터닝은 유전체막(200) 상에 감광막(photo resist)을 도포한 후, 패턴이 형성되는 영역을 제외한 나머지 영역의 유전체막(200)이 노출되도록 감광막을 제거한 후, 감광막이 제거된 영역의 유전체막(200)을 식각하여 유전체막 패턴(210)을 형성한다.
이어서, 도 22에 도시된 바와 같이, 복수개의 유전체 패턴(210)을 형성된 베이스 기판(11) 상에 결정성장핵층(12), 제1 버퍼층(13), 수평성장층(14), 질화실리콘층(15) 및 제2 버퍼층(17)을 포함하는 a면 질화물층(18)을 형성한다. a면 질화물층(18)은 MOCVD, MBE 또는 HVPE 방법으로 형성할 수 있으며, 본 실시예에서는 MOCVD로 형성하였다. a면 질화물층(18)의 형성 방법은 앞서 도 1 내지 도 7을 참조로 하는 상세한 설명에서 설명한 바와 같다. 즉, 유전체 패턴(210)을 형성된 베이스 기판(11) 위에 결정성장핵층(12), 제1 버퍼층(13), 수평성장층(14), 질화실리콘층(15) 및 제2 버퍼층(17)이 순차로 적층된 구조를 가지는 a면 질화물층(18)을 형성한다. 이를 좀 더 자세히 설명하면 다음과 같다.
먼저, 복수개의 유전체 패턴(210)을 형성된 베이스 기판(11) 상에 결정성장핵층(12)을 형성한다(S267). 이때 질화물계 결정성장핵층(12)은 450℃~1300℃, 30~760 torr의 질소 또는 수소 분위기에서 V/Ⅲ의 비가 50~3000에서 형성한다. 결정성장핵층(12)의 두께에 따라 그 상부에 성장하는 a면 질화물층(18)의 결정성에 영향을 주기 때문에, 결정성장핵층(12)은 5~700nm의 두께로 형성하며 바람직하게는 70~250nm로 형성하는 것이다. 이때 질화물계 결정성장핵층(12)은 GaN, AlxGa1-xN, InxGa1-yN(0<x,y<1) 중에 하나로 형성할 수 있다. 본 실시예에서는 질화물계 결정성장핵층(12)으로 a면 GaN을 사용하였다.
다음으로 결정성장핵층(12) 위에 제1 버퍼층(13)을 성장시킨다(S269). 제1 버퍼층(13)은 결정성장핵층(12) 위에 수평 방향에 비해서 수직 방향으로 더 빨리 성장시켜 형성한다. 제1 버퍼층(13)은 V/Ⅲ의 비가 50~2000, 450~1300℃ 및 100~760 torr의 분위기에서 성장시킨다. 이와 같은 조건에서 성장된 제1 버퍼층(13)은 거친 표면을 갖지만, m축과 평행한 방향을 XRD(X-Ray diffraction)로 스캔한 a면의 FWHM(full width of half maximum) 값이 작아지는 결과를 얻을 수 있다.
다음으로 제1 버퍼층(13) 위에 수평성장층(14)을 성장시킨다(S271). 수평성장층(14)은 제1 버퍼층(12) 위에 수직 방향에 비해서 수평 방향으로 더 빨리 성장시켜 형성한다. 수평성장층(14)은 V/Ⅲ의 비가 2~1000, 800℃~1500℃, 10~300 torr에서 성장시킨다. 수평성장층(14)은 제1 버퍼층(13)에 비해서 상대적으로 낮은 V/Ⅲ의 비로 성장시킨다. 이와 같은 조건에서 성장된 수평성장층(14)은 평탄한 거울과 같은 표면을 가지며, c축과 평행한 방향으로 XRD로 스캔한 a면의 FWHM 값이 작아지는 결과를 얻을 수 있다. 이는 c축 방향으로 성장되는 질화갈륨의 결정성이 좋은 것을 나타낸다. 이와 더불어 c축과 평행한 방향으로 XRD로 스캔한 a면의 FWHM 값이 작아지는 것을 확인할 수 있다.
다음으로, 수평성장층(14) 위 또는 내 또는 제1 버퍼층과 수평성장층의 계면에 복수의 구멍(16)을 갖는 질화실리콘층(15; SiNx)을 형성한다(S273). 즉 질화실리콘층(15)을 수평성장층(14) 내에 또는 위 또는 제1 버퍼층과 수평성장층의 계면에 증착하는데, 이는 MOCVD내에서 Ⅲ족 원소인 Ga(갈륨), In(인듐), Al(알루미늄)의 공급을 중단한 상태에서 SiH4(사일렌), 또는 Si2H6(다이사일렌)과 NH3(암모니아)가스를 이용하여 질화실리콘층을 형성한다. 이때 질화실리콘층(15)에 스스로 복수의 구멍(16)이 형성되며, 아래의 수평성장층(14)이 노출되게 된다.
그리고 질화실리콘층(15)을 덮는 제2 버퍼층(17)을 성장시킴으로써 본 실시예에 따른 질화물이 적층된 이종 기판(10)의 제조 공정이 완료된다(S275). 제2 버퍼층(17)은 V/Ⅲ의 비가 50~2000, 450~1300℃, 30~760 torr의 분위기에서 성장시키며, 필요에 따라 n형 반도체를 위해 Si을 도핑을 한다. 제2 버퍼층(17)은 수평성장속도와 수직성장 속도가 같거나, 또는 수평 성장속도가 빨라야 한다. 이와 같은 조건에서 성장된 제2 버퍼층(17)은 평탄한 거울면을 유지하고 결정성 또한 좋아지는 것을 확인할 수 있다. 이때 베이스 기판(11) 위에 형성된 결정성장핵층(12), 제1 버퍼층(13), 수평성장층(14), 질화실리콘층(15) 및 제2 버퍼층(17)이 a면 질화물층(18)을 형성한다.
특히, 질화실리콘층(15)의 구멍(16)으로 노출된 층(14) 위에 제2 버퍼층(17) 또는 수평 성장층을 성장시켜 질화실리콘층(15)을 덮도록 형성된다. 즉 질화실리콘층(15) 위에서 직접 결정은 성장되지 않으며, 질화실리콘층(15)의 구멍(16)으로 노출된 제1 버퍼층(14) 부분을 통하여 결정이 성장하게 된다. 이때 결정은, 앞서 설명한 도 6b 및 도 7에 도시된 바와 동일하게, 수직 방향(V)에서 수평 방향(L)으로 더 빨리 성장하면서 질화실리콘층(15)을 덮게 되며, 이로 인해 제2 버퍼층(17)은 평탄하게 형성되며 결정성이 좋아지게 된다.
상술한 바와 같은 본 발명의 다른 실시 예에 따른 이종 기판(10)은 베이스 기판(11)의 무극성 또는 반극성면에 결정 성장 모드를 조절하여 a면 질화물층(18)을 형성함으로써, 베이스 기판(11) 위에 평탄하며 내부결함이 작은 a면 질화물층(18)을 형성할 수 있다. 즉 베이스 기판(11) 위에 결정성장핵층(12)을 형성한 이후에, 결정성장핵층(12) 위에 수평 방향에 비해서 수직 방향으로 더 빨리 성장하도록 제1 버퍼층(13)을 형성하고, 제1 버퍼층(13) 위에 수직 방향에 비해서 수평 방향으로 더 빨리 성장하도록 수평성장층(14)을 형성한 이후에 수평성장층(14) 위에 제2 버퍼층(17)을 형성함으로써, 베이스 기판(11) 위에 평탄하며 내부결함이 작은 a면 질화물층(18)을 형성할 수 있다. 특히 제1 버퍼층(13) 위의 수평성장층(14)과 제2 버퍼층(17) 사이에 복수의 구멍(16)을 갖는 질화실리콘층(15)을 형성한 이후에, 질화실리콘층(15)으로 노출된 구멍을 통하여 결정을 성장시킴으로써, 결정의 수평 방향으로의 성장을 촉진하여 평탄하면서 내부결함이 작은 a면 질화물층(18)을 형성할 수 있다.
이때 본 실시예에서는 S273 단계에서 질화실리콘층(15)을 형성할 때 수평성장층(14) 위에 형성하는 예를 개시하였지만 이에 한정되는 것은 아니다. 예컨대 질화실리콘층은 제1 버퍼층, 수평성장층 또는 제2 버퍼층의 계면 또는 내부에 형성될 수 있다. 즉 수평성장층 내부에 질화실리콘층을 형성할 수 있다. 먼저 제1 버퍼층 위에 제1 수평성장층을 성장시킨다. 다음으로 제1 수평성장층 위에 균일하게 복수의 구멍을 갖는 질화실리콘층을 형성한다. 그리고 질화실리콘층의 구멍으로 노출된 제1 수평성장층을 성장시켜 질화실리콘층을 덮는 제2 수평성장층을 성장시킨다.
또는 제2 버퍼층 내부에 질화실리콘층을 형성할 수 있다. 먼저 수평성장층 위에 제2-1 버퍼층을 성장시킨다. 다음으로 제2-1 버퍼층 위에 균일하게 복수의 구멍을 갖는 질화실리콘층을 형성한다. 그리고 질화실리콘층의 구멍으로 노출된 제2-1 버퍼층을 성장시켜 질화실리콘층을 덮는 제2-2 버퍼층을 성장시킨다.
바람직하게는 제1 버퍼층(13) 위의 수평성장층(14)과 제2 버퍼층(17) 사이에 질화실리콘층(15)을 형성하는 것이다. 한편으로 베이스 기판(11)의 r면에 a면 질화물층을 형성할 때, 질화실리콘층을 형성하지 않을 수도 있다.
상술한 바와 같이 본 발명의 다른 실시 예에 따르면, 베이스 기판(11) 상에 베이스 기판(11)과 굴절율이 다른 유전체를 이용하여 유전체 패턴(210)을 형성하는 것을 특징으로 한다. 그런 다음, 도 1 내지 도 7을 참조로 하는 실시 예와 동일한 방법으로 a면 질화물층(18)을 성장시켜 이종 기판(100)을 형성한다. 즉, 수평 성장률을 강화하여 a면 질화물층을 성장시킴으로써 평탄한 표면을 얻을 수 있다.
도 24는 본 발명의 다른 실시 예에 따라 이종 기판을 제작한 후 표면을 광학 현미경으로 관찰한 사진을 보인다. 보이는 바와 같이, 굴절율 차이로 인해 표면의 a면 질화물층과 그 아래에 베이스 기판(11) 위에 존재하는 유전체막 패턴(210)을 관찰 할 수 있다. 한편, 도 25는 본 발명의 다른 실시 예에 다른 제조 방법을 통해 제조된 이종 기판의 시편을 CL(Cathode Luminescence)로 관찰한 사진을 보인다. 보이는 바와 같이, 유전체막 패턴(210) 위의 a면 질화물층(18)의 품질이 매우 좋음을 알 수 있다.
일반적인 반도체 소자에서 발광 소자에서 빛을 더 잘나오게 하는 방법은 다음의 두가지가 있다. 즉, 베이스 기판 상에 패턴을 이용하여 ELOG(Epitaxial Lateral Over Growth, 또는, ELO, LEO, 및 PENDEO 등으로 칭하기도 한다.)를 형성하는 방법이 있으며, 빛의 경로차를 바꿔 줌으로써 빛을 더 나오게 하는 PSS(Patterned Sapphire Substrate) 방법이 있다. 그러나 ELOG를 형성하는 방법의 경우, 베이스 기판 상에 질화물층을 형성한 후, 패턴을 형성하고, 다시 질화물을 형성해야 한다. 즉, 결정성을 높이기 위해 반드시 재성장이 필요하다. 또한, PSS 방법의 경우 반드시 베이스 기판을 식각해야만 한다. 반면, 본 발명의 다른 실시예의 경우 베이스 기판(11)을 식각하지도 않으며, 베이스 기판(11) 상에 유전체막 패턴(210)을 형성하는 간단한 공정의 추가를 통해 더 많은 빛을 나오게 할 수 있다. 도 26은 micro-PL(Photo Luminescence)로 위치별 발광정도를 관찰한 결과를 나타내는 그래프이다. 개시된 바와 같이, 유전체 패턴 위에서 더 많은 빛이 나옴을 관찰 할 수 있다.
상술한 바와 같은 본 발명의 다른 실시예에 따른 질화물이 적층된 이종 기판은 LED(light emitting diode), LD(laser diode)와 같은 발광소자를 비롯하여 다양한 전자소자용 기판으로 사용될 수 있다.
예컨대, 도 27은 본 발명의 다른 실시예에 따른 질화물이 적층된 이종 기판(10)을 이용한 질화물계 반도체 소자(100)를 보여주는 단면도이다.
도 27은 본 발명의 다른 실시예에 따라 유전체막 패턴(210)이 형성된 이종 기판(10) 위에 반도체 소자(100)를 형성한 것을 보인다. 반도체 소자(100)는 이종 기판(10)의 a면 질화물층(18) 위에 제1 질화물층(20), 활성층(30) 및 제2 질화물층(40)이 순차적으로 적층된 구조를 갖는 LED이다. a면 질화물층(18)의 두께는 약 4㎛이다. 제1 질화물층(20)은 n타입의 도펀트를 포함하는 n타입의 반도체로서, n-GaN 계열의 Ⅲ-Ⅴ족 질화물계 화합물 반도체가 사용될 수 있다. 제1 질화물층(20)은 약 2㎛의 두께로 형성될 수 있다. 활성층(30)은 InGaN/GaN 4QWs로서 4nm/10nm의 두께로 제1 질화물층(20) 위에 형성될 수 있다. 그리고 제2 질화물층은 p타입의 도펀트를 포함하는 p타입의 반도체로서, p-GaN 계열의 Ⅲ-Ⅴ족 질화물계 화합물 반도체가 사용될 수 있다. 제2 질화물층(40)은 약 150nm의 두께로 형성될 수 있다.
본 실시예에서는 a면 질화물층(18) 위에 n타입의 제1 질화물층(20), 활성층(30) 및 p타입의 제2 질화물층(40)이 순차적으로 적층된 구조를 예시하였지만, 이에 한정되는 것은 아니다. 예컨대 질화물계 반도체 소자(100)는 a면 질화물층 위에 p타입의 제1 질화물층, 활성층 및 n타입의 제2 질화물층이 형성된 구조를 가질 수 있다.
도 28은 본 발명의 실시예에 따른 이종 기판 상에 형성된 반도체 소자를 설명하기 위한 도면이다.
도 13, 도 27 및 도 28을 참조하면, 도 13 및 도 27에서와 같이, 이종 기판(10), 제1 질화물층(20), 활성층(30) 및 제2 질화물층(40)이 순차로 적층된 구조에서, 제1 질화물층(20)의 일부가 노출되도록 제2 질화물층(40), 활성층(30) 및 제1 질화물층(20)을 식각한다. 그런 다음, 제1 질화물층(20) 및 제2 질화물층(40) 상에 각각 전극(400, 500)을 형성하여 발광 소자를 완성한다. 도 28은 도 13 또는 도 27과 같은 반도체 소자(100)에 전극들(400, 500)이 형성된 모습을 보인다. 각 전극(400, 500)은 제1 질화물층(20) 및 제2 질화물층(40)의 도핑에 따라, n형 및 p형 전극이 될 수 있다. 설명의 편의상, 제1 질화물층 및 제2 질화물층은 각각 n형 및 p형으로 도핑되었으며, 이에 따라, 도면 부호 400은 n형 전극이며, 도면 부호 500은 p형 전극이라고 가정한다. 하지만, 제1 질화물층(20) 및 제2 질화물층(40)의 도핑에 따라 그 반대가 될 수도 있다. 그리고 제1 질화물층에 접합하는 전극을 제1 전극이라 하고, 제2 질화물층에 접합하는 전극을 제2 전극이라 한다.
한편, 상술한 바와 같은 반도체 소자는 c면({0001}면) 상이 아닌 a면({11-20}면) 또는 m면({1-100}면) 상에 갈륨질소계 발광 소자를 형성하였으므로, 적층결함이 발생한다. 이러한 적층결함은 소자의 광출력을 저하시키고, 전류의 원활한 흐름을 방해하여 소자의 신뢰성을 저하시킨다. 즉, 기존 c면({0001}면) 상에 성장하는 갈륨질소계 발광 소자에는 많은 결함이 존재하여 소자의 광효율 저하 및 신뢰성에 부정적인 영향을 미치게 된다. 갈륨질소계 박막에 존재하는 결함에는 전파전위(threading dislocation)와 적층결함(stacking fault)이 있다. 제1 질화갈륨층(20) 및 제2 질화갈륨층(40)은 우르차이트(wurtzite) 구조를 갖지만, 적층결함(basal stacking fault)은 진크 블렌드(zinc blende) 구조를 갖는다. 따라서 적층결함은 에너지 간극(energy band gap)이 우르차이트 구조 보다 약간 작아서 우르차이트 질화갈륨(wurtzite GaN)과 적층결함 사이의 계면에 포텐셜 장벽(potential barrier)이 형성된다. 이러한 적층결함은 c면과 평행하게 성장하게 되기 때문에 기존의 갈륨질소계 발광 소자에는 큰 영향을 미치지 않는다. 하지만 일반적인 갈륨질소계 발광소자와 달리 도 13 및 도 27에서와 같이, 무분극(Non-polar) 또는 반분극 갈륨질소계 발광소자의 경우는 a면 또는 m면상에 성장하기 때문에 상술한 적층결함이 a면 또는 m면을 수직으로 통과하여 성장된다. 따라서 적층 결함은 무분극 또는 반분극 갈륨질소계 발광 소자의 광학적 및 전기적특성에 큰 영향을 미치게 된다.
c면이 아닌 a면 또는 m면 또는 반분극면 상에 성장하는 무분극(Non-polar) 또는 반분극 (Semi-polar) 갈륨질소계 발광 소자를 형성할 경우, 기존의 소자 제작방법을 무분극 및 반분극 갈륨질소계 발광 소자에 적용하게 되면, 적층 결함으로 인해 전류 퍼짐 현상에 문제를 일으켜 소자의 광출력을 저하시키고, 소자의 신뢰성을 부정적인 영향을 준다. 따라서 본 발명의 실시예에서는 무분극 및 반분극 갈륨질소계 발광 소자 제작하는 경우, 그 전극의 형성 패턴시 상술한 적층 결함을 고려한다.
도 29 및 도 30은 본 발명의 실시 예에 따른 전극 패턴을 설명하기 위한 도면이다.
도 29 및 도 30에 이종 기판(10) 상에 형성된 반도체 소자(100)의 평면도를 도시하였다. 도면 부호 300은 y축 방향으로 형성된 복수개의 줄 형태의 적층결함(basal stacking fault)을 나타내며, 도면 부호 400은 n형 전극, 도면 부호 500은 p형 전극을 각각 나타낸다.
적층결함(300)은 적층결함의 수직 방향(x축 방향)으로 캐리어의 이동을 방해하는 저항 성분으로 작용한다. 즉, 적층결함(300)은 c축({0001}축) 방향과 수직으로 성장하기 때문에 c축 방향으로 캐리어들의 흐름을 방해한다.
반도체 소자는 웨이퍼에서 복수개의 직사각형으로 절단하여 제조하며, 이 직사각형의 반도체 소자(일반적으로 200x500ㅅm2)를 도 29와 같이 y축과 평행하게 제작한 경우, x축으로 캐리어들이 이동 한다. 여기서, x축은 본 발명과 같이 무분극 이종 기판 상에 형성된 경우 c축에 해당한다. 하지만, x축과 수직으로 자라는 적층결함(300) 때문에 이동에 방해를 받아 저항이 매우 크게 된다. 반면, 도 30과 같이, y축으로 직사각형의 소자를 제작하면 캐리어들이 y축으로 이동할 수 있고, 적층결함(300)에 의한 방해를 받지 않아서 저항 성분이 추가적으로 발생하지 않는다. 또한, 제1 및 제2 질화물층(20, 40)은 우르차이트 구조를 갖지만, 적층결함(300)은 진크 블렌드 구조를 가지고 있어, 전자 유효 질량이 me*=0.17m0으로 우르차이트 구조의 GaN 대비 20% 정도 작다. 따라서 캐리어가 x축으로 이동하는 경우 저항성분으로 작용하지만, y축은 캐리어들이 이동할 수 있는 지름길이 될 수 있다. 따라서 본 발명의 실시 예에 따르면 캐리어들을 x축이 아닌, y축으로 이동할 수 있도록 전극 패턴을 형성한다.
도 28 및 도 29를 참조하면, n형 전극과 p형 전극(400, 500)이 서로 x축 및 y축을 기준으로 서로 대향하여 마주보도록 전극들(400, 500)을 패터닝한다.
이에 따라, 도 28과 같이, x축 방향으로 긴 직사각형 모양으로 반도체 소자를 형성하는 경우, 적층 결함(300)이 캐리어 이동을 방해하는 저항 성분으로 작용함에 따라, n형 전극과 p형 전극(400, 500)이 서로 y축을 기준으로 서로 대향하여 마주보도록 형성된 부분(410, 510)을 통해 캐리어들이 이동한다.
또한, 도 29와 같이, y축 방향으로 긴 직사각형 모양으로 반도체 소자를 형성하는 경우, 적층 결함(300)이 캐리어 이동을 방해하는 저항 성분으로 작용함에 따라, n형 전극과 p형 전극(400, 500)이 서로 y축을 기준으로 서로 대향하여 마주보도록 형성된 부분(420, 520)을 통해 캐리어들이 이동한다.
도 31은 도 29 및 도 30의 반도체 소자의 축방향에 따른 광출력의 차이를 나타낸 그래프이다.
여기서, 설명의 편의상 도 28의 반도체 소자를 x-LED라고 칭하고, 도 29의 반도체 소자를 y-LED라고 칭한다. 적층 결함(300)으로 인해 캐리어들의 이동거리가 x-LED가 y-LED 보다 짧음으로 x-LED와 같이 x축 방향으로 더 긴 직사각형으로 제작된 경우에 그 광출력이 더 향상됨을 알 수 있다. 따라서 도 28과 같이 x축 방향으로 더 긴 직사각형으로 반도체 소자를 제조함이 더 바람직하다.
도 32는 본 발명의 다른 실시 예에 따른 전극 패턴을 설명하기 위한 도면이다.
도 32에 이종 기판(10) 상에 형성된 반도체 소자(100)의 평면도를 도시하였다. 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 전극 패턴은 n형 전극(400)이 p형 전극(500)을 둘러싸도록 형성한다. 또한, p형 전극(500)을 x축 방향으로 길게 형성한다. 따라서 적층결함(300)에 의해 x축 방향으로의 캐리어의 이동은 방해 받지만, y축 방향으로 캐리어들이 무리 없이 이동할 수 있다. 이와 같이, 원활한 전류 퍼짐 현상(Current spreading)을 위하여, n형 전극(400)을 p형 전극(500)의 양쪽 면에 놓이게 하여, 더욱더 효과적으로 전류를 인가할 수 있도록 한다.
상술한 바와 같이, 본 발명의 따라 무분극 발광 소자의 경우, x축 방향의 직사각형으로 반도체 소자를 제작하여 전류 흐름을 원활하게 하여 n형 전극(400)에서의 면저항을 낮출 수 있다. 또한 n형 전극이 p형 전극을 둘러싸는 구조로 전극을 패턴닝함으로써, 효과적으로 전자들을 인가하여 발광소자의 광출력을 향상시키는데 도움이 된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
11 : 베이스 기판 12 : 결정성장핵층
13 : 제1 버퍼층 14 : 수평성장층
15 : 질화실리콘층 16 : 구멍
17 : 제1 버퍼층 18 : a면 질화물층
10 : 이종 기판 20 : 제1 질화물층
30 : 활성층 40 : 제2 질화물층
100 : 질화물 반도체 소자 200 : 유전체막
210 : 유전체막 패턴 300 : 적층결함
400 : n형 전극 500 : p형 전극

Claims (27)

  1. 무극성 또는 반극성면 중에 하나를 갖는 베이스 기판;
    상기 베이스 기판과 다른 굴절율을 가지며 상기 베이스 기판 면에 형성되는 유전체막 패턴;
    상기 유전체막 패턴이 형성된 베이스 기판의 면에 형성된 질화물계 결정성장핵층;
    상기 결정성장핵층 위에 성장되며, 수평 방향에 비해서 수직 방향으로 더 빨리 성장된 제1 버퍼층;
    상기 제1 버퍼층 위에 성장되며, 수직 방향에 비해서 수평 방향으로 더 빨리 성장된 수평성장층;
    상기 수평성장층 위에 성장된 제2 버퍼층;
    을 포함하는 것을 특징으로 하는 질화물이 적층된 이종 기판.
  2. 제1항에 있어서,
    상기 유전체막 패턴은 SiO2 및 SiN 중 어느 하나임을 특징으로 하는 질화물이 적층된 이종 기판.
  3. 제1항에 있어서,
    상기 제1 버퍼층, 상기 수평성장층 또는 상기 제2 버퍼층의 계면 또는 내부에 형성되며, 균일하게 복수의 구멍이 형성된 적어도 하나의 질화실리콘(SiNx)층;을 더 포함하며,
    상기 질화실리콘층의 구멍을 통하여 상기 질화실리콘층 아래의 결정이 성장하여 상기 질화실리콘층 위를 덮는 것을 특징으로 하는 질화물이 적층된 이종 기판.
  4. 제3항에 있어서, 상기 질화실리콘층은,
    상기 제1 버퍼층 위에 상기 수평성장층과 상기 제2 버퍼층 사이에 형성된 것을 특징으로 하는 질화물이 적층된 이종 기판.
  5. 제4항에 있어서, 상기 베이스 기판은,
    사파이어 기판인 것을 특징으로 하는 질화물이 적층된 이종 기판.
  6. 제5항에 있어서, 상기 무극성 또는 반성극면은,
    a면, r면 또는 m면 중에 하나인 것을 특징으로 하는 질화물이 적층된 이종 기판.
  7. 제6항에 있어서, 상기 질화물계 결정성장핵층은,
    무극성 또는 반극성을 갖는 질화물계 단결정인 것을 특징으로 하는 질화물이 적층된 이종 기판.
  8. 제7항에 있어서, 상기 질화물계 결정성장핵층은,
    GaN, AlxGa1-xN, InxGa1-yN(0<x,y<1) 중에 하나인 것을 특징으로 하는 질화물이 적층된 이종 기판.
  9. 제8항에 있어서, 상기 질화물계 결정성장핵층은,
    450~1300℃, 30~760 torr의 질소나 수소분위기, V/Ⅲ의 비가 50~3000에서 성장시킨 것을 특징으로 하는 질화물이 적층된 이종 기판.
  10. 제9항에 있어서, 상기 제1 버퍼층은,
    V/Ⅲ의 비가 50~2000, 450~1300℃ 및 100~760 torr에서 성장시킨 것을 특징으로 하는 질화물이 적층된 이종 기판.
  11. 제10항에 있어서, 상기 수평성장층은,
    V/Ⅲ의 비가 2~1000, 800~1500℃ 및 10~300 torr에서 성장시킨 것을 특징으로 하는 질화물이 적층된 이종 기판.
  12. 제11항에 있어서, 제2 버퍼층은,
    V/Ⅲ의 비가 50~2000, 450~1300℃ 및 30~760 torr에서 성장시킨 것을 특징으로 하는 질화물이 적층된 이종 기판.
  13. 제12항에 있어서, 상기 질화물계 결정성장핵층은,
    5~700nm의 두께를 갖는 것을 특징으로 하는 질화물이 적층된 이종 기판.
  14. 제1항 내지 제13항 중 어느 한 항에 따른 질화물이 적층된 이종 기판;
    상기 제2 버퍼층 위에 형성된 n타입 또는 p타입 중의 하나의 제1 질화물층;
    상기 제1 질화물층 위에 형성된 활성층;
    상기 활성층 위에 형성되며 상기 제1 질화물층과 반대되는 타입의 제2 질화물층;을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  15. 제14항에 있어서,
    상기 제1 질화물층에 접합하는 제1 전극, 및
    상기 제2 질화물층에 접합하는 제2 전극을 더 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  16. 제15항에 있어서, 상기 제1 전극 및 상기 제2 전극은
    c축의 수직 방향으로 서로 대향하여 형성되는 것을 특징으로 하는 질화물계 반도체 소자.
  17. 제15항에 있어서, 상기 제1 전극 및 상기 제2 전극은
    상기 제1 전극 및 상기 제2 전극 중 어느 일 전극이 타 전극을 둘러싸도록 형성되는 것을 특징으로 하는 질화물계 반도체 소자.
  18. 무극성 또는 반극성면 중에 하나를 갖는 베이스 기판을 준비하는 준비 단계;
    상기 베이스 기판과 다른 굴절율을 가지는 유전체막 패턴을 상기 베이스 기판 상면에 형성하는 유전체막 패턴 형성 단계;
    상기 유전체막 패턴이 형성된 베이스 기판의 면에 질화물계 결정성장핵층을 형성하는 결정성장핵층 형성 단계;
    상기 결정성장핵층 위에 제1 버퍼층을 성장시키되, 수평 방향에 비해서 수직 방향으로 더 빨리 성장시키는 제1 버퍼층 성장 단계;
    상기 제1 버퍼층 위에 수평성장층을 성장시키되, 수직 방향에 비해서 수평 방향으로 더 빨리 성장시키는 수평성장층 성장 단계;
    상기 수평성장층 위에 제2 버퍼층을 성장시키는 제2 버퍼층 성장 단계;
    을 포함하는 것을 특징으로 하는 질화물이 적층된 이종 기판의 제조 방법.
  19. 제18항에 있어서,
    상기 유전체막 패턴은 SiO2 및 SiN 중 어느 하나임을 특징으로 하는 질화물이 적층된 이종 기판의 제조 방법.
  20. 제18항에 있어서,
    상기 베이스 기판은 사파이어 기판이고, 상기 무극성 또는 반성극면은 a면, r면 또는 m면 중에 하나인 것을 특징으로 하는 질화물이 적층된 이종 기판의 제조 방법.
  21. 제18항에 있어서, 상기 수평성장층 성장 단계는,
    상기 제1 버퍼층 위에 상기 제1 수평성장층을 성장시키는 단계;
    상기 제1 수평성장층 위에 복수의 구멍을 갖는 질화실리콘층을 형성하는 단계;
    상기 질화실리콘층의 구멍으로 노출된 상기 제1 수평성장층을 성장시켜 상기 질화실리콘층을 덮는 제2 수평성장층을 성장시키는 단계;
    를 포함하는 것을 특징으로 하는 질화물이 적층된 이종 기판의 제조 방법.
  22. 제21항에 있어서, 상기 제2 버퍼층 성장 단계는,
    상기 질화실리콘층 위에 제2-1 버퍼층을 성장시키는 단계;
    상기 제2-1 버퍼층 위에 복수의 구멍을 갖는 질화실리콘층을 형성하는 단계;
    상기 질화실리콘층의 구멍으로 노출된 상기 제2-1 버퍼층을 성장시켜 상기 질화실리콘층을 덮는 제2-2 버퍼층을 성장시키는 단계;
    를 포함하는 것을 특징으로 하는 질화물이 적층된 이종 기판의 제조 방법.
  23. 제18항에 있어서, 상기 수평성장층 형성 단계 이후에 수행되는,
    상기 수평성장층 위에 복수의 구멍을 갖는 질화실리콘층을 형성하는 질화실리콘층 형성 단계;를 더 포함하며,
    상기 제2 버퍼층 성장 단계에서 상기 질화실리콘층의 구멍으로 노출된 상기 제2 버퍼층을 성장시켜 상기 질화실리콘층을 덮는 상기 제2 버퍼층을 성장시키는 것을 특징으로 하는 질화물이 적층된 이종 기판의 제조 방법.
  24. 제18항 내지 제23항 중 어느 한 항에 따라 질화물이 적층된 이종 기판을 제조 하는 단계;
    상기 제2 버퍼층 위에 n타입 또는 p타입 중 어느 하나의 타입을 가지는 제1 질화물층을 형성하는 제1 질화물층 형성 단계;
    상기 제1 질화물층 위에 활성층을 형성하는 활성층 형성 단계;
    상기 활성층 위에 상기 제1 질화물층과 반대되는 타입의 제2 질화물층;을 형성하는 제2 질화물층 형성 단계;를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  25. 제24항에 있어서,
    상기 제1 및 제2 질화물층 위에 상기 제1 및 제2 질화물층 각각에 접합하도록 제1 전극 및 제2 전극을 형성하는 전극 형성 단계;를 더 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  26. 제25항에 있어서, 상기 전극 형성 단계는
    상기 제1 전극 및 상기 제2 전극을 c축의 수직 방향으로 서로 대향하도록 형성하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  27. 제25항에 있어서, 상기 전극 형성 단계는
    상기 제1 전극 및 상기 제2 전극 중 어느 일 전극이 타 전극을 둘러싸도록 형성하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101407698B1 (ko) * 2012-12-28 2014-06-16 한국광기술원 질화물계 반도체 소자 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164929A (ja) 1998-11-26 2000-06-16 Sony Corp 半導体薄膜と半導体素子と半導体装置とこれらの製造方法
KR20070093691A (ko) * 2006-03-15 2007-09-19 서울옵토디바이스주식회사 개선된 버퍼층을 사용하여 발광 다이오드를 제조하는 방법및 그것에 의해 제조된 발광 다이오드

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164929A (ja) 1998-11-26 2000-06-16 Sony Corp 半導体薄膜と半導体素子と半導体装置とこれらの製造方法
KR20070093691A (ko) * 2006-03-15 2007-09-19 서울옵토디바이스주식회사 개선된 버퍼층을 사용하여 발광 다이오드를 제조하는 방법및 그것에 의해 제조된 발광 다이오드

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150097182A (ko) * 2014-02-18 2015-08-26 엘지전자 주식회사 무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물 반도체 발광 소자
KR102140741B1 (ko) * 2014-02-18 2020-08-03 엘지전자 주식회사 무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물 반도체 발광 소자

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