KR101246832B1 - 무극성 또는 반극성 iii족 질화물 기반 발광 다이오드 및 이의 제조방법 - Google Patents

무극성 또는 반극성 iii족 질화물 기반 발광 다이오드 및 이의 제조방법 Download PDF

Info

Publication number
KR101246832B1
KR101246832B1 KR1020110014510A KR20110014510A KR101246832B1 KR 101246832 B1 KR101246832 B1 KR 101246832B1 KR 1020110014510 A KR1020110014510 A KR 1020110014510A KR 20110014510 A KR20110014510 A KR 20110014510A KR 101246832 B1 KR101246832 B1 KR 101246832B1
Authority
KR
South Korea
Prior art keywords
group iii
layer
iii nitride
semipolar
nonpolar
Prior art date
Application number
KR1020110014510A
Other languages
English (en)
Other versions
KR20120095080A (ko
Inventor
주진우
전대우
이승재
백종협
이상헌
탁 정
Original Assignee
한국광기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국광기술원 filed Critical 한국광기술원
Priority to KR1020110014510A priority Critical patent/KR101246832B1/ko
Publication of KR20120095080A publication Critical patent/KR20120095080A/ko
Application granted granted Critical
Publication of KR101246832B1 publication Critical patent/KR101246832B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091Scattering means in or on the semiconductor body or semiconductor body package

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

본 발명의 구체예에 개시된 무극성 또는 반극성 III족 질화물 기반 LED는 극성 질화물 성장에 의한 문제점을 완화하고 결함을 감소함으로써 내부양자효율을 개선할 수 있으며, 더 나아가 종래 기술에 비하여 넓은 면적에 걸친 조도를 캐비티 내에 형성하여 광 추출 효율을 증가시킴으로써 보다 개선된 성능을 갖는다.

Description

무극성 또는 반극성 III족 질화물 기반 발광 다이오드 및 이의 제조방법{Non-polar or Semi-polar Group III-Nitride Based Light Emitting Diode and Fabrication Method Thereof}
본 발명은 무극성(non-polar) 또는 반극성(semi-polar) III족 질화물 기반 발광 다이오드(LED)에 관한 것이다. 보다 구체적으로, 본 발명은 양자효율이 향상된 무극성 또는 반극성 III족 질화물 기반 LED 및 이에 조도(roughness) 형성에 따른 광 추출 효율을 증가시킨 무극성 또는 반극성 III족 질화물 기반 LED에 관한 것이다.
반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있는 등 광전자 디바이스에 적합한 특성을 보유하고 있어 이를 이용한 발광 소자는 평판디스플레이 장치, 광통신 등의 다양한 분야에서 응용되고 있다.
이러한 디바이스는 통상적으로 상에 기판 상에 분자빔 에피탁시(MBE), MOCVD(metalorganic chemical vapor deposition), HVPE(hydride vapor phase epitaxy) 등의 성장 방식에 의하여 박막 형태로 성장된다.
그러나, GaN로 대표되는 III족 질화물을 기반으로 하는 반도체는 통상적으로 c-면(c-plane) 기판(예를 들면, 사파이어 기판)을 사용하여 (0001) 면 위에 소자 구조를 제작하게 되는데, 이 경우 성장 방향 (0001)으로 자발 분극(spontaneous polarization)이 형성된다. 특히, 대표적인 InGaN/GaN의 양자우물 구조를 갖는 LED는 (0001)면에 구조를 성장할 경우 양자우물구조에 격자 부정합 등에 기인하는 내부 스트레인(strain)이 발생하고 이에 따른 압전기장(piezoelectric fields)에 의하여 양자 구속 스타크 효과(quantum-confined Stark effect; QCSE)가 야기되므로 내부 양자 효율을 높이는데 한계가 존재한다.
이러한 현상을 구체적으로 설명하면, III족 질화물, 특히 GaN 및 이의 합금(예를 들면, InN 및/또는 AlN과의 합금)은 육각형 우르차이트 구조(hexagonal Wㆌrtzite structure)에서 가장 안정한데, 상기 결정 구조는 결정이 서로에 대하여 120° 회전되며, c-축에 대하여 모두 수직인 2 또는 3 개의 균등한 기저면 축(basal plane axes)으로 표시된다.
상기 우르차이트 결정 구조 내의 III족 원소 및 질소 원자 위치에 의하여 c-축과 수직으로 놓여있는 임의의 면은 오직 한 가지 타입의 원자만을 함유하게 된다. c-축으로 진행함에 따라, 각각의 면은 한 가지 타입의 원자(III족 원소 또는 질소)만을 함유할 수 있다. 이때, 전하 중성을 유지하기 위하여, 예를 들면, GaN 결정은 오직 질소 원자만을 함유하는 N-면(N-face), 그리고 오직 Ga 원자만을 함유하는 Ga-면(Ga-face)이 각각의 말단에 위치한다. 그 결과, III족 질화물 결정은 c-축을 따라 극성을 나타낸다. 이와 같은 자발적 분극은 벌크 물성으로서 결정의 구조 및 조성에 의존한다. 상술한 특성으로 인하여, 대부분의 GaN계 디바이스는 극성 c-축에 평행한 방향으로 성장하게 된다. 또한, 이종접합 구조를 형성할 때 III족 질화물 간의 큰 격자상수의 차이, 같은 c축 배향성을 갖는 특성으로 인한 응력이 발생하여 압전분극(piezoelectric polarization) 현상 역시 함께 야기된다.
이처럼, III족 질화물계 광전자 및 전자 소자들 내의 통상적인 c-면 양자우물 구조는 압전 분극 및 자발적 분극 현상으로 유발된 정전기장(electrostatic field)은 양자우물 구조의 에너지 밴드 구조를 변화시켜 이에 따른 전자와 정공의 분포를 왜곡시키는 바, 이러한 전계에 의한 전자와 정공의 공간적 분리를 양자 구속 스타크 효과라 하며, 내부양자효율을 저하시키고 발광 스펙트럼의 적색 전이(red shift) 현상 등을 유발하게 된다.
상술한 문제점을 완화하기 위하여. 예를 들면 무극성(non-polar) 또는 반극성(semi-polar) III족 질화물을 성장시키는 방안이 제시되고 있다. 이와 같이 얻어진 무극성 또는 반극성 면은 동일한 수의 III족 원자 및 질소 원자를 함유하므로 전하 중성을 나타내는데, 그 결과 전체 결정은 성장방향으로 분극되지 않는다. 그러나, 이종 기판 상에서 성장하는 비극성 III족 질화물 결정은 높은 결함밀도를 나타내어 양자효율을 감소시키는 문제점을 초래한다. 따라서, 최근에는 호모에피탁시 특성을 구현하기 위하여, III족 질화물 기판 상에 LED 구조를 형성하는 기술에 관한 연구가 진행되고 있다.
한편, 광 효율인 외부양자효율은 내부양자효율과 광 추출효율의 곱에 의하여 결정된다. 내부양자효율은 질화물 반도체의 품질 및 전류주입 효율에 의해서 결정된다. 그러나, 동일한 내부양자효율을 갖는 LED를 제작하는 경우에도 외부로 광을 방출하는 능력은 광 추출효율에 따라 달라질 수 있다. 즉, LED 구조 내부의 활성층으로부터 발생된 광이 외부로 방출될 때, 질화갈륨(굴절률=2.4)과 공기(굴절률=1)와의 굴절률(refractive index) 차이로 인하여 광이 방출될 수 있는 임계각(critical angle)이 감소하여 내부 전반사에 의한 광 손실이 발생하게 되며, 임계각 밖으로 입사하는 광은 소자 내부에서 흡수될 때까지 계속 전반사 되어 소자의 발열 현상을 야기한다.
또한, LED에서 광 추출 효율 개선에 있어서 문제점 중 하나는 칩 내부의 활성층으로부터 발생된 광이 주변층의 굴절률 차이에 의하여 전반사되어 빛이 다반사하며 진행하는 동안 흡수 소멸되는 현상을 들 수 있다. 예를 들면, 사파이어 기판과의 경계에서도 전반사가 발생하며, 질화물 반도체 층(구체적으로, GaN 층)으로부터 외부로 광이 방출하는 경우에도 전반사가 일어난다.
이처럼, 질화물이 이러한 외부의 물질들 보다 굴절률이 상대적으로 크기 때문에 내부에서 생성된 빛이 외부로 빠져나가기 위한 임계각은 약 23°(GaN/공기), 그리고 약 45°(GaN/사파이어)이다.
그 결과, LED의 광 추출효율이 저하되는 현상이 야기되어 LED의 광 효율이 감소한다. 이러한 문제점을 완화시키기 위하여, 플립칩(flip chip) 구조, 표면 요철형성(surface texturing), 요철이 형성된 사파이어 기판(patterned sapphire substrate: PSS), 광 결정(photonic crystal) 기술, 반사방지막(anti-reflection layer) 구조 관련 기술이 개발되고 있다. 이중에서도, 표면 요철 형성 기술의 경우, 수직형 칩의 n-GaN 층에 대하여도 적용되고 있다..
상기 언급된 기술이 내부 전반사에 의한 광 추출 효율을 높이는데 기여하는 것은 사실이나, 여전히 개선할 점이 존재한다. 특히, 표면 요철 형성 기술의 경우, 요철을 형성하는 표면의 면적이 제한적이기 때문에 여전히 광 추출 효율을 개선하는데 한계가 있다.
따라서, 내부양자 효율 및 광 추출 효율을 모두 증가시킴으로써 개선된 광 효율을 나타내는 III족 질화물 기반 LED 및 이의 제조방법이 요구되고 있다.
따라서, 본 발명의 구체예에서는 에피탁시 층의 극성 및 결함으로부터 야기되는 광 효율 저하 현상이 저감된 III족 질화물 기반 LED 및 이의 제조방법을 제공하고자 한다.
본 발명의 구체예에서는 내부양자효율 및 광 추출 효율을 모두 증가시켜 광 효율이 개선된 III족 질화물 기반 LED 및 이의 제조방법을 제공하고자 한다.
본 발명의 일 면(aspect)에 따르면,
무극성 또는 반극성 에피탁시층의 성장 표면을 갖는 기판;
상기 기판 상에 성장된 제1 III족 질화물 층;
상기 제1 III족 질화물 층 상에 측면 성장(lateral growth) 방식에 의하여 성장되고, 1 또는 2 이상의 캐비티가 내부에 형성된 제2 III족 질화물 층; 및
상기 제2 III족 질화물 층 상에 성장된 발광 다이오드 구조;
를 포함하고,
상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타내는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드가 제공된다.
본 발명의 제2 면에 따르면,
무극성 또는 반극성 에피탁시층의 성장 표면을 제공하도록 이방성 에칭처리된 실리콘(Si) 기판;
b) 상기 에칭된 실리콘 기판 상에 성장되고, 1 또는 2 이상의 캐비티가 내부에 형성된 III족 질화물 층; 및
c) 상기 III족 질화물 층 상에 성장된 발광 다이오드 구조;
를 포함하고,
상기 무극성 또는 반극성 에피탁시층의 성장 표면은 (111) 파셋(facet)을 갖고, 그리고 상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타내는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드가 제공된다.
본 발명의 바람직한 구체예에 따르면, 상기 캐비티의 내면에 조도(roughness)가 추가적으로 형성될 수 있다.
본 발명의 제3 면에 따르면,
a) 무극성 또는 반극성 에피탁시층의 성장 표면을 갖는 기판 상에 제1 III족 질화물 층을 성장시키는 단계;
b) 1 또는 2 이상의 캐비티가 내부에 형성된 제2 III족 질화물 층을 측면 성장 방식에 의하여 상기 제1 III족 질화물 층 상에 성장시키는 단계로서, 상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타냄; 및
c) 상기 제2 III족 질화물 층 상에 발광다이오드 구조를 성장시키는 단계;
를 포함하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법이 제공된다.
본 발명의 제4 면에 따르면,
a) 실리콘(Si) 기판 상에 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하도록 이방성 에칭(anisotropic etching)을 수행하는 단계;
b) 상기 에칭된 실리콘 기판 상에 1 또는 2 이상의 캐비티를 형성하면서 III족 질화물 층을 성장시키는 단계로서, 상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타냄; 및
c) 상기 단계 b)에서 성장된 III족 질화물 층 상에 발광다이오드 구조를 성장시키는 단계;
를 포함하며,
상기 무극성 또는 반극성 에피탁시층의 성장 표면은 (111) 파셋(facet)을 갖는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법이 제공된다.
본 발명의 바람직한 구체예에 따르면, d) 화학적 에칭을 수행하여 상기 캐비티 내면에 조도를 형성하는 단계를 더 포함할 수 있다.
본 발명의 구체예에 따라 제조되는 무극성 또는 반극성 III족 질화물 발광 다이오드는 극성 질화물 성장에 의한 문제점을 완화하고 결함을 감소함으로써 내부양자효율을을 개선할 수 있으며, 더 나아가 종래 기술에 비하여 넓은 면적에 걸친 조도를 캐비티 내에 형성하여 광 추출 효율을 증가시킴으로써 보다 개선된 성능의 발광 다이오드를 제공할 수 있는 장점을 갖는다.
도 1(a)는 GaN의 결정 구조의 무극성 면(a-plane 및 m-plane)을 도시하는 도면이고;
도 1(b)는 GaN의 결정 구조에 있어서, 반극성 면(semi-polar plane)을 도시하는 도면이고;
도 2는 본 발명에 따른 일 구체예에 있어서 기판 상에 제1 III족 질화물 층(주형)이 형성된 상태를 도시하는 단면이고;
도 3은 본 발명에 따른 일 구체예에 있어서 제1 III족 질화물 층 상에 마스크 패턴(스트라이프 패턴)을 형성하는 과정을 도시하는 단면이고;
도 4는 본 발명에 따른 일 구체예에 있어서, 제1 III족 질화물 층 상에 측면 성장(또는 과성장) 방식에 의하여 재성장된 제2 III족 질화물 층이 형성된 것을 도시하는 단면이고;
도 5는 본 발명에 따른 일 구체예에 있어서, 제2 III족 질화물 층 상에 발광 다이오드 구조가 형성된 단면을 도시하는 단면이고;
도 6은 본 발명의 다른 구체예에 있어서 제2 III족 질화물 층의 캐비티 내면에 조도가 형성된 상태를 도시하는 단면이고;
도 7은 본 발명의 다른 구체예에 따라, 실리콘 기판 상에 캐비티가 형성된 무극성 또는 반극성 III족 질화물 층이 형성되고, 이를 주형으로 하여 상측에 발광 다이오드 구조가 형성된 상태를 개략적으로 도시하는 단면이고;
도 8은 본 발명의 실시예 1에서 성장된 제2 GaN 층의 단면을 나타내는 SEM 사진이고;
도 9a 및 9b는 본 발명의 실시예 1에서 LED 구조가 형성된 LED 웨이퍼에 대한 XRD 측정 결과를 나타내는 그래프이고; 그리고
도 10은 본 발명의 실시예 2에 따라 실시예 1에서 제조된 샘플에 대한 에칭 처리 후 캐비티 내면에 조도가 형성된 상태를 보여주는 SEM 사진이다.
본 발명은 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 의하여 적절히 이해될 수 있다.
본 명세서에 있어서, "상에" 및 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용되는 것으로서, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수 있는 것으로 이해될 수 있다. 이와 유사하게, "하측에", "하부에", "아래에" 및 "사이에"라는 표현 역시 위치에 대한 상대적 개념으로 파악될 수 있을 것이다.
본 명세서에 있어서, "III족 질화물"은 주기율표 상의 III족 원소와 질소에 의하여 형성된 반도체 화합물을 의미할 수 있다. 이러한 III족 원소의 예로서, 알루미늄(Al), 갈륨(Ga), 인듐(In) 등을 예시할 수 있고, 이들의 단독 또는 2 이상의 조합을 포함할 수 있다. 따라서, GaN, AlN, InN, AlGaN, AlInN, GaInN, AlInGaN 등을 포함하는 개념으로 이해할 수 있다. 이를 일반화하면, 상기 III족 질화물은 예시적으로 하기 일반식 1로 표시 가능하다.
[일반식 1]
AlxInyGa1-x-yN
상기에서 0≤x≤1, 0≤y≤1, 및 0≤x+y≤1임.
본 명세서에서, "III족 질화물 기반 LED"라는 용어는 LED를 구성하는 각각의 층이 III족 질화물 재질로 구성된 경우뿐만 아니라, III족 질화물 층 상에, 예를 들면, III-V 또는 II-VI 재질의 LED 구조를 형성 또는 성장시킨 경우도 모두 포함하는 것으로 이해될 수 있다.
본 명세서에서, "측면 성장" 또는 "측면 과성장"이라는 용어는 측면 에피탁시 과성장(LEO, ELO 또는 ELOG), PENDEO 에피탁시 등을 포함하는 개념이며, 수직 성장보다는 측면 성장을 보다 용이하게 함으로써 결함 또는 전위(dislocation)가 층 표면에 수직인 방향으로 전파되는 것을 억제할 수 있도록 하는 공정이다. 이러한 공정은 통상 MOCVD 등에 의한 c-면 GaN 성장시 결함 또는 전위를 감소시키기 위한 목적으로 당업계에서 알려져 있다.
"무극성"이라는 용어는 c-축에 대하여 수직인 결정 방향(예를 들면, a-면 및 m-면)을 갖는 것을 의미하는 바, III족 질화물 결정 구조의 무극성 면(plane)은 도 1(a)에서와 같이 도시할 수 있다.
"반극성"이라는 용어는 (0001) 또는 (000-1)에 대하여 0 내지 90° 사이의 결정 방향을 갖는 것을 의미한다. 이때, "반극성 면"은 육방 단위(hexagonal unit) 셀을 대각선 방향으로(diagonally) 가로질러 연장되고, c-축과는 90° 이외의 각을 형성한다. 특히, 극성(0001) 층과 비교하면, 극성 벡터가 성장 방향에 대하여 기울어져 있기 때문에 극성에 의한 영향이 감소하게 된다.
III족 질화물 내에서 일반적으로 관찰되는 반극성 면(plane)으로 (11-22), (1-101), (10-11), (10-13), (10-12), (20-21), (10-14) 등을 예시할 수 있으며, 다만 본 발명이 상기 구체적인 값으로 한정되는 것은 아니다. 이러한 반극성 면은 도 1(b)와 같이 나타낼 수 있는 바, 예를 들면 (11-22) 방향의 반극성 GaN의 경우, (0002) 면과 약 58° 기울어져 존재한다.
본 명세서에 있어서, "제1 도전형 반도체" 및 "제2 도전형 반도체" 각각은 "n-형" 또는 "p-형"을 의미할 수 있으며, 전형적으로는 상호 반대되는 도전 특성을 갖는다. 이때, 제1 도전형 반도체로서 의도하지 않은 도핑이 된(unintentionally doped) GaN와 같은 반도체도 가능하다. 예를 들면, 상기 제1 도전형 반도체가 상대적으로 하측에 위치하는 경우(즉, 하부 도전형 반도체 영역인 경우)에는 p-형(또는 n-형) 반도체일 수 있는 한편, 상기 제2 도전형 반도체(즉, 상부 도전형 반도체 영역)는 n-형(또는 p-형) 반도체일 수 있다.
도 2는 본 발명에 따른 일 구체예에 있어서 기판 상에 제1 III족 질화물 층(주형)이 형성된 상태를 도시하는 도면이다.
본 구체예에 있어서, 제1 III족 질화물 층은 무극성 또는 반극성 층, 바람직하게는 반극성 층을 의미할 수 있다. 이때, 제1 III족 질화물 층은 극성이 아닌 무극성 또는 반극성 특성을 나타내며, 후속적으로 성장되는 III족 질화물 층에 대한 일종의 주형(template)으로 작용하게 된다.
상기 도면에 따르면, 먼저 기판(101) 상에 제1 III족 질화물의 에피탁시 층(102)을 성장시킨다. 이때, 기판(101)으로서 무극성 또는 반극성 III족 질화물 층의 성장에 적합한 기판이라면 특별한 제한 없이 사용할 수 있다. 이러한 기판은, 광의로는 a-면(a-plane), r-면(r-plane) 또는 m-면(m-plane)과 같은 대칭적으로 동등한(symmetry-equivalent) 면을 포함할 수 있다.
또한, 무극성 III족 질화물 층의 제조를 위하여는 r-면 기판을, 그리고 반극성 III족 질화물 층의 제조를 위하여는 m-면 기판(예를 들면, (1-100)의 면 방향(orientation)은 가짐)을 사용하는 것이 바람직할 수 있다.
이와 관련하여, 기판의 재질로서, 사파이어, 실리콘 카바이드(SiC), 리튬 알루미네이트, 스피넬 등을 예시할 수 있으며, 경우에 따라서는 III족 질화물 또는 이의 합금(alloy) 재질(예를 들면, 질화갈륨(GaN), 질화알루미늄(AlN) 등)을 사용할 수도 있다.
본 발명의 예시적인 구체예에 따르면, 기판으로서 반극성을 구현하기 위하여 m-면 사파이어 기판을 사용하는 것이 바람직할 수 있다. 이러한 기판(101) 상에 질화물 층을 형성하기에 앞서, 선택적으로 반응 영역 내 잔여 산소의 제거, 수소, 및/또는 질소를 이용하여 반응 영역을 어닐링 또는 열처리(고온, 예를 들면, 성장 온도까지)하는 단계 등을 수행할 수 있다. 또한, 예를 들면 사파이어 기판 등의 경우, 무수 암모니아 등을 이용하여 기판 표면을 질화(nitridation)하는 단계도 포함할 수 있다.
본 발명의 변형예에 있어서, 상기 기판(101) 상에 제1 III족 질화물 층(102)을 성장시키기에 앞서 중간층 또는 버퍼층(도시되지 않음)을 형성할 수 있다. 이러한 중간층은 보다 양호한 III족 질화물 층(102)의 물성을 얻기 위하여 선택적으로 도입될 수 있는 바, 예시적인 재질은 AlN, AlGaN 등의 III-V족 화합물뿐만 아니라 비극성, 특히 반극성 III족 질화물 층의 성장을 촉진하는데 적합한 다른 재질일 수도 있다. 이와 같이 중간층 상에 III족 질화물 층을 성장시킬 경우, 이종 기판 상에 직접 성장시킬 경우에 비하여 계면 에너지가 감소하기 때문에 높은 밀도의 핵 생성이 가능하게 되고, 또한 측면 성장(lateral growth)의 촉진으로 인하여 평면성장을 촉진하는 장점이 있어, 격자 부정합을 일정 정도 완화시킬 수 있다. 이때, MOCVD, HVPE 등과 같이 당업계에서 알려진 증착(deposition) 또는 층 성장(epitaxial growth) 기술이 활용 가능하다.
이와 같이 선택적으로 도입되는 중간층의 치수는 특별히 한정되는 것은 아니지만, 적어도 약 10 내지 50 nm 범위일 수 있다. 또한, 상기 중간층 형성을 위하여 예를 들면 상압 조건에서 약 550 내지 750 ℃ 로 공정 조건을 조절할 수 있는 바, 이는 예시적인 의미로 이해되어야 하며 본 발명이 상기 수치범위로 한정되는 것이 아님은 명백하다.
상기 구체예에 있어서, 통상의 층 성장 기술, 예를 들면 MOCVD, HVPE, MBE 등을 이용하여 기판(또는 기판 상의 중간층)에 무극성 또는 반극성 III족 질화물 층을 형성할 수 있는 바, 일 예에서는 보다 양호한 품질의 주형(template)을 확보하기 위하여 MOCVD를 이용하는 것이 바람직할 수 있다.
본 발명의 특정 구체예에 있어서, 상기 제1 III족 질화물 층(102)은, 구체적으로 약 1 내지 10 ㎛, 보다 구체적으로 약 2 내지 5 ㎛ 범위의 두께로 형성될 수 있다. 이와 같이 제1 III족 질화물 층(102)을 형성하기 위하여, 예를 들면 약 800 내지 1100 ℃의 온도 및 약 200 내지 500 torr의 압력 조건 하에서 약 60 내지 300 분 동안 성장 반응을 수행할 수 있다. 상기 구체적인 성장 조건은 예시적 목적으로 기재된 것이며, 기판 등의 사이즈 등에 따라 변경될 수 있는 바, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 본 구체예에 있어서, 상기 제1 III족 질화물 층(102)은 반극성 방향 특성을 갖는 것이 바람직할 수 있으며, 구체적으로 (11-22) 방향을 갖도록 기판 특성 및 성장 조건을 조절할 수 있다.
도 3 및 도 4는 제1 III족 질화물 층(102) 상에 측면 성장 또는 과성장 방식에 의하여 재성장된 제2 III족 질화물 층(104)의 내부에 캐비티(cavity; 105)가 하부의 특정 패턴(도면에서는 스트라이프 패턴)의 마스크를 따라 연속적으로 형성되어 일종의 터널을 구성하는 과정을 도시하는 도면이다.
도시된 구체예에 있어서, 측면 성장 방식은 예를 들면 암열 성장(ammonothermal growth) 조건 하에서 수행될 수 있으며, 앞서 언급된 다양한 측면 성장법 중 예시적으로 ELOG 방식을 이용할 수 있다. 이때, 통상의 성장 방법, 예를 들면 MOCVD, HVPE 등이 이용될 수 있는 바, 후술하는 바와 같이 캐비티 형성이 용이하도록 MOCVD를 이용하는 것이 바람직할 수 있다. 그 이유는 후술하는 바와 같이 측면 성장 과정에서 역사다리 형상으로 성장하는 경향을 나타내어 캐비티, 특히 삼각 형상의 캐비티를 구현하기 용이할 수 있기 때문이다.
상기 ELOG 방식은 선택적 결정 성장 기술을 변형한 것으로, 이미 성장된 III족 질화물 층 상에 부분적으로 박막의 절연층을 패터닝하여 초기 성장 단계에서 발생하는 전위의 수직 전파를 방지하기 위하여 이용되고 있다. 이하에서는 ELOG 방식을 중심으로 예시한다.
상기 도면을 참고로 하면, 먼저 제1 반극성 III족 질화물 층(102) 상에 스트라이프 형태로 패턴화된 마스크 층(103')을 형성한다. 이때, 스트라이프 패턴의 마스크는 전형적으로 절연성(dielectric) 재질일 수 있는 바, 대표적으로는 SiO2, SiNx(예를 들면, Si3N4) 등을 들 수 있다.
상기 마스크 패턴을 형성하기 위하여, 먼저 예를 들면 PECVD(plasma enhanced chemical vapor deposition)에 의하여 절연성 층(103)을 형성한다. 그 다음, 통상의 포토리소그래피법(상기 방법에서, 에칭을 위하여, 예를 들면 ICP-RIE 등과 같은 통상의 방식을 채택할 수 있음)을 이용하여 제1 III족 질화물 층(102) 상에 한 세트의 평행한 스트라이프 패턴(103')이 남도록 한다. 이때, 스트라이프 패턴의 마스크 사이의 영역을 "원도우(window) 영역"으로 일컬을 수 있다.
상기 마스크의 폭은 예를 들면 약 2 내지 50 ㎛(구체적으로는 약 2 내지 10㎛), 그리고 상기 윈도우의 폭은 약 2 내지 20 ㎛(보다 구체적으로는 약 2 내지 10㎛) 범위로 설정할 수 있다.
또한, 상기 마스크는 약 500 내지 2000 Å 두께 범위이면 적당할 수 있다. 또한, 본 구체예에 따르면, 상기 마스크는 평면상에 놓일 수 있는 방향 모두로 설정하여 패턴이 형성될 수 있는데, 바람직하게는 (1-100) 방향일 수 있다. 이와 같이 마스크 패턴의 방향을 고려하는 이유는 (과)성장되는 III족 질화물 층의 파셋(facet) 형성 등의 특성에 영향을 미치기 때문이다.
통상적으로, III족 질화물, 특히 GaN의 경우, c-면(plane) 방향으로의 성장 속도가 다른 면들에 비하여 월등히 빠르다는 특징을 갖는다. 상술한 바와 같이 마스크(예를 들면 SiO2 재질) 패턴을 이용하여 c-면 방향으로의 성장 속도를 감소시켜 균일한 속도로 성장을 시킬 경우, 전체적인 성장층의 품질도 향상되는 것은 물론 평평하고 매끄러운 표면을 얻을 수 있다. 특히, (1-100) 방향으로 마스크 패턴을 형성할 경우, 보다 매끄러운 표면을 형성할 수 있다. 다만, 마스크를 (-1-123) 방향으로 패턴 형성할 경우, 마이크로 단위의 요철 표면이 형성될 수 있다. 따라서, 본 구체예가 특정 방향의 마스크 패턴으로 반드시 한정되는 것은 아님에도 불구하고, 마스크 패턴을 (1-100) 방향으로 설정하는 것이 보다 바람직할 수 있을 것이다.
그 다음, III족 질화물의 재성장 과정을 수행하는데, 이러한 재성장 과정은 윈도우 영역에서 시작되며, 이때, 하부의 제1 III족 질화물 층(102)의 미세구조가 재현되는 반면, 마스크 영역 위로는 성장이 일어나지 않게 된다. 시간이 경과함에 따라 윈도우 영역에서 성장되는 결정은 점차 마스크 위로 측면 성장(과성장)한다. 이처럼, III족 질화물의 성장 층은 수직 및 측면으로 연장되는데, 이때, 측면 방향으로 성장되는 영역을 "윙(wing) 영역"이라 한다. 상기 윙 영역에서는 측면 성장에 의하여 결함이 현저히 감소된 고품질의 결정이 얻어질 수 있다.
또한, 수직 및 측면(수평) 간 연장되는 비율은 성장 조건에 의존하는 바, 시간의 경과에 따라 윈도우로부터 측면(예를 들면, 오른쪽 방향)으로 연장된 질화물 과성장 층은 인접하는 윈도우로부터 측면(예를 들면, 왼쪽 방향)으로 연장된 질화물 과성장 층과 만나 합쳐질 수 있다. 그 결과, 합쳐지는 경계(boundary)의 하측에 캐비티(105)가 형성되는데, 이러한 캐비티는 마스크 패턴을 따라 연속적으로 형성되어 일종의 터널 구조를 형성한다. 상기 캐비티(105)는 공정 조건 등에 따라서는 삼각형, 정사각형, 직사각형, 원형 등의 다양한 형상을 나타낼 수 있으나, 도시된 바와 같이 삼각형 형상이 바람직할 수 있다.
상기 구체예에서는 캐비티가 연속적으로 연결되어 터널로 형성되는 경우를 도시하고 있으나, 이는 바람직한 취지로 제시된 것으로서 일부 구간에서 의도적 또는 비의도적으로 폐쇄되는 경우도 본 발명의 범위에 포함될 수 있다.
본 구체예에서는 제2 III족 질화물 층 내에 캐비티가 연속적으로 연결되어 일종의 터널을 형성함에 있어서 주로 반극성 III족 질화물이 적합할 수 있으나, 본 발명이 이에 한정되는 것은 아니고, 적절한 공정 조건을 통하여 상술한 캐비티 형성이 가능하다면 무극성 III족 질화물도 가능하다.
제2 III족 질화물 층(104)의 두께는, 예를 들면 약 3 내지 10 ㎛ 범위일 수 있으며, 또한 상기 캐비티의 사이즈(직경 또는 높이)는 약 2 내지 50 ㎛, 보다 구체적으로는 약 2 내지 10 ㎛ 범위일 수 있다. 이러한 수치 범위는 예시적인 것으로서, 공정 조건 등의 변경에 따라 조절 가능하다.
예를 들면, 삼각 형상의 캐비티 사이즈는 패턴 마스크의 사이즈에 따라 다르게 형성될 수 있는 바, 예를 들면 패턴의 마스크 폭이 약 7 ㎛인 경우, 삼각 형상 캐비티의 직경은 약 6 ㎛정도의 폭을 갖게 될 것이다. 만약, 마스크의 폭이 커진다면 삼각 형상 캐비티의 직경 역시 이에 비례하여 커지고, 성장시간 역시 마스크 폭이 커짐에 따라 증가하게 될 것이다.
도시된 구체예에 따른 제2 III족 질화물 층(104)은 다양한 파라미터 조합에 의하여 형성(성장)될 수 있는 바, 예를 들면 성장 온도는 약 700 내지 1,100℃(보다 구체적으로는 약 800 내지 1,000℃), 그리고 압력은 약 200 내지 400 mTorr 범위일 수 있다. 예를 들면, 마스크 패턴이 (1-100) 방향인 경우, 약 800 내지 1100 ℃에서 약 240 내지 600 분에 걸쳐 수행할 수 있다. 이때, 공급되는 Ga 소스(예를 들면, 트리메틸갈륨, 트리에틸갈륨 등)의 유속은 약 10 내지 30 sccm 범위일 수 있다.
상기 제2 III족 질화물 층(104)은 윈도우로부터 역 사다리꼴 형상으로 성장하면서 점차 삼각 형상의 캐비티(105)를 형성하게 된다.
상술한 바와 같이 얻어진 측면 성장 층은 x-선 회절(XRD) 분석에 의하여 그 특성을 나타낼 수 있는 바, 무극성 및 반극성 층의 경우 통상적으로 각도(방향각)에 따라 이방성(anisotropy)을 나타낸다. 이와 관련하여, 본 구체예에서 측면 성장에 의하여 얻어질 수 있는 반극성 III족 질화물의 경우, 예를 들면 약 300 내지 500 arc sec(FWHM 값을 arcsec로 나타낸 값(degree×3600)임) 범위를 나타내는 것이 바람직할 수 있다.
도 5는 본 발명의 구체예에서 제2 III족 질화물 층(104) 상에 발광 다이오드(LED) 구조가 형성된 단면을 도시하는 단면이다.
상기 도면에 따르면, LED 구조는 아래로부터 제1 도전형 반도체 층(111), 활성층(112) 및 제2 도전형 반도체 층(113)의 순으로 구성된다. 또한, 상기 제2 도전형 반도체 층(113)의 상부에는 전극(114)이 형성되는 한편, 제1 도전형 반도체 층(111)의 노출 면 상에 전극(115)이 형성되어 있다. 만약, 제1 도전형 반도체 층(111)이 n-형 반도체 재질인 경우에는 상기 전극(115)은 n-형 전극일 수 있고, 제2 도전형 반도체 층(113)이 p-형 반도체 재질인 경우에는 상기 전극(114)은 p-형 전극일 수 있다. 상기 도시된 층 구성은 예시 목적으로 제공되는 것으로서 당업계에서 알려진 다양한 LED 구조가 특별한 제한 없이 채택 가능하다.
한편, 상기 제2 III족 질화물 층(104) 상에 형성되는 제1 및 제2 도전형 반도체층(111, 113) 및 활성층(112)의 재질은 특별히 한정됨이 없이 당업계에서 LED 제조용으로 알려진 다양한 반도체 물질(III-V, II-VI 등), 예를 들면 GaN, InN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1-xN, InxGa1-xN, InxGa1-xAs, ZnxCd1-xS 등을 사용할 수 있고, 이들을 단독 또는 조합하여 사용할 수 있다(상기에서, 0<x<1). 또한, 제1 도전형 반도체와 제2 도전형 반도체의 종류를 달리할 수도 있다. 다만, 호모에피탁시 특성을 효과적으로 구현하기 위하여 III족 질화물을 사용하는 것이 바람직할 수 있다.
또한, 활성층(112)은 예시적으로 GaN, AlN, InN, InGaN, AlGaN, InAlGaN 등으로부터 선택되는 적어도 2가지 재질로 이루어질 수 있다. 이 중 에너지 밴드 갭이 작은 물질을 양자우물(quantum well)로 하고, 에너지 밴드 갭이 큰 물질을 양자 배리어(quantum barrier)로 구성할 수 있으며, 단일 또는 다중양자우물구조 모두 가능하다.
상기 도시된 LED 구조를 구성하는 각 층의 치수(dimension) 역시 특별히 한정되는 것은 아니나, 예시적으로 하기 표 1에 기재된 치수를 갖도록 구성할 수 있다.
제1 도전형 반도체층 활성층(우물:배리어) 제2 도전형 반도체층
두께 약 0.6∼10 ㎛, 바람직하게는, 약 2∼5 ㎛ - 우물층
약 1∼5 nm, 바람직하게는 약 2.5∼3 nm

- 배리어층
약 5∼25 nm, 바람직하게는 약 7∼15 nm
약 50∼500 nm,
바람직하게는 약 150∼300 nm
이외에도, 전기적 인가를 위한 전극(114, 115)의 경우, 예를 들면 백금(Pt), 팔라듐(Pd), 알루미늄(Al), 금(Au), 니켈/금(Ni/Au) 등을 단독으로 또는 조합하여 사용할 수 있다. 이와 같은 전극 패턴 형성을 위하여 당업계에 알려진 방식, 예를 들면 포토레지스트 패턴화-에칭과 같은 통상의 방식이 수행될 수 있다.
도 6은 본 발명의 바람직한 구체예에 있어서 화학적 에칭에 의하여 제2 III족 질화물 층의 캐비티 내면에 조도가 형성된 LED 소자의 단면을 도시하는 도면이다.
도시된 바와 같이, 화학적 에칭에 의하여 특히 터널 형태의 캐비티의 내면에 조도가 형성된다. 상기 구체예에서 화학적 에칭이 가능한 이유를 하기와 같이 설명할 수 있으나, 본 발명이 이에 구속되는 것은 아니다:
대표적인 III족 질화물인 GaN 결정은 2가지 상이한 면, 즉 Ga-면(Ga-face) 및 N-면(N-face)을 갖는다. 이때, Ga-면은 말단이 갈륨 원자로 종결되는 반면, N-면은 말단이 질소 원자로 종료된다. Ga-면의 경우, 화학적으로 안정한 반면, N-면의 경우에는 화학적으로 불안정하여 반응성이 높다(chemically active).
통상, c-면 기판 상에서 성장된 극성 질화물 층((0001) 면)의 경우, 표면의 말단이 Ga-면이기 때문에 화학적으로 대단히 안정하여 화학적 에칭이 곤란하다. 그러나, 피에칭물, 특히 제2 III족 질화물 층(104)의 경우, N-극성을 가진 면이 캐비티 내면(예를 들면, 캐비티 내면의 적어도 일 영역)에 존재하게 된다. 구체적으로 설명하면, -c 면, 및 (n- or r-) 면이 각각 삼각 형상 캐비티의 양면으로 존재하는 한편, 캐비티의 바닥면은 예를 들면 SiO2로 형성된다. 도시된 구체예에 있어서, 터널 내의 바닥면을 제외한 상측의 2개 면에 N-극성을 나타내는 -c 면이 존재하고, 또한 N-극성을 부분적으로 나타내는 (n- or r-) 면이 존재할 수 있다.
통상적으로 N-극성 면에 대하여 화학적 에칭이 가능하다고 할 때, N-극성을 나타내는 면만 에칭이 되는 것이 아니라, GaN 하나의 입자에서 Ga과 N의 결합 에너지가 더 크기 때문에 GaN 입자 하나가 에칭이 된다. 따라서, N-극성이 노출되면 노출된 면, 즉 캐비티의 내면에 화학적 에칭이 일어날 수 있는 것이다. 화학적 에칭에 의하여 규칙적 또는 불규칙적으로 조도가 형성될 수 있다.
상기 화학적 에칭을 구현하기 위하여, 다양한 습식 에칭 방식을 이용할 수 있는 바, 캐비티(105)의 내면에 조도(roughness, 106)를 형성시킬 수 있는 한, 반드시 특정 방식으로 한정되는 것은 아니다. 대표적으로는 산(예를 들면, H3PO4와 같은 강산)의 수용액 또는 염기(예를 들면, NaOH, KOH 등의 알칼리 염 또는 이의 혼합물)의 수용액을 사용할 수 있다.
상기 구체예에 있어서, 화학적 에칭은 가급적 LED를 구성하는 각각의 층에 영향을 주지 않으면서 캐비티(105) 내면에 조도(106)를 형성하는 조건 하에서 수행되는 것이 바람직할 것이다. 예를 들면, 염기 수용액, 보다 구체적으로 KOH 수용액을 사용하는 경우, 물에 대한 KOH의 몰 비는 약 1 내지 10, 보다 구체적으로는 약 1 내지 5 범위일 수 있으며, 이러한 염기 수용액을 사용하여 예를 들면 상온 내지 약 500℃, 구체적으로는 상온 내지 200 ℃ 범위의 온도 조건을 설정할 수 있다.
또한, 에칭 시간은 예를 들면 약 1초 내지 10분, 구체적으로는 약 1 내지 5분 범위일 수 있다. 상기 에칭 조건은 예시적 목적으로 제공되는 것으로, 본 발명이 상기 조건으로 반드시 한정되는 것은 아니고 피에칭물 내 결정 특성, 패턴 마스크 사이즈에 따른 캐비티의 직경 사이즈 등에 따라 변경가능하다. 다만, 지나치게 가혹한 에칭 조건에서는 오히려 캐비티(105) 내면 및/또는 LED 소자를 구성하는 다른 층을 손상시켜 오히려 발광 특성을 저하시킬 수 있다. 이처럼, 화학적 에칭 조건은 일률적으로 설정하는 것은 아니며, 광 추출 효율에 대한 개선 정도를 고려하여 최적의 조건을 도출할 수 있다.
한편, 본 발명의 다른 구체예에 따르면, 실리콘(Si) 기판을 사용하여 무극성 또는 반극성의 III족 질화물 발광 다이오드 및 이의 제조방법이 제공된다.
도 7은 본 발명의 다른 구체예에 따라, 실리콘 기판 상에 캐비티가 형성된 무극성 또는 반극성 III족 질화물 층이 형성되고, 상기 III족 질화물 층 상에 LED 구조가 형성된 상태를 개략적으로 도시하는 단면이다.
상기 도시된 구체예에 있어서, 실리콘 기판(201)의 상면에 예를 들면 (111) 파셋(facet)이 형성되어 있다. 이때, 실리콘 기판은 예를 들면 (311) 또는 (001) 실리콘 기판일 수 있다. 도시된 바와 같이, (111) 파셋을 형성하기 위하여 패턴화 단계, 구체적으로 이방성(anisotropic) 에칭을 통한 패턴화 과정이 수행될 수 있다. 이와 같이 실리콘 기판 상에 형성된 (111) 파셋으로 인하여 III족 질화물을 선택적으로 성장(형성)시킬 수 있다(즉, selective growth). 즉, 상기 III족 질화물 층(204)은 실리콘 기판 상에 형성된 (111) 파셋에 의하여, 예를 들면 삼각 형상의 캐비티(205)를 형성하면서 성장(형성)될 수 있다.
상기 구체예에 있어서, 캐비티(205)가 형성되면서 성장된 III족 질화물 층(204)은 반극성(예를 들면, (1-101) 또는 (11-22)) 또는 무극성(예를 들면, (11-20))을 나타낼 수 있다. 따라서, 상기 III족 질화물 층(204)은 일종의 주형으로 작용하며, 그 위에 형성되는 LED 구조를 구성하는 층, 예를 들면 제1 도전형 반도체 층(211), 활성층(212) 및 제2 도전형 반도체 층(213) 역시 동일하게 반극성 또는 무극성 특성을 나타낼 수 있는 것이다.
한편, 본 구체예에 따르면, (111) 파셋은 패턴 마스크 층(예를 들면, SiO2 마스크)을 이용하여 형성할 수도 있다.
예시적인 구체예에 따르면, 먼저 (311) 실리콘 기판 상에 SiO2 마스크(예를 들면, 약 70nm 두께, 약 1㎛ 이하의 마스크 폭, 약 1 내지 3㎛의 패턴 간격)를 포토리소그래피 테크닉 등을 이용하여 실리콘 기판 상에 패턴(예를 들면, 스트라이프 패턴) 형성하고, 에칭액(예를 들면, KOH 용액)으로 약 30 내지 50℃에서 에칭한 다음, 예를 들면, HF(예를 들면, 희석된 HF), 버퍼 산화에칭(Buffered Oxide Etchant, HF+NH4F 혼합물; BOE) 등을 사용하여 상기 마스크 층을 제거할 수 있다. 상기 에칭 처리에 의하여 실리콘 기판 상에 (111) 파셋이 형성된다.
이후, MOCVD 등의 (재)성장을 통하여 실리콘 기판 상에 일정 두께의 III족 질화물 층(204)을 형성한다. 상기 성장 과정에 있어서, 앞에서 설명된 중간층 또는 버퍼층(도시되지 않음)이 선택적으로 형성될 수도 있다.
상술한 III족 질화물의 성장은, 예를 들면 약 900 내지 1,100℃서 수행될 수 있다. 후속적으로 제1 도전형 반도체층(211), 활성층(212) 및 제2 도전형 반도체층(213)의 순으로 구성되는 LED 구조의 형성(성장), 그리고 추가적인 구체예에서 캐비티(205) 내면에 조도를 형성하기 위한 화학적 에칭의 원리 및 세부 공정은 이미 기술한 바와 동일하므로 생략한다.
전술한 구체예들에 따라 제조된 III족 질화물 기반 LED는 하기와 같은 장점을 가질 수 있다.
먼저, 무극성 또는 반극성을 갖는 에피탁시 층을 구현함으로써 종래에 극성 성장층에서 나타나는 광 효율 저하 요소, 예를 들면 자발 분극 등의 현상을 완화시킬 수 있다.
또한, 결함 밀도 등이 현저히 감소된 측면 성장층 상에 LED 구조를 형성함으로써 보다 고품질의 결정 질을 확보할 수 있고, 그 결과 내부양자효율을 높일 수 있다.
이외에도, 추가적으로 측면 성장층 내에 형성된 캐비티 내면에 조도를 형성할 경우, 종래에 알려진 표면 조도 기술에 비하여 보다 넓은 면적에 걸쳐 조도를 형성할 수 있고(LED 소자 내부에 형성된 캐비티 면적이 상대적으로 더 넓음), 생성된 광의 탈출 경로가 상대적으로 더 많고 다양하다. 따라서, 내부양자효율 증가 효과뿐만 아니라, 추가적으로 광 추출 효율을 개선할 수 있어 전체 광 효율을 제고할 수 있다. 이와 관련하여, 캐비티 내면에 조도를 형성함으로써, 예를 들면 약 5 내지 50 %, 구체적으로 약 10 내지 30 %의 광 추출 효율 개선 효과를 얻을 수 있다.
본 발명은 하기의 실시예에 의하여 보다 명확히 이해될 수 있으며, 하기의 실시예는 본 발명의 예시 목적에 불과하며 발명의 영역을 제한하고자 하는 것은 아니다.
실시예 1
제1 GaN 층의 성장
m-사파이어 기판(크리스탈-온 사: M-면 2" 사파이어 웨이퍼, 두께 430㎛) 상에 MOCVD 장비(Veeco 사)를 이용하여 하기 표 2의 조건 하에서 평면(planar) 반극성 GaN 층을 형성하였다. 이때, 갈륨 소스 및 질소 소스로서 각각 트리메틸갈륨 및 암모니아를 사용하였다.
온도(℃) 시간(min) Pg(Torr)
질화반응(nitridation) 1080 0.75 500
저온 성장(중간층) 700 4 200
재결정 1060 5 200
고온 성장 880 180 300
HR-XRD로 분석한 결과, 약 2㎛의 두께 및 (11-22)의 방향을 갖는 반극성 GaN 층이 형성되었음을 확인하였다.
제2 GaN 층의 성장
일정 간격을 두고 배열된 스트라이프 패턴의 마스크를 이용하여 상기 제1 GaN 층 상에 ELOG를 수행하였다. 이때, 마스크로서, 먼저 PECVD에 의하여 SiO2 층을 100 nm 두께로 증착하였고, 그 다음 표준 포토리소그래피법을 이용한 ICP-RIE 에칭에 의하여 스트라이프의 폭(마스크 영역) 및 스트라이프 간격(윈도우 영역)을 각각 7㎛ 및 4㎛으로 조절하였다. 이때, 마스크 패턴은 (1-100) 방향으로 형성하였다.
그 다음, GaN층을 MOCVD를 이용하여 880℃ 및 300 mTorr에서 재성장시켰다(ELOG). 이때, 측면 성장층의 두께는 약 4 ㎛이었다.
측면 성장층 형성을 위한 공정 조건을 하기 표 3에 나타내었다.
성장 조건
마스크 패턴 방향 (1-100)
성장 시간(분) 360
갈륨 소스의 유속(sccm) 20
상기 측면 성장된 제2 GaN 층의 단면에 대한 SEM 사진을 도 8에 나타내었다.
윈도우 영역으로부터 재성장한 GaN 층은 시간 경과에 따라 점차 마스크 영역 위로 과성장되면서 점차 측면으로 연장되었고, 측면 성장이 계속 진행됨에 따라 윙 영역 위에서 좌우로부터 연장된 측면 성장 층이 서로 합쳐진 결과, 상기 도면에 도시된 바와 같이, 삼각형의 캐비티가 마스크 패턴을 따라 연속적으로 연결되어 터널을 형성하고 있음을 확인할 수 있다.
한편, XRD 분석 장치(PANalytical 사, 제품명: High-resolution X-Ray diffraction)를 이용하여, 상기 측면 성장된 샘플에 대하여 방위각(azimuthal angle)에 따른 FWHM(full width at half maximum; 단위: arcsec) 값의 변화를 측정하였다. 그 결과, 상기 샘플의 FWHM 값은 각각 733, 468, 517 및 840 arcsec이었는 바, 이로부터 반극성 특성이 상대적으로 우수하고, 이방성도 낮음을 확인할 수 있다.
LED 구조의 형성(성장)
MOCVD (제작사: Vecco, 제품명: D180mini) 챔버 내에 상기와 같이 제조된 캐비티 터널이 형성되어 있는 샘플을 넣고, 880℃에서 3㎛ 두께의 n-형 GaN 층을 성장시켰다.
MOCVD 챔버 내에서 n-형 GaN의 성장층 상에 약 2 ㎚ 두께의 InGaN 우물과 약 7 ㎚ 두께의 GaN 배리어의 5개의 쌍(pair)로 이루어지는 다중양자우물층(활성층)을 각각 780℃ 및 830℃에서 형성하였고(총 두께: 50 ㎚), 순차적으로, 980℃에서 150 ㎚ 두께의 p-형 GaN층을 상기 다중양자우물층 상에 형성함으로써 LED 웨이퍼를 제조하였다. 이와 같이 제조된 LED 웨이퍼에 대한 XRD 측정 결과를 도 9a 및 도 9b에 나타내었다.
도 9a는 파이 스캔(phi scan)에서 90° 회전시켰을 때의 측정 결과이며, 도 9b는 파이 스캔으로 회전시키면서 측정하여 얻어진 특성을 나타낸다. 상기 도면에 따르면, 제조된 LED 웨이퍼 내의 LED 구성 층은 (11-22) 방향을 갖고 있음을 확인하였다.
실시예 2
제조된 샘플이 충분히 담길 수 있을 정도의 높이로 KOH 수용액(KOH/H2O의 몰 비 = 1 : 10)을 투입하였으며, 이를 핫 플레이트(hot plate) 상에 올려놓았다. KOH 수용액을 300℃로 승온시킨 후에 온도를 유지하면서 샘플을 투입하였다. SEM 사진을 통하여 에칭에 따른 제2 GaN 층의 변화(10초)를 확인하였으며, 그 결과를 도 10에 나타내었다.
상기 도면에서 확인된 바와 같이, 에칭이 진행됨에 따라 캐비티 내면 상에 조도가 형성되었음을 알 수 있다.
실시예 3
(311) 기판 상에 70 nm 두께의 SiO2 마스크 층을 스퍼터링 증착하였으며, 포토리소그래피 방법을 이용하여 스트라이프 패턴을 형성하였다(1㎛의 마스크 폭, 2㎛의 패턴 간격). 그 다음, 상기 실리콘 기판을 KOH 용액(25%)로 40℃에서 에칭시켰다. 그 결과, 실리콘 기판 표면에 (111) 파셋이 형성되었으며, 이는 희석된 HF 용액을 사용하여 제거되었다.
이후, 실시예 1에서와 동일한 조건으로 LED 구조를 형성하여 LED 웨이퍼를 제조하였다. 상기 제조된 LED 웨이퍼에 대한 XRD 측정 결과, 반극성 특성을 갖고 있음을 확인하였다.
본 발명의 단순한 변형 내지 변경은 이 분야의 통상의 지식을 가진 자에 의하여 용이하게 이용될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.
101: 기판
102: 제1 III족 질화물 층
103: 마스크용 절연체층
103': 마스크 패턴층
104: 제2 III족 질화물 층
105, 205: 캐비티
106: 조도(roughness)
111, 211: 제1 도전형 반도체 층
112, 212: 활성층
113, 213: 제2 도전형 반도체 층
114, 115, 214, 215: 전극
201: (111) 파셋이 형성된 실리콘 기판
204: III족 질화물 층

Claims (15)

  1. 무극성 또는 반극성 에피탁시층의 성장 표면을 갖는 기판;
    상기 기판 상에 성장된 제1 III족 질화물 층;
    상기 제1 III족 질화물 층 상에, 패턴화된 마스크 층을 이용한 ELOG(epitaxial lateral overgrowth) 방식에 의하여 측면 성장되고, 2 내지 50 ㎛의 직경을 갖는 1 또는 2 이상의 삼각 형상의 캐비티가 내부에 형성된 제2 III족 질화물 층; 및
    상기 제2 III족 질화물 층 상에 성장된 발광 다이오드 구조;
    를 포함하고,
    여기서, 상기 캐비티는 상기 패턴화된 마스크 층을 바닥면으로 하되, 상측 2개의 내면의 적어도 일 영역이 N-극성을 나타내고, 그리고 상기 캐비티 내면의 N-극성을 나타내는 영역에 대한 화학적 에칭을 통하여 조도가 형성되어 있는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드.
  2. 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하도록 이방성 에칭처리된 실리콘(Si) 기판;
    b) 상기 에칭된 실리콘 기판 상에 성장되고, 1 또는 2 이상의 캐비티가 내부에 형성된 III족 질화물 층; 및
    c) 상기 III족 질화물 층 상에 성장된 발광 다이오드 구조;
    를 포함하고,
    상기 무극성 또는 반극성 에피탁시층의 성장 표면은 (111) 파셋(facet)을 갖고, 그리고 상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타내는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드.
  3. 제1항에 있어서, 상기 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하는 기판은 m-면 사파이어 기판인 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드.
  4. 제1항에 있어서, 상기 제1 III족 질화물 층은 (11-22) 방향의 반극성 층인 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드.
  5. 제2항에 있어서, 상기 캐비티의 내면에 조도가 형성된 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드.
  6. a) 무극성 또는 반극성 에피탁시층의 성장 표면을 갖는 기판 상에 제1 III족 질화물 층을 성장시키는 단계;
    b) 상기 제1 III족 질화물 층 상에 패턴화된 마스크 층을 형성한 다음, 상기 패턴화된 마스크 층이 형성된 제1 III족 질화물 층 상에 III족 질화물 층을 ELOG(epitaxial lateral overgrowth) 방식에 의하여 측면 성장시켜 2 내지 50 ㎛의 직경을 갖는 1 또는 2 이상의 삼각 형상의 캐비티가 내부에 형성된 제2 III족 질화물 층을 형성하는 단계로서, 상기 캐비티는 패턴화된 마스크 층을 바닥면으로 하되, 상측 2개의 내면의 적어도 일 영역이 N-극성을 나타냄;
    c) 상기 제2 III족 질화물 층 상에 발광다이오드 구조를 성장시키는 단계; 및
    d) 상기 캐비티 내면의 N-극성을 나타내는 영역에 대한 화학적 에칭을 수행하여 조도를 형성하는 단계;
    를 포함하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
  7. a) 실리콘(Si) 기판 상에 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하도록 이방성 에칭(anisotropic etching)을 수행하는 단계;
    b) 상기 에칭된 실리콘 기판 상에 1 또는 2 이상의 캐비티를 형성하면서 III족 질화물 층을 성장시키는 단계로서, 상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타냄; 및
    c) 상기 단계 b)에서 성장된 III족 질화물 층 상에 발광다이오드 구조를 성장시키는 단계;
    를 포함하며,
    상기 무극성 또는 반극성 에피탁시층의 성장 표면은 (111) 파셋(facet)을 갖는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
  8. 삭제
  9. 삭제
  10. 제6항에 있어서, 상기 마스크 층은 (1-100) 방향으로 패턴화된 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
  11. 제6항에 있어서,
    상기 마스크 층은 SiO2 또는 SiNx 재질인 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
  12. 제6항에 있어서,
    상기 마스크 층은 스트라이프 패턴으로 형성되고,
    상기 스트라이프의 폭 및 스트라이프 간격은 각각 2 내지 50 ㎛ 및 2 내지 20 ㎛ 범위인 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
  13. 제7항에 있어서, d) 화학적 에칭을 수행하여 상기 캐비티 내면에 조도를 형성하는 단계를 더 포함하는 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
  14. 제6항 또는 제13항에 있어서, 상기 화학적 에칭은 KOH 수용액 내에서 수행되는 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
  15. 제14항에 있어서, 상기 KOH 수용액의 물에 대한 KOH 몰 비는 1 내지 10 범위인 것을 특징으로 하는 무극성 또는 반극성 III족 질화물 기반 발광 다이오드의 제조방법.
KR1020110014510A 2011-02-18 2011-02-18 무극성 또는 반극성 iii족 질화물 기반 발광 다이오드 및 이의 제조방법 KR101246832B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110014510A KR101246832B1 (ko) 2011-02-18 2011-02-18 무극성 또는 반극성 iii족 질화물 기반 발광 다이오드 및 이의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110014510A KR101246832B1 (ko) 2011-02-18 2011-02-18 무극성 또는 반극성 iii족 질화물 기반 발광 다이오드 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20120095080A KR20120095080A (ko) 2012-08-28
KR101246832B1 true KR101246832B1 (ko) 2013-04-01

Family

ID=46885723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110014510A KR101246832B1 (ko) 2011-02-18 2011-02-18 무극성 또는 반극성 iii족 질화물 기반 발광 다이오드 및 이의 제조방법

Country Status (1)

Country Link
KR (1) KR101246832B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032956B2 (en) 2011-09-06 2018-07-24 Sensor Electronic Technology, Inc. Patterned substrate design for layer growth
US9653313B2 (en) 2013-05-01 2017-05-16 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
KR101389462B1 (ko) * 2013-04-10 2014-04-28 주식회사 소프트에피 3족 질화물 반도체 소자
WO2014179523A2 (en) 2013-05-01 2014-11-06 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
US10460952B2 (en) 2013-05-01 2019-10-29 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
KR101439064B1 (ko) * 2013-12-02 2014-09-05 단국대학교 산학협력단 이종 접합 구조를 가지는 발광 다이오드 및 이의 제조방법
KR102369976B1 (ko) 2015-07-16 2022-03-04 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자
US11287563B2 (en) * 2016-12-01 2022-03-29 Ostendo Technologies, Inc. Polarized light emission from micro-pixel displays and methods of fabrication thereof
CN210489638U (zh) * 2018-07-09 2020-05-08 首尔伟傲世有限公司 发光元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261032A (ja) * 2000-06-19 2002-09-13 Nichia Chem Ind Ltd 窒化物半導体基板及びその製造方法、並びにその窒化物半導体基板を用いた窒化物半導体素子
KR20090063781A (ko) * 2007-12-14 2009-06-18 삼성전기주식회사 반극성 질화물 단결정 박막의 성장 방법 및 이를 이용한질화물 반도체 발광소자의 제조 방법
US20100261300A1 (en) * 2009-04-08 2010-10-14 Advanced Optoelectronic Technology Inc. Method for separating substrate from semiconductor layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261032A (ja) * 2000-06-19 2002-09-13 Nichia Chem Ind Ltd 窒化物半導体基板及びその製造方法、並びにその窒化物半導体基板を用いた窒化物半導体素子
KR20090063781A (ko) * 2007-12-14 2009-06-18 삼성전기주식회사 반극성 질화물 단결정 박막의 성장 방법 및 이를 이용한질화물 반도체 발광소자의 제조 방법
US20100261300A1 (en) * 2009-04-08 2010-10-14 Advanced Optoelectronic Technology Inc. Method for separating substrate from semiconductor layer

Also Published As

Publication number Publication date
KR20120095080A (ko) 2012-08-28

Similar Documents

Publication Publication Date Title
KR101105868B1 (ko) 화학적 리프트 오프 방법을 이용한 ⅰⅰⅰ족 질화물 기판의 제조방법
KR101246832B1 (ko) 무극성 또는 반극성 iii족 질화물 기반 발광 다이오드 및 이의 제조방법
EP2518191B1 (en) Template for epitaxial growth and process for producing same
KR101082788B1 (ko) 다공성 질화물 반도체 상의 고품질 비극성/반극성 반도체 소자 및 그 제조 방법
KR101118268B1 (ko) 요철 패턴 기판 상의 고품질 비극성/반극성 반도체 소자 및 그 제조 방법
KR20090063781A (ko) 반극성 질화물 단결정 박막의 성장 방법 및 이를 이용한질화물 반도체 발광소자의 제조 방법
US8878211B2 (en) Heterogeneous substrate, nitride-based semiconductor device using same, and manufacturing method thereof
JP4406999B2 (ja) Iii族窒化物系化合物半導体の製造方法及びiii族窒化物系化合物半導体素子
JPH11233391A (ja) 結晶基板とそれを用いた半導体装置およびその製法
KR101233328B1 (ko) 무극성 또는 반극성 ⅲ족 질화물 기반 수직형 발광 다이오드 및 그 제조방법
JP2010168273A (ja) Iii族窒化物半導体の製造方法、およびテンプレート基板
WO2018217973A1 (en) Nitrogen-polar and semipolar gan layers and devices formed on sapphire with a high-temperature a1n buffer
CN112219287A (zh) 使用外延横向过生长制造非极性和半极性器件的方法
KR101355086B1 (ko) 나노 필러 구조를 이용한 반극성 질화물층의 제조방법
JP4743989B2 (ja) 半導体素子およびその製造方法ならびに半導体基板の製造方法
KR100773555B1 (ko) 저결함 반도체 기판 및 그 제조방법
KR102356457B1 (ko) 반도체 레이저 다이오드 및 그 제조방법
KR20100134480A (ko) 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법
KR101104239B1 (ko) 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법
KR101271723B1 (ko) 적층결함이 제거된 ⅲ족 질화물 기판의 제조방법
KR20140131891A (ko) 3족 질화물 반도체 적층체
KR101250475B1 (ko) 절연체 패턴을 갖는 이종 기판 및 그를 이용한 질화물계 반도체 소자
KR101393624B1 (ko) 적층결함이 제거된 반분극 질화물 소자의 제조방법
KR101379341B1 (ko) 마스크 패턴을 삽입한 고품질 반도체 소자용 기판의 제조 방법
KR101389462B1 (ko) 3족 질화물 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 5