KR101105868B1 - 화학적 리프트 오프 방법을 이용한 ⅰⅰⅰ족 질화물 기판의 제조방법 - Google Patents

화학적 리프트 오프 방법을 이용한 ⅰⅰⅰ족 질화물 기판의 제조방법 Download PDF

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Abstract

본 발명의 구체예에서 개시된 무극성 또는 반극성 III족 질화물 층은 각종 전자 소자의 기판 용도로 사용될 수 있는 바, 종래의 극성 III족 질화물 기판의 문제점을 완화 또는 해소할 수 있을 뿐만 아니라, 화학적 리프트 오프 방식에 의하여 제조될 수 있다.

Description

화학적 리프트 오프 방법을 이용한 ⅠⅠⅠ족 질화물 기판의 제조방법{Method for Preparing Group ⅠⅠⅠ-Nitride Substrate Using Chemical Lift Off}
본 발명은 III족 질화물 기판을 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 화학적 리프트 오프(chemimal lift off: CLO) 방법을 이용하여 무극성(non-polar) 또는 반극성(semi-polar) III족 질화물 기판을 제조하는 방법에 관한 것이다.
반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있는 등 광전자 디바이스에 적합한 특성을 보유하고 있어 이를 이용한 발광 소자는 평판디스플레이 장치, 광통신 등의 다양한 분야에서 응용되고 있다.
이러한 디바이스는 통상적으로 상에 기판 상에 분자빔 에피탁시(MBE), MOCVD(metalorganic chemical vapor deposition), HVPE(hydride vapor phase epitaxy) 등의 성장 방식에 의하여 박막 형태로 성장된다.
그러나, GaN로 대표되는 III족 질화물을 기반으로 하는 반도체는 통상적으로 c-면(c-plane) 기판(예를 들면, 사파이어 기판)을 사용하여 (0001) 면 위에 소자 구조를 제작하게 되는데, 이 경우 성장 방향 (0001)으로 자발 분극(spontaneous polarization)이 형성된다. 특히, 대표적인 InGaN/GaN의 양자우물 구조를 갖는 LED는 (0001)면에 구조를 성장할 경우 양자우물구조에 격자 부정합 등에 기인하는 내부 스트레인(strain)이 발생하고 이에 따른 압전기장(piezoelectric fields)에 의하여 양자 구속 스타크 효과(quantum-confined Stark effect; QCSE)가 야기되므로 내부 양자 효율을 높이는데 한계가 존재한다.
이러한 현상을 구체적으로 설명하면, III족 질화물, 특히 GaN 및 이의 합금(예를 들면, InN 및/또는 AlN과의 합금)은 육각형 우르차이트 구조(hexagonal Wㆌrtzite structure)에서 가장 안정한데, 상기 결정 구조는 결정이 서로에 대하여 120° 회전되며, c-축에 대하여 모두 수직인 2 또는 3 개의 균등한 기저면 축(basal plane axes)으로 표시된다.
상기 우르차이트 결정 구조 내의 III족 원소 및 질소 원자 위치에 의하여 c-축과 수직으로 놓여있는 임의의 면은 오직 한 가지 타입의 원자만을 함유하게 된다. c-축으로 진행함에 따라, 각각의 면은 한 가지 타입의 원자(III족 원소 또는 질소)만을 함유할 수 있다. 이때, 전하 중성을 유지하기 위하여, 예를 들면, GaN 결정은 오직 질소 원자만을 함유하는 N-면(N-face), 그리고 오직 Ga 원자만을 함유하는 Ga-면(Ga-face)이 각각의 말단에 위치한다. 그 결과, III족 질화물 결정은 c-축을 따라 극성을 나타낸다. 이와 같은 자발적 분극은 벌크 물성으로서 결정의 구조 및 조성에 의존한다. 상술한 특성으로 인하여, 대부분의 GaN계 디바이스는 극성 c-축에 평행한 방향으로 성장하게 된다. 또한, 이종접합 구조를 형성할 때 III족 질화물 간의 큰 격자상수의 차이, 같은 c축 배향성을 갖는 특성으로 인한 응력이 발생하여 압전분극(piezoelectric polarization) 현상 역시 함께 야기된다.
이처럼, III족 질화물계 광전자 및 전자 소자들 내의 통상적인 c-면 양자우물 구조는 압전 분극 및 자발적 분극 현상으로 유발된 정전기장(electrostatic field)은 양자우물 구조의 에너지 밴드 구조를 변화시켜 이에 따른 전자와 정공의 분포를 왜곡시키는 바, 이러한 전계에 의한 전자와 정공의 공간적 분리를 양자 구속 스타크 효과라 하며, 내부양자효율을 저하시키고 발광 스펙트럼의 적색 전이(red shift) 현상 등을 유발하게 된다.
상술한 문제점을 완화하기 위하여. 예를 들면 무극성(non-polar) 또는 반극성(semi-polar) III족 질화물을 성장시키는 방안이 제시되고 있다. 이와 같이 얻어진 무극성 또는 반극성 면은 동일한 수의 III족 원자 및 질소 원자를 함유하므로 전하 중성을 나타내는데, 그 결과 전체 결정은 성장방향으로 분극되지 않는다. 그러나, 이종 기판 상에서 성장하는 비극성 III족 질화물 결정은 높은 결함밀도를 나타내어 양자효율을 감소시키는 문제점을 초래한다.
한편, 최근에는 호모에피탁시 특성을 구현하기 위하여, III족 질화물 기판을 제작하고자 하는 시도가 이루어지고 있는데, 사파이어 기판과 같은 이종의 기판에 후막의 III족 질화물 충을 성장시킨 다음, 레이저 리프트 오프(laser lift off; LLO) 방법을 통해 이종 기판으로부터 성장된 III족 질화물 층을 분리하여 기판으로 사용한다.
이와 같이 레이저 리프트 오프 방식이 사용되는 이유는 c-축 방향으로 성장된 통상의 질화물 층은 표면이 Ga-극성을 나타내기 때문에 실질적으로 습식 에칭을 달성하기 곤란하기 때문이다. 그러나, 레이저 리프트 오프 방식은 고가의 비용이 소요되고 복잡하기 때문에 화학적 리프트 오프 방식이 보다 바람직할 수 있다.
더욱이, 무극성 또는 반극성 기판용 III족 질화물 층을 제조할 수 있다 해도 이를 화학적 리프트 오프 방식에 의하여 분리하기는 용이하지 않은 바, 이는 화학적 에칭 과정에서 기판으로 사용될 III족 질화물 층에도 손상을 야기할 수 있기 때문이다. 특히, 상용화에 적합한 2인치 이상의 직경을 갖는 기판의 분리에 적용하는 과정에서 이러한 문제점은 더욱 부각될 수 있다.
따라서, 화학적 리프트 오프 방법을 이용하면서도 극성에 의한 문제점이 완화할 수 있는 무극성 또는 반극성 III족 질화물 기판, 특히 반극성의 III족 질화물 기판을 제조하는 기술에 대한 필요성이 존재한다.
따라서, 본 발명은 극성 질화물의 사용으로부터 야기되는 문제점을 완화시킬 수 있을 뿐만 아니라 결함이 감소된 고품질의 무극성 또는 반극성 III족 질화물 기판을 제조하는 방법을 제공하고자 한다.
특히, 본 발명은 화학적 리프트 오프 방식에 의하여 무극성 또는 반극성 III족 질화물 기판을 제조하는 방법을 제공하고자 한다.
본 발명의 일 면(aspect)에 따르면,
a) 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하는 기판 상에 제1 III족 질화물 층을 형성하는 단계;
b) 1 또는 2 이상의 캐비티가 내부에 형성된 제2 III족 질화물 층을 측면 성장(lateral growth) 방식에 의하여 상기 제1 III족 질화물 층 상에 형성하는 단계;
c) 상기 제2 III족 질화물 층 상에 제3 III족 질화물 층을 형성하는 단계; 및
d) 상기 제2 III족 질화물 층의 적어도 일부 두께에 대한 화학적 에칭을 수행하여 분리된 제3 III족 질화물 층을 얻는 단계;
를 포함하며,
상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타내는 것을 특징으로 하는 III족 질화물 기판의 제조방법이 제공된다.
본 발명의 제2 면에 따르면,
a) 실리콘(Si) 기판 상에 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하도록 이방성 에칭(anisotropic etching)을 수행하는 단계;
b) 상기 에칭된 실리콘 기판 상에 1 또는 2 이상의 캐비티를 형성하면서 III족 질화물 층을 성장시키는 단계;
c) 상기 단계 b)에서 성장된 III족 질화물 층 상에 III족 질화물 층을 형성하는 단계; 및
d) 상기 단계 b)에서 성장된 III족 질화물 층의 적어도 일부 두께에 대한 화학적 에칭을 수행함으로써 상기 단계 c)에서 형성된 III족 질화물 층을 분리하는 단계;
를 포함하며,
상기 무극성 또는 반극성 에피탁시층의 성장 표면은 (111) 파셋(facet)을 갖고, 그리고 상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타내는 것을 특징으로 하는 III족 질화물 기판의 제조방법이 제공된다.
또한, 본 발명의 제3 면에 따르면,
상술한 2가지 방법 중 어느 한 방법에 따라 제조된 기판 및 이를 이용한 전자(또는 광전자) 소자가 제공된다. 이때, 상기 전자 소자는 발광소자(LED), 레이저 다이오드(LD), 트랜지스터 등을 예시할 수 있다.
본 발명의 구체예에 따라 제조되는 III족 질화물 기판은 무극성 또는 반극성 기판으로서, 극성 질화물이 갖는 기술적 한계를 완화할 수 있으며, 특히 화학적 리프트 오프 방식으로 제조될 수 있는 장점을 갖는다.
도 1(a)는 GaN의 결정 구조의 무극성 면(a-plane 및 m-plane)을 도시하는 도면이고;
도 1(b)는 GaN의 결정 구조에 있어서, 반극성 면(semi-polar plane)을 도시하는 도면이고;
도 2는 본 발명에 따른 일 구체예에 있어서 기판 상에 제1 III족 질화물 층(주형)이 형성된 것을 도시하는 단면이고;
도 3은 본 발명에 따른 일 구체예에 있어서 제1 III족 질화물 층 상에 마스크 패턴(스트라이프 패턴)을 형성하는 과정을 도시하는 단면이고;
도 4는 본 발명에 따른 일 구체예에 있어서, 제1 III족 질화물 층 상에 측면 성장(또는 과성장) 방식에 의하여 재성장된 제2 III족 질화물 층이 형성된 것을 도시하는 단면이고;
도 5는 본 발명에 따른 일 구체예에 있어서, 제2 III족 질화물 층 상에 제3 III족 질화물 층이 형성된 단면을 도시하는 단면이고;
도 6은 본 발명의 일 구체예에 있어서 하측에 위치하는 제2 III족 질화물 층을 화학적으로 에칭하여 제3 III족 질화물 층(기판 용도)을 분리하는 과정을 개략적으로 도시하는 단면이고;
도 7은 본 발명의 다른 구체예에 따라, 실리콘 기판 상에 캐비티가 형성되면서 무극성 또는 반극성 III족 질화물 층이 형성되고, 이를 주형으로 하여 상측에 후막의 무극성 또는 반극성 III족 질화물 층이 형성된 상태를 개략적으로 도시하는 단면이고;
도 8은 본 발명의 일 구체예에 따라 얻어진 제3 III족 질화물 층을 분리하여 LED 소자의 기판으로 적용한 예를 도시하는 도면이고;
도 9는 본 발명의 실시예 1에 있어서, 측면 성장된 제2 GaN 층(샘플 1)의 단면을 나타내는 SEM 사진이고;
도 10은 본 발명의 실시예 1에 있어서, 측면 성장된 제2 GaN 층(샘플 2)의 단면을 나타내는 SEM 사진이고;
도 11은 본 발명의 실시예 1에 있어서, 제1 GaN 층 상에 마스크 패턴없이 재성장된 제2 GaN 층(샘플 3)의 단면을 나타내는 SEM 사진이고;
도 12는 본 발명의 실시예 1에 있어서, 측면 성장된 제2 GaN 층(샘플 4)의 단면을 나타내는 SEM 사진이고;
도 13은 본 발명의 실시예 1에 있어서, 샘플 2 상에 HVPE에 의하여 후막 형성된 제3 GaN 층의 단면을 나타내는 SEM 사진이고; 그리고
도 14(a) 내지 도 14(c)는 각각 본 발명의 실시예 1에 있어서, 에칭액인 용융 KOH의 온도를 550℃로 유지하면서 60초에 걸친 화학적 에칭 수행시 시간에 따른 제2 GaN 층의 변화를 보여주는 SEM 사진이다.
본 발명은 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 의하여 적절히 이해될 수 있다.
본 명세서에 있어서, "상에" 및 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용되는 것으로서, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수 있는 것으로 이해될 수 있다. 이와 유사하게, "하측에", "하부에", "아래에" 및 "사이에"라는 표현 역시 위치에 대한 상대적 개념으로 파악될 수 있을 것이다.
본 명세서에 있어서, "III족 질화물"은 주기율표 상의 III족 원소와 질소에 의하여 형성된 반도체 화합물을 의미할 수 있다. 이러한 III족 원소의 예로서, 알루미늄(Al), 갈륨(Ga), 인듐(In) 등을 예시할 수 있고, 이들의 단독 또는 2 이상의 조합을 포함할 수 있다. 따라서, GaN, AlN, InN, AlGaN, AlInN, GaInN, AlInGaN 등을 포함하는 개념으로 이해할 수 있다. 이를 일반화하면, 상기 III족 질화물은 예시적으로 하기 일반식 1로 표시 가능하다.
[일반식 1]
AlxInyGa1-x-yN
상기에서 0≤x≤1, 0≤y≤1, 및 0≤x+y≤1임.
본 명세서에서, "측면 성장" 또는 "측면 과성장"이라는 용어는 측면 에피탁시 과성장(LEO, ELO 또는 ELOG), PENDEO 에피탁시 등을 포함하는 개념이며, 수직 성장보다는 측면 성장을 보다 용이하게 함으로써 결함 또는 전위(dislocation)가 층 표면에 수직인 방향으로 전파되는 것을 억제할 수 있도록 하는 공정이다. 이러한 공정은 통상 MOCVD 등에 의한 c-면 GaN 성장시 결함 또는 전위를 감소시키기 위한 목적으로 당업계에서 알려져 있다.
"무극성"이라는 용어는 c-축에 대하여 수직인 결정 방향(예를 들면, a-면 및 m-면)을 갖는 것을 의미하는 바, III족 질화물 결정 구조의 무극성 면(plane)은 도 1(a)에서와 같이 도시할 수 있다.
"반극성"이라는 용어는 (0001) 또는 (000-1)에 대하여 0 내지 90° 사이의 결정 방향을 갖는 것을 의미한다. 이때, "반극성 면"은 육방 단위(hexagonal unit) 셀을 대각선 방향으로(diagonally) 가로질러 연장되고, c-축과는 90° 이외의 각을 형성한다. 특히, 극성(0001) 층과 비교하면, 극성 벡터가 성장 방향에 대하여 기울어져 있기 때문에 극성에 의한 영향이 감소하게 된다. III족 질화물 내에서 일반적으로 관찰되는 반극성 면(plane)으로 (11-22), (1-101), (10-11), (10-13), (10-12), (20-21), (10-14) 등을 예시할 수 있으며, 다만 본 발명이 상기 구체적인 값으로 한정되는 것은 아니다. 이러한 반극성 면은 도 1(b)와 같이 나타낼 수 있는 바, 예를 들면 (11-22) 방향의 반극성 GaN의 경우, (0002) 면과 약 58° 기울어져 존재한다.
도 2는 본 발명에 따른 일 구체예에 있어서 기판 상에 제1 III족 질화물 층(주형)이 형성된 것을 도시하는 도면이다.
상기 구체예에 있어서, 제1, 제2 및 제3 III족 질화물은 각각 무극성 또는 반극성 층, 바람직하게는 반극성 층을 의미할 수 있다.
상기 도면에 따르면, 먼저 기판(101) 상에 제1 III족 질화물의 에피탁시 층(102)을 성장시킨다. 이때, 기판(101)으로서 무극성 또는 반극성 III족 질화물 층의 성장에 적합한 기판이라면 특별한 제한 없이 사용할 수 있다. 이러한 기판은, 광의로는 a-면(a-plane), r-면(r-plane) 또는 m-면(m-plane)과 같은 대칭적으로 등등한(symmetry-equivalent) 면을 포함할 수 있다.
또한, 무극성 III족 질화물 층의 제조를 위하여는 r-면 기판을, 그리고 III족 질화물 층의 제조를 위하여는 반극성 m-면 기판(예를 들면, (1-100)의 면 방향(orientation)은 가짐)을 사용하는 것이 바람직할 수 있다.
이와 관련하여, 기판의 재질로서, 사파이어, 실리콘 카바이드(SiC), 리튬 알루미네이트, 스피넬 등을 예시할 수 있으며, 경우에 따라서는 III족 질화물 또는 이의 합금(alloy) 재질(예를 들면, 질화갈륨(GaN), 질화알루미늄(AlN) 등)을 사용할 수도 있다.
본 발명의 예시적인 구체예에 따르면, 기판으로서 반극성을 구현하기 위하여 m-면 사파이어 기판을 사용하는 것이 바람직할 수 있다. 이러한 기판(101) 상에 질화물 층을 형성하기에 앞서, 선택적으로 반응 영역 내 잔여 산소의 제거, 수소, 및/또는 질소를 이용하여 반응 영역을 어닐링 또는 열처리(고온, 예를 들면, 성장 온도까지)하는 단계 등을 수행할 수 있다. 또한, 예를 들면 사파이어 기판 등의 경우, 무수 암모니아 등을 이용하여 기판 표면을 질화(nitridation)하는 단계도 포함할 수 있다.
본 발명의 변형예에 있어서, 상기 기판(101) 상에 제1 III족 질화물 층(102)을 성장시키기에 앞서 중간층 또는 버퍼층(도시되지 않음)을 형성할 수 있다. 이러한 중간층은 보다 양호한 III족 질화물 층(102)의 물성을 얻기 위하여 선택적으로 도입되는 것으로, 예시적인 재질은 AlN, AlGaN 등의 III-V족 화합물뿐만 아니라 비극성, 특히 반극성 III족 질화물 층의 성장을 촉진하는데 적합한 다른 재질일 수도 있다. 이때, MOCVD, HVPE 등과 같이 당업계에서 알려진 증착(deposition) 또는 층 성장(epitaxial growth) 기술이 활용 가능하다.
이와 같이 선택적으로 도입되는 중간층의 치수는 특별히 한정되는 것은 아니지만, 적어도 약 10 내지 50 nm 범위일 수 있다. 또한, 상기 중간층 형성을 위하여 예를 들면 상압 조건에서 약 550 내지 750 ℃ 로 공정 조건을 조절할 수 있는 바, 이는 예시적인 의미로 이해되어야 하며 본 발명이 상기 수치범위로 한정되는 것이 아님은 명백하다.
상기 구체예에 있어서, 통상의 층 성장 기술, 예를 들면 MOCVD, HVPE, MBE 등을 이용하여 기판(또는 기판 상의 중간층)에 무극성 또는 반극성 III족 질화물 층을 형성할 수 있는 바, 일 예에서는 보다 양호한 품질의 주형(template)을 확보하기 위하여 MOCVD를 이용하는 것이 바람직할 수 있다.
본 발명의 특정 구체예에 있어서, 상기 제1 III족 질화물 층(102)은, 구체적으로 약 1 내지 10 ㎛, 보다 구체적으로 약 2 내지 5 ㎛ 범위의 두께로 형성될 수 있다. 이와 같이 제1 III족 질화물 층(102)을 형성하기 위하여, 예를 들면 약 800 내지 1100 ℃의 온도 및 약 200 내지 500 torr의 압력 조건 하에서 약 60 내지 300 분 동안 성장 반응을 수행할 수 있다. 상기 구체적인 성장 조건은 예시적 목적으로 기재된 것이며, 기판 등의 사이즈 등에 따라 변경될 수 있는 바, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 본 구체예에 있어서, 상기 제1 III족 질화물 층(102)은 반극성 방향 특성을 갖는 것이 바람직할 수 있으며, 구체적으로 (11-22) 방향을 갖도록 기판 특성 및 성장 조건을 조절할 수 있다.
도 3 및 도 4는 제1 III족 질화물 층(102) 상에 측면 성장 또는 과성장 방식에 의하여 재성장된 제2 III족 질화물 층(104)의 내부에 캐비티(cavity; 105)가 하부의 특정 패턴(도면에서는 스트라이프 패턴)의 마스크를 따라 연속적으로 형성되어 일종의 터널을 구성하는 과정을 도시하는 도면이다.
도시된 구체예에 있어서, 측면 성장 방식은 예를 들면 암열 성장(ammonothermal growth) 조건 하에서 수행될 수 있으며, 앞서 언급된 다양한 측면 성장법 중 예시적으로 ELOG 방식을 이용할 수 있다. 이때, 통상의 성장 방법, 예를 들면 MOCVD, HVPE 등이 이용될 수 있는 바, 후술하는 바와 같이 캐비티 형성이 용이하도록 MOCVD를 이용하는 것이 바람직할 수 있다. 그 이유는 후술하는 바와 같이 측면 성장 과정에서 역사다리 형상으로 성장하는 경향을 나타내어 캐비티, 특히 삼각 형상의 캐비티를 구현하기 용이할 수 있기 때문이다.
상기 ELOG 방식은 선택적 결정 성장 기술을 변형한 것으로, 이미 성장된 III족 질화물 층 상에 부분적으로 박막의 절연층을 패터닝하여 초기 성장 단계에서 발생하는 전위의 수직 전파를 방지하기 위하여 이용되고 있다. 이하에서는 ELOG 방식을 중심으로 기술한다.
상기 도면을 참고로 하면, 먼저 제1 반극성 III족 질화물 층(102) 상에 스트라이프 형태로 패턴화된 마스크 층(103')을 형성한다. 이때, 스트라이프 패턴의 마스크는 전형적으로 절연성(dielectric) 재질일 수 있는 바, 대표적으로는 SiO2, SiNx(예를 들면, Si3N4) 등을 예시할 수 있다.
상기 마스크 패턴을 형성하기 위하여, 먼저 예를 들면 PECVD(plasma enhanced chemical vapor deposition)에 의하여 절연성 층(103)을 형성한다. 그 다음, 통상의 포토리소그래피법(상기 방법에서, 에칭을 위하여, 예를 들면 ICP-RIE 등과 같은 통상의 방식을 채택할 수 있음)을 이용하여 제1 III족 질화물 층(102) 상에 한 세트의 평행한 스트라이프 패턴(103')이 남도록 한다. 이때, 스트라이프 패턴의 마스크 사이의 영역을 "원도우(window) 영역"으로 일컬을 수 있다.
상기 마스크의 폭은 예를 들면 약 2 내지 50 ㎛(구체적으로는 약 2 내지 10㎛), 그리고 상기 윈도우의 폭은 약 2 내지 20 ㎛(보다 구체적으로는 약 2 내지 10㎛) 범위로 설정할 수 있다.
또한, 상기 마스크는 약 500 내지 2,000 Å 두께 범위이면 적당할 수 있다. 또한, 본 구체예에 따르면, 상기 마스크는 평면상에 놓일 수 있는 방향 모두로 설정하여 패턴이 형성될 수 있는데, 바람직하게는 (1-100) 방향일 수 있다. 이와 같이 마스크 패턴의 방향을 고려하는 이유는 (과)성장되는 III족 질화물 층의 파셋(facet) 형성 등의 특성에 영향을 미치기 때문이다.
통상적으로, III족 질화물, 특히 GaN의 경우, c-면(plane) 방향으로의 성장 속도가 다른 면들에 비하여 월등히 빠르다는 특징을 갖는다. 상술한 바와 같이 마스크(예를 들면 SiO2 재질) 패턴을 이용하여 c-면 방향으로의 성장 속도를 감소시켜 균일한 속도로 성장을 시킬 경우, 전체적인 성장층의 품질도 향상되는 것은 물론 평평하고 매끄러운 표면을 얻을 수 있다. 특히, 마스크 패턴을 (1-100) 방향으로 패턴을 형성할 경우, 보다 매끄러운 표면을 형성할 수 있다. 다만, 마스크를 (-1-123) 방향으로 패턴 형성할 경우, 마이크로 단위의 요철 표면이 형성될 수 있다. 따라서, 본 구체예가 특정 방향의 마스크 패턴으로 반드시 한정되는 것은 아님에도 불구하고, 마스크 패턴을 (1-100) 방향으로 설정하는 것이 보다 바람직할 수 있을 것이다.
그 다음, III족 질화물의 재성장 과정을 수행하는데, 이러한 재성장 과정은 윈도우 영역에서 시작되며, 이때, 하부의 제1 III족 질화물 층(102)의 미세구조가 재현되는 반면, 마스크 영역 위로는 성장이 일어나지 않게 된다. 시간이 경과함에 따라 윈도우 영역에서 성장되는 결정은 점차 마스크 위로 측면 성장(과성장)한다. 이처럼, III족 질화물의 성장 층은 수직 및 측면으로 연장되는데, 이때, 측면 방향으로 성장되는 영역을 "윙(wing) 영역"이라 하는데, 상기 영역은 결함이 현저히 감소된 고품질의 결정이 얻어질 수 있는 것이다.
또한, 수직 및 측면(수평) 간 연장되는 비율은 성장 조건에 의존하는 바, 시간의 경과에 따라 윈도우로부터 측면(예를 들면, 오른쪽 방향)으로 연장된 질화물 과성장 층은 인접하는 윈도우로부터 측면(예를 들면, 왼쪽 방향)으로 연장된 질화물 과성장 층과 만나 합쳐질 수 있다. 그 결과, 합쳐지는 경계(boundary)의 하측에 캐비티(105)가 형성되는데, 이러한 캐비티는 마스크 패턴을 따라 연속적으로 형성되어 일종의 터널 구조를 형성한다. 상기 캐비티(105)는 공정 조건 등에 따라서는 삼각형, 정사각형, 직사각형, 원형 등의 다양한 형상을 나타낼 수 있으나, 도시된 바와 같이 삼각형 형상이 바람직할 수 있다.
상기 구체예에서는 캐비티가 연속적으로 연결되어 터널로 형성되는 경우를 도시하고 있으나, 이는 바람직한 취지로 제시된 것으로서 일부 구간에서 의도적 또는 비의도적으로 폐쇄되는 경우도 본 발명의 범위에 포함될 수 있다.
본 구체예에서는 제2 III족 질화물 층 내에 캐비티가 연속적으로 연결되어 일종의 터널을 형성함에 있어서 주로 반극성 III족 질화물이 적합할 수 있으나, 본 발명이 이에 한정되는 것은 아니고, 적절한 공정 조건을 통하여 상술한 캐비티 형성이 가능하다면 무극성 III족 질화물도 가능하다.
제2 III족 질화물 층(104)의 두께는, 예를 들면 약 3 내지 10 ㎛ 범위일 수 있으며, 또한 상기 캐비티의 사이즈(직경 또는 높이)는 약 2 내지 50 ㎛, 보다 구체적으로는 약 2 내지 10 ㎛ 범위일 수 있다. 이러한 수치 범위는 예시적인 것으로서, 공정 조건 등의 변경에 따라 조절 가능하다.
예를 들면, 삼각 형상의 캐비티 사이즈는 패턴 마스크의 사이즈에 따라 다르게 형성될 수 있는 바, 패턴의 마스크 폭이 약 7 ㎛인 경우, 삼각 형상 캐비티의 직경은 약 6 ㎛ 정도의 폭을 갖게 될 것이다. 만약, 마스크의 폭이 커진다면 삼각 형상 캐비티의 직경 역시 이에 비례하여 커지고, 성장시간 역시 마스크 폭이 커짐에 따라 증가하게 될 것이다.
도시된 구체예에 따른 제2 III족 질화물 층(104)은 다양한 파라미터 조합에 의하여 형성(성장)될 수 있는 바, 예를 들면 성장 온도는 약 700 내지 1,100℃(보다 구체적으로는 약 800 내지 1,000℃), 그리고 압력은 약 200 내지 400 mTorr 범위일 수 있다. 예를 들면, 마스크 패턴이 (1-100) 방향인 경우, 약 800 내지 1100 ℃에서 약 240 내지 600 분에 걸쳐 수행할 수 있다. 이때, 공급되는 Ga 소스(예를 들면, 트리메틸갈륨, 트리에틸갈륨 등)의 유속은 약 10 내지 30 sccm 범위일 수 있다.
상기 제2 III족 질화물 층(104)은 윈도우로부터 역 사다리꼴 형상으로 성장하면서 점차 삼각 형상의 캐비티(105)를 형성하게 된다.
상술한 바와 같이 얻어진 측면 성장 층은 x-선 회절(XRD) 분석에 의하여 그 특성을 나타낼 수 있는 바, 무극성 및 반극성 층의 경우 통상적으로 각도(방향각)에 따라 이방성(anisotropy)을 나타낸다. 이와 관련하여, 본 구체예에서 측면 성장에 의하여 얻어질 수 있는 반극성 III족 질화물의 경우, 예를 들면 약 300 내지 500 arc sec(FWHM 값을 arcsec로 나타낸 값(degree×3600)임) 범위를 나타내는 것이 바람직하다.
도 5는 본 발명의 구체예에서 제2 III족 질화물 층(104) 상에 제3 III족 질화물 층(106)이 형성된 단면을 도시하는 도면이다.
상기 제3 III족 질화물 층(106)은 후속 리프트 오프 공정을 통하여 하측의 기판과 분리되어 향후 LED, LD, 트랜지스터 등의 전자(또는 광전자) 소자의 제조를 위한 기판(예를 들면, 호모에피탁시 성장용 기판)으로 사용될 수 있다.
이때, 당업계에서 알려진 통상의 성장 기술이 이용될 수 있는 바, MOCVD 또는 MBE는 고품질의 에피탁시 층을 성장시키는데 유리하기는 하나, 상대적으로 고비용이 소요될 뿐만 아니라 성장 속도가 낮다. 반면, HVPE는 상대적으로 성장 비용이 상대적으로 저렴하고, 특히 성장 속도가 높기 때문에 후막의 성장층을 제조하는데 적합하다. 본 구체예가 특정 성장 기술로 한정되는 것은 아니지만, 상술한 점을 감안하면 HVPE를 이용하는 것이 바람직할 수 있다. HVPE 방식을 구현하는 일 예는 다음과 같이 설명할 수 있다:
통상적으로 2단 온도구배를 갖는 수평형 반응기 내에서 약 700 내지 900 ℃의 온도 영역에 Ga을 놓고, 앞서 얻어진 타겟(기판 상에 제1 및 제2 III족 질화물 층이 형성된 구조물)을 성장 영역(예를 들면, 약 900 내지 1100℃) 내에 위치시킨다. 석영용기에 놓인 Ga 및 HCl 가스를 반응시켜 합성된 GaCl을 캐리어 가스와 함께 타겟에 공급하고 별도의 석영판을 거쳐 암모니아 가스를 상기 타겟이 위치하는 영역에 공급한다. 그 결과, GaCl+NH3→GaN+HCl+H2(GaN 성장의 경우)의 반응식에 의하여 III족 질화물이 타겟 위에 성장하게 된다.
이때, 성장용 기판 용도에 적합하도록, 상기 제3 III족 질화물 층(106)의 두께는 적어도 약 200㎛일 수 있으며, 보다 전형적으로는 약 300 내지 500 ㎛ 범위일 수 있다. 상기 제3 III족 질화물 층(106)은 주형에 해당하는 하측의 반극성 또는 무극성의 제2 III족 질화물 층과 동일한 결정 특성, 즉 반극성 또는 무극성을 나타낼 수 있는 것이다.
추후 기판으로 사용 가능한 제3 III족 질화물 층(106)이 형성된 다음에는 하부의 제2 III족 질화물 층의 적어도 일부 두께 부위를 제거하는 화학적 에칭 단계를 수행할 수 있다. 이와 관련하여, 도 6은 본 발명의 일 구체예에 있어서 제2 III족 질화물 층(104)에 대하여 화학적 에칭을 수행하여 제3 III족 질화물 층을 독립적인 기판으로 적용할 수 있도록 분리하는 과정을 개략적으로 도시하는 도면이다. 도시된 바와 같이, 특히 터널 형태의 캐비티를 중심으로 수평 방향 또는 수직/수평 방향으로 에칭이 수행된다.
상기 구체예에서 화학적 에칭이 가능한 이유를 하기와 같이 설명할 수 있으나, 본 발명이 이에 구속되는 것은 아니다:
대표적인 III족 질화물인 GaN 결정은 2가지 상이한 면, 즉 Ga-면(Ga-face) 및 N-면(N-face)을 갖는다. 이때, Ga-면은 말단이 갈륨 원자로 종결되는 반면, N-면은 말단이 질소 원자로 종료된다. Ga-면의 경우, 화학적으로 안정한 반면, N-면의 경우에는 화학적으로 불안정하여 반응성이 높다(chemically active).
통상, c-면 기판 상에서 성장된 극성 질화물 층((0001) 면)의 경우, 표면의 말단이 Ga-면이기 때문에 화학적으로 대단히 안정하여 화학적 에칭이 곤란하다. 그러나, 피에칭물, 특히 제2 III족 질화물 층(104)의 경우, N-극성을 가진 면이 캐비티 내면(예를 들면, 캐비티 내면의 적어도 일 영역)에 존재하게 된다. 구체적으로 설명하면, -c 면, 및 (n- or r-) 면이 각각 삼각 형상 캐비티의 양면으로 존재하는 한편, 캐비티의 바닥면은 SiO2로 형성된다. 도시된 구체예에 있어서, 터널 내의 바닥면을 제외한 상측의 2개 면에 N-극성을 나타내는 -c 면이 존재하고, 또한 N-극성을 부분적으로 나타내는 (n- or r-) 면이 존재하게 된다.
통상적으로 N-극성 면에 대하여 화학적 에칭이 가능하다고 할 때, N-극성을 나타내는 면만 에칭이 되는 것이 아니라, GaN 하나의 입자에서 Ga과 N의 결합 에너지가 더 크기 때문에 GaN 입자 하나가 에칭이 된다. 따라서, N-극성이 노출되면 노출된 면부터 시작하여 전부 에칭이 가능하다.
상술한 바와 같이, 터널 내면으로부터의 화학적 에칭이 진행됨과 동시에, 무극성 또는 반극성을 갖는 제1 및 제2 III족 질화물 층의 표면에서도 화학적 에칭이 진행될 수 있다.
이처럼, 제1 및 제2 III족 질화물 층, 특히 제2 III족 질화물 층의 적어도 일부 두께 부위가 제거됨으로써 제3 III족 질화물 층은 하부의 구조물로부터 분리될 수 있는 것이다.
본 구체예에 따르면, 대면적(예를 들면, 2인치 이상)의 제3 III족 질화물 층을 효과적으로 분리할 수 있다. 전술한 바와 같이, 무극성 또는 반극성 III족 질화물에 대하여 화학적(습식) 에칭이 가능하더라도 제2 III족 질화물 층을 가로지르는 캐비티 터널이 형성되지 않는 경우에는 에칭 과정 중 제3 III족 질화물 층의 외면 역시 일정 정도 에칭되는 현상을 피할 수 없다. 그러나, 상기 구체예에서는 캐비티 터널이 수 내지 수십 ㎛ 간격을 두고 존재하기 때문에 캐비티 터널 사이의 간격만 에칭되면 제3 III족 질화물 층을 분리할 수 있다.
화학적 리프트 오프를 구현하기 위하여, 다양한 습식 에칭 방식을 이용할 수 있는 바, 이때 강산(예를 들면, H3PO4) 또는 가열된(용융된) 강염기(예를 들면, NaOH, KOH 등의 알칼리 염 또는 이의 혼합물)를 이용하여 가급적 신속하게 제3 III족 질화물(106)을 분리하는 것이 에칭에 의한 손상을 최대한 억제할 수 있기 때문에 바람직할 수 있다. 이때, 용융 알칼리 염을 사용하는 경우, 전형적으로 적어도 약 300℃, 보다 전형적으로 약 400 내지 600 ℃의 온도 조건 하에서 약 0.5 내지 20 분 동안 수행되도록 에칭 조건을 설정할 수 있다. 본 발명이 상기 조건으로 반드시 한정되는 것은 아니고 피에칭물 내 결정 특성, 패턴 마스크 사이즈에 따른 캐비티의 직경 사이즈 등에 따라 변경가능하다. 예를 들면, 캐비티 직경이 크면, 에칭 속도는 더욱 빨라질 수 있을 것이다.
한편, 본 발명의 다른 구체예에 따르면, 실리콘(Si) 기판을 사용하여 무극성 또는 반극성의 III족 질화물 기판을 제조하는 방법이 제공된다.
도 7은 본 발명의 다른 구체예에 따라, 실리콘 기판 상에 캐비티가 형성되면서 무극성 또는 반극성 III족 질화물 층이 형성되고, 이를 주형으로 하여 상측에 후막의 무극성 또는 반극성 III족 질화물 층(예를 들면, 적어도 약 200㎛ 두께)이 형성된 상태를 개략적으로 도시하는 단면이다.
상기 도시된 구체예에 있어서, 실리콘 기판(111)의 상면에 예를 들면 (111) 파셋(facet)이 형성되어 있다. 이때, 실리콘 기판은 예를 들면 (311) 또는 (001) 실리콘 기판일 수 있다. 도시된 바와 같이, (111) 파셋을 형성하기 위하여 패턴화 단계, 구체적으로 이방성(anisotropic) 에칭을 통한 패턴화 과정이 수행될 수 있다. 이와 같이 실리콘 기판 상에 형성된 (111) 파셋으로 인하여 III족 질화물을 선택적으로 성장(형성)시킬 수 있다(즉, selective growth). 즉, 상기 III족 질화물 층(114)은 실리콘 기판 상에 형성된 (111) 파셋에 의하여, 예를 들면 삼각 형상의 캐비티(115)를 형성하면서 성장(형성)될 수 있다.
상기 구체예에 있어서, 캐비티(115)가 형성되면서 성장된 III족 질화물 층(114)은 반극성(예를 들면, (1-101) 또는 (11-22)) 또는 무극성(예를 들면, (11-20))을 나타낼 수 있다. 따라서, 상기 III족 질화물 층(114)은 일종의 주형으로 작용하며, 그 위에 형성되는 III족 질화물 층(116) 역시 동일하게 반극성 또는 무극성 특성을 나타낼 수 있는 것이다.
상기 III족 질화물 층(116)을, 예를 들면 적어도 약 200㎛ 두께로 형성(성장)시켜, 전술한 바와 같이 하측으로 캐비티가 형성된 III족 질화물 층(114)을 화학적으로 에칭하여 분리시킴으로써 자립형(freestanding) III족 질화물 기판으로 사용할 수 있다.
한편, 본 구체예에 따르면, 패턴 마스크 층(예를 들면, SiO2 마스크)을 이용할 수도 있다.
예시적인 구체예에 따르면, 먼저 (311) 실리콘 기판 상에 SiO2 마스크(예를 들면, 약 70nm 두께, 약 1㎛ 이하의 마스크 폭, 약 1 내지 3㎛의 패턴 간격)를 포토리소그래피 테크닉 등을 이용하여 실리콘 기판 상에 패턴(예를 들면, 스트라이프 패턴) 형성하고, 에칭액(예를 들면, KOH 용액)으로 약 30 내지 50℃에서 에칭한 다음, 예를 들면, HF(예를 들면, 희석된 HF), 버퍼 산화에칭(Buffered Oxide Etchant, HF+NH4F 혼합물; BOE) 등을 사용하여 상기 마스크 층을 제거할 수 있다. 상기 에칭 처리에 의하여 실리콘 기판 상에 (111) 파셋이 형성된다.
이후, MOCVD 등의 (재)성장을 통하여 실리콘 기판 상에 일정 두께의 III족 질화물 층(114)을 형성한다. 상기 성장 과정에 있어서, 앞에서 설명된 중간층 또는 버퍼층(도시되지 않음)이 선택적으로 형성될 수도 있다.
상술한 III족 질화물의 성장은, 예를 들면 약 900 내지 1,100℃서 수행될 수 있다. 후속적으로 형성되는 후막의 III족 질화물 층(116)의 성장, 그리고 화학적 에칭의 원리 및 세부 공정은 이미 기술한 바와 동일하므로 생략한다.
전술한 구체예에 따라 제조된 III족 질화물 기판은 현재 널리 사용되고 있는 이종기판(예를 들면, 사파이어)을 사용하는 경우에 야기되는 헤테로 에피탁시에 의한 불일치(mismatch) 현상을 억제하여 호모에피탁시 성장에 의한 전자(또는 광전자) 소자의 기판으로 적용할 수 있다. 이러한 전자 소자로의 적용 예로서 대표적으로 LED(light emitting diode), LD(laser diode), 트랜지스터(예를 들면, HEMT) 등을 예시할 수 있다.
도 8은 전술한 구체예에 따라 얻어진 제3 III족 질화물 층(106, 116)을 분리하여 LED 소자의 기판으로 적용한 예를 도시하는 도면이다.
상기 도면에 따르면, LED 소자는 아래로부터 III족 질화물 기판(201), n-형(또는 p-형) 반도체 층(202), 활성층(203) 및 p-형(또는 n-형) 반도체 층(204)의 순으로 구성된다. 또한, 상기 p-형 반도체 층(204)의 상부에는 p-전극(205)이 형성되는 한편, n-형 반도체 층(202)의 노출 면 상에 n-전극(206)이 형성되어 있다. 도시된 층 구성은 예시 목적으로 제공되는 것으로서 다양하게 변형된 구성이 가능하다.
이와 관련하여, 상기 기판(201) 상에 형성되는 반도체층(202, 204) 및 활성층(203)의 재질은 특별히 한정됨이 없이 당업계에서 LED 제조용으로 알려진 다양한 반도체 물질(III-V, II-VI 등), 예를 들면 GaN, InN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1-xN, InxGa1-xN, InxGa1-xAs, ZnxCd1-xS 등을 사용할 수 있고, 이들을 단독 또는 조합하여 사용할 수 있다(상기에서, 0<x<1). 다만, 호모에피탁시 특성을 효과적으로 구현하기 위하여 III족 질화물을 사용하는 것이 바람직할 수 있다.
또한, 활성층(203)은 예시적으로 GaN, AlN, InN, InGaN, AlGaN, InAlGaN 등으로부터 선택되는 적어도 2가지 재질로 이루어질 수 있다. 이 중 에너지 밴드 갭이 작은 물질을 양자우물(quantum well)로 하고, 에너지 밴드 갭이 큰 물질을 양자 배리어(quantum barrier)로 구성할 수 있으며, 단일 또는 다중양자우물구조 모두 가능하다.
이외에도, 전기적 인가를 위한 전극(205, 206)의 경우, 예를 들면 백금(Pt), 팔라듐(Pd), 알루미늄(Al), 금(Au), 니켈/금(Ni/Au) 등을 단독으로 또는 조합하여 사용할 수 있다. 이와 같은 전극 패턴 형성을 위하여 당업계에 알려진 방식, 예를 들면 포토레지스트 패턴화-에칭과 같은 통상의 방식이 수행될 수 있다.
본 발명은 하기의 실시예에 의하여 보다 명확히 이해될 수 있으며, 하기의 실시예는 본 발명의 예시 목적에 불과하며 발명의 영역을 제한하고자 하는 것은 아니다.
실시예 1
제1 GaN층의 성장
m-사파이어 기판(크리스탈-온 사: M-면 2" 사파이어 웨이퍼, 두께 430㎛) 상에 MOCVD 장비(Veeco 사)를 이용하여 하기 표 1의 조건 하에서 평면(planar) 반극성 GaN 층을 형성하였다. 이때, 갈륨 소스 및 질소 소스로서 각각 트레메틸갈륨 및 암모니아를 사용하였다.
온도(℃) 시간(min) Pg(Torr)
질화반응(nitridation) 1080 0.75 500
저온 성장(중간층) 700 4 200
재결정 1060 5 200
고온 성장 880 180 300
HR-XRD로 분석한 결과, 약 2㎛의 두께 및 (11-22)의 방향을 갖는 반극성 GaN 층이 형성되었음을 확인하였다.
제2 GaN 층의 성장
일정 간격을 두고 배열된 스트라이프 패턴의 마스크를 이용하여 상기 제1 GaN 층 상에 ELOG를 수행하였다(샘플 1 및 2). 이때, 마스크로서, 먼저 PECVD에 의하여 SiO2 층을 100 nm 두께로 증착하였고, 그 다음 표준 포토리소그래피법을 이용한 ICP-RIE 에칭에 의하여 스트라이프의 폭(마스크 영역) 및 스트라이프 간격(윈도우 영역)을 각각 7㎛ 및 4㎛으로 조절하였다. 이때, 마스크 패턴은 (1-100) 방향으로 형성하였다.
그 다음, GaN층을 MOCVD를 이용하여 880℃ 및 300 mTorr에서 재성장시켰다(ELOG). 이때, 샘플 1의 두께는 약 2 ㎛이었고, 샘플 2의 두께는 약 4 ㎛이었다.
이와 별개로, 공정 조건을 변화시켜 제1 GaN 층 상에 제2 GaN 층을 재성장시켜 샘플 3 및 샘플 4를 얻었다. 이중, 샘플 3은 마스크 패턴 없이 재성장시킨 것이었고(두께: 약 1.2㎛), 샘플 4는 마스크 패턴의 방향이 (-1-123)이었다(두께: 약 2 ㎛).
샘플 1 내지 4에 대한 공정 조건을 하기 표 2에 나타내었다.
샘플 번호 1 2 3 4
마스크 패턴 방향 (1-100) (1-100) - (-1-123)
성장 시간(분) 180 360 180 180
갈륨 소스의 유속(sccm) 20 20 20 20
상기 샘플 1 및 2 각각에 대한 측면 성장된 제2 GaN 층의 단면에 대한 SEM 사진을 도 9 및 도 10에 나타내었다.
상기 도면에 도시된 바와 같이, 윈도우 영역으로부터 재성장한 GaN 층은 시간 경과에 따라 점차 마스크 영역 위로 과성장되면서 점차 측면으로 연장되었고, 측면 성장이 계속 진행됨에 따라 윙 영역 위에서 좌우로부터 연장된 측면 성장 층이 서로 합쳐진 결과, 삼각형의 캐비티가 마스크 패턴을 따라 연속적으로 연결되어 터널을 형성하고 있음을 확인할 수 있다.
또한, 마스크 패턴 형성없이 재성장한 경우(샘플 3) 및 (-1-123) 방향의 마스크 패턴을 사용하여 재성장한 경우(샘플 4) 각각에 있어서, 얻어진 제2 GaN 층의 단면에 대한 SEM 사진을 도 11 및 도 12에 나타내었다.
샘플 3의 경우, 도 11에 나타난 바와 같이 평면의 재성장층이 형성되었다. 또한, 샘플 4의 경우, 제1 GaN 층 상에 마스크 패턴을 따라 삼각 실리더 형상의 제2 GaN 층이 도출 형성되어 있음을 알 수 있다.
한편, XRD 분석 장치(PANalytical 사, 제품명: High-resolution X-Ray diffraction)를 이용하여, 샘플 1 내지 4 각각에 대하여 방위각(azimuthal angle)에 따른 FWHM(full width at half maximum; 단위: arcsec) 값의 변화를 측정하였다. 그 결과, 샘플 1 내지 4의 FWHM 값은 각각 733, 468, 517 및 840 arcsec이었다. 상기 결과로부터, 샘플 2가 다른 샘플에 비하여 다른 샘플에 비하여 반극성 특성이 상대적으로 우수하고, 이방성도 낮음을 확인할 수 있다.
제3 GaN 층의 성장
상기 실시예에서 캐비티 터널이 형성되어 있는 샘플 2 상에 HVPE에 의하여 제3 GaN 층을 성장시켰다(두께: 300 ㎛).
상기 HVPE 공정 조건을 하기 표 3에 나타내었다.
소스(Ga) 온도 800℃
성장 온도 1000℃
소스 HCl 가스 유속 500 sccm
암모니아(NH3) 가스 유속 1000 sccm
N2 캐리어 가스 유속 2000/3500(HCl/NH3) sccm
전체 유속(total flow) 40 slm
성장 시간 600 min
홀더 회전(holder rotation) 30 RPM
상기 조건 하에서 성장된 제3 GaN 층의 SEM 사진을 도 13에 나타내었다.
상기 도면에 따르면, 하측의 제2 GaN 층(즉, (11-22) GaN 층)과 동일하게 후막의 제3 GaN 층(즉, (11-22) GaN 층)이 형성되어 있음을 알 수 있다.
제3 GaN 층의 분리
비커 내에 전술한 바에 따라 얻어진 구조(기판 상에 제1, 제2 및 제3 GaN 층이 형성됨)가 충분히 담길 수 있을 정도의 높이로 용융(molten) KOH를 넣었으며, 이를 핫 플레이트(hot plate) 상에 올려놓았다. 550℃로 승온시켜 KOH가 충분히 용융되어 액상을 유지하도록 한 다음, 상기 구조를 투입하였다. SEM 사진을 통하여 에칭에 따른 제2 GaN 층의 변화를 확인하였다. 20초, 40초 및 60초 경과 후의 제2 GaN 층의 변화를 도 14a 내지 도 14c에 각각 나타내었다.
도시된 바와 같이, 20초 경과 후에 캐비티 내면으로부터 에칭이 시작되었음을 확인할 수 있었고, 40초 경과 후에는 에칭이 진행됨에 따라 캐비티와 인접하는 캐비티가 연결되었다. 60초 경과 후에는 제2 GaN 층이 거의 전부 에칭되어 하측의 제1 GaN 층과 상측의 제3 GaN 층이 상호 분리되었음을 확인하였다.
실시예 2
(311) 기판 상에 70 nm 두께의 SiO2 마스크 층을 스퍼터링 증착하였으며, 포토리소그래피 방법을 이용하여 스트라이프 패턴을 형성하였다(1㎛의 마스크 폭, 2㎛의 패턴 간격). 그 다음, 상기 실리콘 기판을 KOH 용액(25%)로 40℃에서 에칭시켰다. 그 결과, 실리콘 기판 표면에 (111) 파셋이 형성되었으며, 이는 희석된 HF 용액을 사용하여 제거되었다.
이후, MOCVD 장치 내에서 트리메틸 갈륨(trimethyl gallium; TMG) 및 암모니아를 소스로 사용하여 GaN를 성장시켰다. 이때, TMG 및 암모니아의 유속은 각각 15.0 μmol/min, 및 0.5 slm이었으며, 성장 온도는 1,050℃, 그리고 성장 시간은 60분이었다. SEM으로 관찰한 결과, 실리콘 기판 상에 III족 질화물 층이 형성되면서 캐비티 터널이 형성되어 있음을 확인하였다. 이와 같이 형성된 III족 질화물 층에 실시예 1에서와 같이 후막의 GaN 층의 형성한 다음, 화학적 에칭을 수행할 경우, 상기 후막의 GaN 층의 분리에 의한 자립형 GaN 기판의 제작 가능성을 확인하였다.
본 발명의 단순한 변형 내지 변경은 이 분야의 통상의 지식을 가진 자에 의하여 용이하게 이용될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.
101: 기판
102: 제1 III족 질화물 층
103: 마스크용 절연체층
103': 마스크 패턴층
104: 제2 III족 질화물 층
105, 115: 캐비티
106: 제3 III족 질화물 층
111: (111) 파셋이 형성된 실리콘 기판
114, 116: III족 질화물 층
200: LED 소자
210: 무극성 또는 반극성 III족 질화물 기판
202: n-형(또는 p-형) 반도체 층
203: 활성층
204: p-형(또는 n-형) 반도체 층
205: p-전극
206: n-전극

Claims (15)

  1. a) 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하는 기판 상에 제1 III족 질화물 층을 형성하는 단계;
    b) 1 또는 2 이상의 캐비티가 내부에 형성된 제2 III족 질화물 층을 측면 성장(lateral growth) 방식에 의하여 상기 제1 III족 질화물 층 상에 형성하는 단계;
    c) 상기 제2 III족 질화물 층 상에 제3 III족 질화물 층을 형성하는 단계; 및
    d) 상기 제2 III족 질화물 층의 적어도 일부 두께에 대한 화학적 에칭을 수행하여 분리된 제3 III족 질화물 층을 얻는 단계;
    를 포함하며,
    상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타내는 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  2. 제1항에 있어서,
    상기 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하는 기판은 m-면 사파이어 기판인 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  3. 제1항에 있어서,
    상기 제1 III족 질화물 층은 (11-22) 방향의 반극성 층인 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  4. 제1항에 있어서,
    상기 측면 성장 방식은 ELOG(epitaxial lateral overgrowth) 방식인 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  5. 제1항에 있어서,
    상기 단계 b)는,
    (i) 상기 제1 III족 질화물 층 상에 패턴화된 마스크 층을 형성하는 단계; 및
    (ii) 상기 패턴화된 마스크 층이 형성된 제1 III족 질화물 층 상에 III족 질화물 층을 측면 성장시키는 단계;
    를 포함하는 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  6. 제5항에 있어서, 상기 마스크 층은 (1-100) 방향으로 패턴화된 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  7. 제5항에 있어서,
    상기 마스크 층은 SiO2 또는 SiNx 재질인 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  8. 제5항에 있어서,
    상기 마스크 층은 스트라이프 패턴으로 형성되고,
    상기 스트라이프의 폭 및 스트라이프 간격은 각각 2 내지 50 ㎛ 및 2 내지 20 ㎛ 범위인 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  9. 제1항에 있어서,
    상기 제3 III족 질화물 층은 HVPE에 의하여 형성되는 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  10. 제1항에 있어서,
    상기 제3 III족 질화물 층의 두께는 적어도 200 ㎛인 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  11. 제1항에 있어서,
    상기 화학적 에칭은 용융 알칼리 염 내에서 이루어지는 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  12. 제11항에 있어서, 상기 화학적 에칭은 400 내지 600 ℃의 온도 조건 하에서 0.5 내지 20 분 동안 수행되는 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  13. a) 실리콘(Si) 기판 상에 무극성 또는 반극성 에피탁시층의 성장 표면을 제공하도록 이방성 에칭(anisotropic etching)을 수행하는 단계;
    b) 상기 에칭된 실리콘 기판 상에 1 또는 2 이상의 캐비티를 형성하면서 III족 질화물 층을 성장시키는 단계;
    c) 상기 단계 b)에서 성장된 III족 질화물 층 상에 III족 질화물 층을 형성하는 단계; 및
    d) 상기 단계 b)에서 성장된 III족 질화물 층의 적어도 일부 두께에 대한 화학적 에칭을 수행함으로써 상기 단계 c)에서 형성된 III족 질화물 층을 분리하는 단계;
    를 포함하며,
    상기 무극성 또는 반극성 에피탁시층의 성장 표면은 (111) 파셋(facet)을 갖고, 그리고 상기 캐비티 내면의 적어도 일 영역이 N-극성을 나타내는 것을 특징으로 하는 III족 질화물 기판의 제조방법.
  14. 제1항 내지 제13항 중 어느 한 항에 따라 제조된 III족 질화물 기판.
  15. 제14항에 따른 III족 질화물 기판을 포함하는 전자 소자.
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JP2013531517A JP5730399B2 (ja) 2010-11-08 2011-11-04 化学リフトオフ方法を用いたｉｉｉ族窒化物基板の製造方法
CN201180047509.6A CN103262211B (zh) 2010-11-08 2011-11-04 使用化学剥离方法的iii族氮化物基板的制备方法
US13/877,082 US9171717B2 (en) 2010-11-08 2011-11-04 Method for manufacturing a group III nitride substrate using a chemical lift-off process
CN201610008741.3A CN105702562B (zh) 2010-11-08 2011-11-04 使用化学剥离方法的ⅲ族氮化物基板的制备方法

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130237036A1 (en) * 2012-03-08 2013-09-12 Kabushiki Kaisha Toshiba Method for manufacturing nitride semiconductor layer
KR101393624B1 (ko) * 2012-01-27 2014-05-12 한국광기술원 적층결함이 제거된 반분극 질화물 소자의 제조방법
KR101504731B1 (ko) 2012-11-30 2015-03-23 주식회사 소프트에피 3족 질화물 반도체 적층체
KR101873568B1 (ko) * 2017-03-21 2018-07-03 한국광기술원 GaN계 반도체층 성장용 기판 및 그 제조방법
WO2018135688A1 (ko) * 2017-01-23 2018-07-26 경희대학교산학협력단 질화 갈륨 기판의 제조 방법
KR20200001209A (ko) * 2018-06-27 2020-01-06 경희대학교 산학협력단 질화 갈륨 기판의 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2743966B1 (en) * 2012-12-14 2020-11-25 Seoul Viosys Co., Ltd. Epitaxial layer wafer having void for separating growth substrate therefrom and semiconductor device fabricated using the same
US20150069322A1 (en) * 2013-04-12 2015-03-12 Justin PAYNE Semipolar emitter
JP5957771B2 (ja) * 2013-10-11 2016-07-27 パナソニックＩｐマネジメント株式会社 窒化物半導体積層構造、半導体発光素子および窒化物半導体積層構造を製造する方法
EP3134913A4 (en) 2014-04-25 2017-11-01 Texas State University - San Marcos Material selective regrowth structure and method
CN105734674A (zh) * 2014-12-08 2016-07-06 郑克勇 磊晶生成结构及其生成方法
EP3255181A4 (en) 2015-02-06 2018-01-10 Mitsubishi Chemical Corporation GaN SINGLE CRYSTAL AND METHOD FOR MANUFACTURING GaN SINGLE CRYSTAL
JP6981415B2 (ja) * 2016-08-08 2021-12-15 三菱ケミカル株式会社 ＧａＮ結晶成長方法およびＣ面ＧａＮ基板
JP6266742B1 (ja) * 2016-12-20 2018-01-24 古河機械金属株式会社 Ｉｉｉ族窒化物半導体基板、及び、ｉｉｉ族窒化物半導体基板の製造方法
KR102502608B1 (ko) 2018-06-11 2023-02-22 삼성디스플레이 주식회사 발광 소자, 그 제조방법 및 발광 소자를 포함하는 표시 장치
CN109560172B (zh) * 2018-10-26 2020-01-10 复旦大学 一种半极性镓氮外延片及其制备方法
CN109378369A (zh) * 2018-12-04 2019-02-22 西安赛富乐斯半导体科技有限公司 具有(20-2-1)面的半极性氮化镓的外延层及其制造方法
CN111243954A (zh) * 2020-01-19 2020-06-05 中国科学院半导体研究所 GaN基常关型高电子迁移率晶体管及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261032A (ja) 2000-06-19 2002-09-13 Nichia Chem Ind Ltd 窒化物半導体基板及びその製造方法、並びにその窒化物半導体基板を用いた窒化物半導体素子
KR20090063781A (ko) * 2007-12-14 2009-06-18 삼성전기주식회사 반극성 질화물 단결정 박막의 성장 방법 및 이를 이용한질화물 반도체 발광소자의 제조 방법
US20100261300A1 (en) 2009-04-08 2010-10-14 Advanced Optoelectronic Technology Inc. Method for separating substrate from semiconductor layer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2258080C (en) * 1997-04-11 2007-06-05 Nichia Chemical Industries, Ltd. Nitride semiconductor growth method, nitride semiconductor substrate, and nitride semiconductor device
US6627974B2 (en) 2000-06-19 2003-09-30 Nichia Corporation Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate
JP4932121B2 (ja) * 2002-03-26 2012-05-16 日本電気株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
JP4117156B2 (ja) * 2002-07-02 2008-07-16 日本電気株式会社 Ｉｉｉ族窒化物半導体基板の製造方法
US7524691B2 (en) * 2003-01-20 2009-04-28 Panasonic Corporation Method of manufacturing group III nitride substrate
TWI453813B (zh) * 2005-03-10 2014-09-21 Univ California 用於生長平坦半極性的氮化鎵之技術
TW200703463A (en) * 2005-05-31 2007-01-16 Univ California Defect reduction of non-polar and semi-polar III-nitrides with sidewall lateral epitaxial overgrowth (SLEO)
WO2007009035A2 (en) * 2005-07-13 2007-01-18 The Regents Of The University Of California Lateral growth method for defect reduction of semipolar nitride films
KR100877774B1 (ko) * 2007-09-10 2009-01-16 서울옵토디바이스주식회사 개선된 구조의 발광다이오드
JP2009130364A (ja) * 2007-11-23 2009-06-11 Samsung Electro-Mechanics Co Ltd 窒化物半導体発光素子及びその製造方法
JP2009286652A (ja) * 2008-05-28 2009-12-10 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶、ｉｉｉ族窒化物結晶基板および半導体デバイスの製造方法
US8673074B2 (en) * 2008-07-16 2014-03-18 Ostendo Technologies, Inc. Growth of planar non-polar {1 -1 0 0} M-plane and semi-polar {1 1 -2 2} gallium nitride with hydride vapor phase epitaxy (HVPE)
JP5313651B2 (ja) 2008-12-17 2013-10-09 スタンレー電気株式会社 半導体素子の製造方法
WO2010100689A1 (ja) * 2009-03-03 2010-09-10 パナソニック株式会社 窒化ガリウム系化合物半導体の製造方法、および半導体発光素子
CN101866880B (zh) * 2009-04-16 2012-11-21 展晶科技(深圳)有限公司 分离基板与半导体层的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261032A (ja) 2000-06-19 2002-09-13 Nichia Chem Ind Ltd 窒化物半導体基板及びその製造方法、並びにその窒化物半導体基板を用いた窒化物半導体素子
KR20090063781A (ko) * 2007-12-14 2009-06-18 삼성전기주식회사 반극성 질화물 단결정 박막의 성장 방법 및 이를 이용한질화물 반도체 발광소자의 제조 방법
US20100261300A1 (en) 2009-04-08 2010-10-14 Advanced Optoelectronic Technology Inc. Method for separating substrate from semiconductor layer

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101393624B1 (ko) * 2012-01-27 2014-05-12 한국광기술원 적층결함이 제거된 반분극 질화물 소자의 제조방법
US20130237036A1 (en) * 2012-03-08 2013-09-12 Kabushiki Kaisha Toshiba Method for manufacturing nitride semiconductor layer
CN103311095A (zh) * 2012-03-08 2013-09-18 株式会社东芝 用于制造氮化物半导体层的方法
US9349590B2 (en) * 2012-03-08 2016-05-24 Kabushiki Kaisha Toshiba Method for manufacturing nitride semiconductor layer
KR101504731B1 (ko) 2012-11-30 2015-03-23 주식회사 소프트에피 3족 질화물 반도체 적층체
WO2018135688A1 (ko) * 2017-01-23 2018-07-26 경희대학교산학협력단 질화 갈륨 기판의 제조 방법
KR101933778B1 (ko) * 2017-01-23 2018-12-28 경희대학교 산학협력단 질화 갈륨 기판의 제조 방법
KR101873568B1 (ko) * 2017-03-21 2018-07-03 한국광기술원 GaN계 반도체층 성장용 기판 및 그 제조방법
KR20200001209A (ko) * 2018-06-27 2020-01-06 경희대학교 산학협력단 질화 갈륨 기판의 제조 방법
KR102126186B1 (ko) * 2018-06-27 2020-06-24 경희대학교 산학협력단 질화 갈륨 기판의 제조 방법

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