JP4883931B2 - 半導体積層基板の製造方法 - Google Patents

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Description

本発明は、窒化物系半導体からなるエピタキシャル基板、及び、それを用いた半導体装置に関するものである。
窒化アルミニウム(以下、AlNという。)、窒化ガリウム(以下、GaNという。)、窒化インジウム(以下、InNという。)、あるいは、それらの混晶である窒化アルミニウムガリウムインジウム(以下、AlGa1−x−yInN(0≦x≦1、0≦y≦1、0≦x+y≦1)という。)などの窒化物系半導体は受発光素子や電子走行素子に用いることができるため、近年、その結晶成長や半導体装置への応用について、幅広く研究がなされており、発光ダイオード、レーザダイオードに関しては、既に実用化されているものもある。
窒化物系半導体は大型のバルク単結晶が成長できないため、一般的には、(0001)サファイア(以下C面サファイアという)、(11−20)サファイア、もしくは、(0001)4H−SiC、(0001)6H−SiCなどの基板を用いてヘテロエピタキシャル成長させている。
エピタキシャル成長の方法としては、有機金属気相成長(MOVPE) 法、分子線エピタキシー(MBE)法、ハライド気相成長(HVPE)法などがあるが、実用化の面で最も一般的なのはMOVPE法である。
上記のように、既に実用化されている半導体装置に用いられている窒化物系半導体は、結晶構造が、反転対象性を持たない六方晶系のウルツ鉱構造であることに起因し、大きな圧電性を有している。また、図9は、異なる材料からなる2層(第1層91、及び、第292)が積層された窒化物系半導体のヘテロ接合を示しているが、結晶成長方位は全てへテロ接合界面91aがC軸93と直交しており、これをC軸配向と呼ぶ。従って、格子定数の異なる2層を積層してなるヘテロ接合を作製した場合、結晶内に歪によって大きなピエゾ電界を生じる。
このピエゾ電界は半導体装置の特性に大きな影響を与えている。まず、発光ダイオードやレーザダイオードなどの発光装置ついて述べる。
例えば、特許文献1では、図10のようにC面サファイア基板101上にGaN層102を形成し、それを基板に用いて、n型バッファ層103、n型クラッド層104、n型ガイド層105、量子井戸構造活性層106、p型キャップ層107、p型ガイド層108、p型クラッド層109、p側コンタクト層110を順次積層している。さらに、ドライエッチングを用いて、n型クラッド層104、及び、p型クラッド層109をそれぞれ露出させ、絶縁層111、p側電極112、及び、n側電極113を形成してレーザダイオード10を構成している。このように、通常、活性層106には量子井戸構造を用いるが、大きなピエゾ電界によりバンド構造が変化し、それにより特性向上における問題を生じていた。
また、砒化アルミニウムガリウムなど、他の化合物を用いたレーザダイオードでは、量子井戸構造に意図的に歪を発生させ、半導体のバンド構造を変化させてレーザの閾値電流を低減するなど、特性を向上させている。しかしながら、現状の窒化物系半導体においては、意図的に歪みを生じさせてもレーザの閾値電流の低減は殆どない。その原因は、窒化物系半導体が成長方向に対して結晶がC軸配向しているため、バンド構造が効果的には変化しないためである。
発光ダイオードの場合も、活性層に生じているピエゾ電界がキャリアの再結合確率を低減し、輝度向上を妨げている。
次に、電界効果トランジスタ(以下、FETという)などの電子走行装置に応用する場合について述べる。通常、GaNと窒化アルミニウムガリウム(以下、AlGaNという。)のヘテロ接合を用いることにより、その界面で2次元電子ガスを形成している。
例えば、特許文献2では、図11のように、FETを形成している。まず、C面サファイア基板101上に、厚みが30nmの低温バッファ層114を介して厚みが2μmのアンドープGaN層115を成長させ、その後、30nmのアンドープAl0.3Ga0.7N層116、10nmのアンドープGaN層117、10nmのアンドープAl0.3Ga0.7Nスペーサ層118、10nmのn型Al0.3Ga0.7N電子供給層119、15nmの傾斜組成アンドープAlGa1−xN障壁層120、6nmのn型Al0.06Ga0.94Nコンタクト層121を順次積層している。さらにソース電極122、ドレイン電極123、ゲート電極124をそれぞれ形成して、FET11が得られている。
このように、C面サファイア基板101を用いて窒化物系半導体を成長した場合、C軸配向した窒化物系半導体が成長し、その材料に特有なピエゾ電界の影響を受けてヘテロ接合の界面付近に反転層が形成されるので、不純物を添加しないで作製しても界面には1013cm−2程度の2次元電子ガスが発生する。従って、これを用いて製造したFET11は、ゲートバイアスがゼロの状態で既にドレイン電流が流れ得る、所謂デプレッション型のFETである。
しかしながら、実際には、上記のデプレッション型FETだけでなく、ゲートバイアスがゼロの状態ではドレイン電流が流れ得ず、ゲートバイアスを印加することでドレイン電流が流れる所謂、エンハンスメント型FETも必要である。
ところが、窒化物系半導体を用いたFETには、現状ではエンハンスメント型がなく、回路設計に制約が多く、その応用が限られていたため、窒化物系半導体を用いたエンハンスメント型のFETが強く望まれていた。
エンハンスメント型のFETを製造するには、半導体積層構造における反転層形成の制御が必要である。
例えば、砒化物系半導体を用いたFETでは、砒化アルミニウムガリウムからなる障壁層の膜厚を数10nm程度の範囲で調節することで反転層の形成を制御することが可能で、デプレッション型とエンハンスメント型を区別して製造することができる。
回路設計上、デプレッション型FETでなければならないこともあるが、その反面、動作させるためにはプラスとマイナスの2種類の電源が必要であり、消費電力が多いことや、それを用いる電子回路の部品点数が多くなる問題があった。
以上のように、窒化物系半導体におけるピエゾ電界の問題は、半導体装置の特性に大きな影響を与えるが、このピエゾ電界による問題が存在しない結晶成長方法として、(11−20)配向(以下、A軸配向という。)、もしくは、(10−10)配向させればよいことが非特許文献1において既に報告されている。
窒化物系半導体を(10−10)配向させる方法については、有効なものが無い一方で、窒化物系半導体を(11−20)成長させる方法としては、(1−102)サファイア基板(以下、R面サファイア基板という。)を用いる方法が非特許文献2に、及び、4H−SiC(11−20)基板上にAlNを成長する方法が非特許文献3に記載されている。これらの中で、後者の方法は、現状の4H−SiC(11−20)基板自体の作製技術において大型化が難しく、量産性が悪いため適さない。一方、R面サファイア基板は既に8インチ基板が現状でも製造可能であり、基板口径の問題はない。また、シリコンを用いた半導体装置と同様の半導体装置製造プロセスが利用可能な点や、SOS(シリコン・オン・サファイア)装置と結びつけた応用が可能な点を考慮すると、工業的な魅力は大きい。従って、量産性、コストの面から考えてR面サファイア基板上に窒化物系半導体を成長させる方法が最も有利であると考えられている。
R面サファイア基板上に窒化物計半導体を成長させる場合、その大きな格子定数差や、サファイアが無極性であることに起因する多量の貫通転位、及び、積層欠陥が導入されてしまうという問題、及び、半導体装置の製造に必要な急峻な界面の形成を困難にする劣悪な結晶形態の問題が存在していることが、本発明者ら、及び、その他の研究により明らかになっている。
貫通転位密度の低減のため、非特許文献4では、GaN層の厚膜化する手段が既に示されている。図12に示すように、R面サファイア基板11上にMOVPE法により、30μmのn型GaN層125、n型Al0.1Ga0.9Nクラッド層126、GaN/In0.15Ga0.85N多重量子井戸構造の活性層127、p型Al0.1Ga0.9Nクラッド層128、p型GaN層129を順次積層している。さらに、これにドライエッチングによりn型GaN層125を露出させ、p側電極130とn側電極131の形成を行い、発光ダイオード12を形成している。
また、貫通転位密度の低減の別の手法として、選択横方向成長を用いた方法が非特許文献5に示されており、図13に示すように、R面を主面とするサファイア基板11上に、MOVPE法によりGaN層132を成長した後、既存のフォトリソグラフィー技術、及び、ウエットエッチング技術により、SiOからなるマスク133を形成し、その後、MOVPE法により、再成長GaN層134を再成長している。この方法により、貫通転位が再成長層に伝搬するのをマスク133が防止し、貫通転位密度を低減している。
特開平11−177175号公報 特開平10−335637号公報 Japanese Journal of Applied Physics,Vol.39(2000)413−416 Japanese Journal of Applied Physics,Vol.42(2003)L818−L820 Applied Physics Letters,Vol.83(2003)5208−5210 Applied Physics Letters,Vol.84(2004)3663−3665 Applied Physics Letters,Vol.81(2002)1201−1203
非特許文献4は、活性層127のピエゾ電界に関する検討がなされている点で有用であるが、発光ダイオードを構成する場合には厚すぎる、30μmという膜厚のn型GaN層125を用いており、成長時間があまりにも長くなるだけでなく、成長後のエピタキシャル基板の反りが大きくなることが大きな問題であり、実用化には不向きな技術であった。これは、成長させた窒化物系半導体の膜厚が小さいと表面モフォロジーが凹凸形状を有するため、膜厚を大きくして表面を平坦化させているからである。
また、非特許文献5の方法では、マスク上を再成長GaN層134の結晶が横方向成長して隣接する再成長GaN層134と会合し、平坦化に至るまでの過程で、相当時間の再成長が必要となり、横方向成長と共に膜厚方向への成長が起こることから、結局GaN層の総膜厚が厚くなるという問題があった。しかも、再成長GaN層134表面の、選択的にマスクされない部分からは貫通転位の伝搬は避けられず、基板全面での貫通転位密度の低減は困難であった。さらに、マスク133のSiOが再成長GaN層134の中に埋め込まれることとなり、マスク133から生じる意図しないシリコン元素の拡散により、半導体装置の電気的特性を劣化させる問題が予想される。
上記に鑑みて、本発明は、基板全面において低貫通転位密度で、かつ、表面平坦性の優れたA軸配向の窒化物系半導体を、R面サファイア基板上に薄い膜厚で実現することを目的とし、さらに、発光ダイオード、レーザダイオード、トランジスタ等、高性能の半導体装置を作製可能なエピタキシャル基板の提供を可能とするものである。
本発明は、サファイア基板上に、GaNからなる半導体層が設けられた基板を形成する方法であって、R面を主面とするサファイア基板上に、AlNからなる下地層をエピタキシャル成長させる工程と、前記下地層の表面に、上面における断面が周期10nm〜20μm、高さ10nm〜10μmの凹凸形状を有する、AlGaNからなる第1の半導体層を
エピタキシャル成長させる工程と、前記第1の半導体層の表面に、A軸配向したGaNからなる第2の半導体層をエピタキシャル成長させることを特徴とする半導体積層基板の製造方法を提供する。

なお、前記第2の半導体層をエピタキシャル成長させる工程では、前記第2の半導体層として、膜厚が10μm以下であり、かつ上面の平均二乗根面粗さ(RMS)が10nm未満である、A軸配向したGaNからなる層をエピタキシャル成長させてもよい。

貫通転位密度、及び、積層欠陥密度を低減し、かつ、表面平坦性に優れたA軸配向の窒化物系半導体を有するエピタキシャル基板を、小さな膜厚で製造可能とする。これにより、ピエゾ電界に起因した半導体装置における問題を解消し、高性能な半導体装置を提供でき、また、エンハンスメント型で動作する電界効果トランジスタを提供可能とする。
以下、本発明の実施の形態について図面を用いて詳細に説明する。
図1は、窒化物系半導体のエピタキシャル基板の構造を示す断面図である。
まず、MOVPE法により、R面を主面とするサファイア基板11(以下、R面サファイア基板11という。)の主面11a上に、下地層12を、第1の層13を順次積層する。第1の層13は、下地層12から歪みを受けるため、結晶成長中にその断面形状が自発的に周期10nmから20μm、高さ10nmから10μmの凹凸形状13aとなる。その後、さらに第2の層14を成長することによって、第1の層13に形成した凹凸形状13aを平坦化させ、その結果、第2の層14の表面14aの二乗根平均(以下、RMSという。)の面粗さは、10nm未満となる。凹凸形状13aが平坦化されず、その場合は、後のフォトリソグラフィー工程において支障を生じるため、半導体装置の作製が不可能となる。
ここで、本発明において、サファイア基板のR面はR軸に垂直な面、サファイア基板のC面はC軸に垂直な面、サファイア基板のA面はA軸に垂直な面である。
また、本発明でR面とは±5度のオフ角の範囲内のものも含む。
また、第1の層13に周期10nmから20μm、高さ10nmから10μmの凹凸形状13aが形成されることが重要である。これにより、第2の層14を積層した際、貫通転位や積層欠陥などの結晶欠陥が横方向に曲がり、膜厚方向への伝搬を防止できることから、エピタキシャル基板の表面14aにおける結晶欠陥密度を低減することが可能である。
なお、図1における符号11b、及び、11cは、それぞれ、R面サファイア基板11のR軸、及び、C軸を表している。また、符号は14b、及び、14cは、それぞれ、第2の層14のA軸、及び、C軸を表している。
また、本発明で用いるR面サファイア基板11の主面31のオフ・アングルについては、望ましくは、図3のようにC軸32をR軸33に近づける方向に0.5°程度傾けたものを用いると結晶成長が容易になるので良いが、あらゆる方向のオフ角が5度以下であれば、成長条件を調節することで、本発明の効果を発揮させることが可能であり、本発明においては重要な点とは言えない。ここで図3における31は、R面サファイア基板11の単位胞である。
さらに、MOVPE法による結晶成長で説明してきたが、MBE法、HVPE法など、他の結晶成長法によってでも同様の効果が発揮できる。
また、第2の層14をGaNで構成すれば、その上に半導体素子構造を堆積する場合に、半導体素子構造の最下層を兼ねることが可能であり、例えば、青色レーザダイオード用、または、青色LED用のn型クラッド層とすることもできるし、FET用のチャネル層とすることができる。
第2の層14をGaN以外の材料で構成する場合は、エピタキシャル基板上に、さらにGaNからなる別の層を積層して、エピタキシャル基板としても差し支えない。無論、紫外線発光ダイオードなど、GaNを用いずに半導体素子構造を形成する場合は、これに限定されない。
また、第2の層の膜厚は、望ましくは共に1nmから10μmの範囲で作製するのが、半導体装置の製造工程を考慮すると良好であるといえるが、これよりも厚くても薄くても本発明の効果を発揮することは可能である。しかし、10μmを超える高さの凹凸形状13aを形成した場合、薄い膜厚で実現するという本来の目的から逸脱するため好ましくない。
また、本発明のエピタキシャル基板は、結晶欠陥密度の低減を薄い膜厚で実現可能なことが特徴であるが、第2の層より上に受発光素子、電子走行素子などの半導体素子構造を形成したエピタキシャル基板とすることにより、高性能な半導体装置を製造できる。
また、窒化物系半導体AlGa1−x−yInN(0≦x≦1、0≦y≦1、0≦x+y≦1)は、x、及び、yを変化させることで格子定数の異なる材料を作り分けて成長することが可能であり、異なる窒化物系半導体層による接合を作製するとき、適宜、歪みの大きさを調節することができる。これは、互いに組成の異なる窒化物系半導体層を積層することで、格子不整合による歪みが生じるが、この歪みが結晶形態に影響することを利用するものである。本発明においては、成長中に上記の凹凸形状13aの結晶形態となるようにする場合に、第1の層13を構成する窒化物系半導体の格子が、歪みを受けるようにすれば良い。このためには、原料ガスの流量、成長温度、成長圧力などの成長条件を調節して積層すれば良く、図1のように、R面サファイア基板11上に成長させ、第1の層13の下端が直接接する下地層12から歪みを受けるようにしても良いし、図2のように、下地層12を成長せず、第1の層13がR面サファイア基板11から直接歪みを受けても良い。
例えば、図1において、AlN(x=1、y=0)からなる下地層12をR面サファイア基板11上に積層し、その下地層12上に、Al0.5Ga0.5N(x=0.5、y=0)からなる第1の層13を順次積層する場合、下地層12よりも格子定数の大きい第1の層13は、下地層12から圧縮歪みを受け、凹凸形状13aを有する結晶形態の第1の層13を成長し易くなる。
また、例えば、図2において、AlN(x=1、y=0)からなる第1の層13に、R面サファイア基板11から歪みを加える場合は、結晶構造自体が一致しないが、R面サファイア基板11表面の原子間距離がA軸配向した第1の層13よりも大きいため、第1の層13は一軸性の歪みを受け、凹凸形状13aを有する結晶形態の第1の層13を成長し易くなる。
このように、いずれのx、yを選んだ場合でも、第1の層13が凹凸形状を有していれば、第2の層中の貫通転位や積層欠陥を横方向に曲げることができるので、エピタキシャル基板1あるいは2の表面への伝播を防ぎ、高品質な結晶を得ることが出来る。しかし、第2の層の成長条件を制御しないと、第2の層の断面形状も凹凸となり、エピタキシャル基板として不適当であり、良好な半導体装置の形成が困難である。従って、第2の層の成長条件は制御する必要がある。具体的には、V族原料とIII族原料の供給比率(所謂V/III比)を5〜900となるように、成長温度は700〜1050℃となるように調節すれば第1の層13の凹凸形状を埋め込んで平坦化することができる。また、このような成長条件を用いても、成長時間が不充分であると第1の層13の凹凸形状13aが埋め込まれず、表面が平坦化されない場合があるので注意を要する。しかしながら、このように条件を制御することで、従来技術のように30μmもの層を積層する必要はなく、表面が平坦なエピタキシャル基板1または2を得ることができる。
すなわち、成長中に、周期10nm〜20μm、高さ10nm〜10μmの凹凸からなる結晶形態を有するように第1の層13を結晶成長させても良いし、また、凹凸形状でない第1の層13を、成長後に加工して、上記の凹凸形状13aを人為的に形成しても良い。人為的な加工を第1の層13に対して行う場合は、既存のフォトリソグラフィー技術、エッチング技術、及び、蒸着法などを駆使して行えばよい。
周期が10nmより小さいと第2の層中の転位の曲がることの効果が不充分で、結晶品質が向上しない。また、20μmよりも大きいと、第2の層によって第1の層の凹凸形状を埋め込んで平坦化させることが困難となり、適さない。第1の層の凹凸形状の高さについても同様に、10nmより小さいと第2の層の結晶品質が向上せず、10μmより大きいと平坦化が困難となる。
成長中に上記の凹凸形状13aを形成する場合は、第1の層13を成長させた後、半導体成長装置から取り出すことなく、引き続き第2の層14を成長させるとエピタキシャル基板1あるいは2の製造時間を短縮することができる。
一方、第1の層13を成長させた後、一度半導体成長装置から取り出し、その後、第2の層14を再成長させる場合には、エピタキシャル基板の成長時間は長くなるが、第1の層13の凹凸形状13aを確認することができ、それに応じて後に再成長させる第2の層14の成長条件を調節することができる。
以下、本発明の実施例について説明する。
(第1の実施例)
成長方法にはMOVPE法を用い、図1のように、半導体成長用基板11としてR面サファイア基板11を使用した。
成長温度1100℃でAlNからなる下地層12を100nm成長させ、その後、成長温度850℃でAl0.5Ga0.5Nからなる第1の層13を積層し、これにより凹凸形状13aを成長中に生じさせた。この時、本来、AlNの格子定数がAl0.5Ga0.5Nのそれよりも大きいことから、第1の層13は、下地層12から歪みを受けている。その後、成長条件を調節して、凹凸形状13aが埋め込まれるようにしてGaNからなる第2の層14を3μm成長した。この時の、V/III比は300、成長温度は950℃とした。図4にこの試料の断面透過電子顕微鏡像を示す。凹凸形状13aは、500nm〜2μmの範囲で広く分布した主に三角形であった。また、サファイアR面基板11と下地層12の格子定数差に起因する貫通転位および積層欠陥14dが、凹凸形状13aによって、および、その上に成長した第2の層14の横方向成長によって、横方向に曲げられ、貫通転位密度、及び、積層欠陥密度は、それぞれ、5× 10/cm、5× 104/cmであり、それぞれ、従来の2× 10/cm、2× 10/cmに比較して大幅な結晶欠陥密度の低減が確認された。また、図5に示すように原子間力顕微鏡による観察によって、表面の非常に平坦なエピタキシャル基板1が得られていることが分かり、この時のRMSの面粗さは、0.2nmであった。
なお、上記の第1の層上に、比較として第2の層の成長条件を1100℃、V/III比を1000としたところ、第1の層の上端面の凹凸形状が、第2の層により埋め込まれず、RMSの面粗さが0.2μmであり、非常に大きくなった。従って、残っている凹凸形状のためフォトリソグラフィー工程において支障を生じ、半導体装置の作製が不可能となった。
さらに、凹凸形状13aの変化による、表面平坦性、及び、結晶欠陥密度を評価するため、以下に示す実験を行った。Al0.5Ga0.5Nからなる第1の層の凹凸形状13aを様々に変化させた。その後、同一の条件により、GaNからなる第2の層を成長させた。その試料を断面透過電子顕微鏡像から、凹凸形状の周期の分布、及び、貫通転位密度と積層欠陥密度を評価した。
表1にその結果を示す。
Figure 0004883931
まず、条件(a)〜(e)(実施例1〜4、及び、比較例1)では、第2の層の表面のRMSの面粗さは、1nm以下であり、半導体装置が作製可能であったが、条件(f)(比較例2)においては、十分に凹凸形状を埋め込むことができず、結果として、非常に大きな100nmというRMSの面粗さとなった。また、貫通転位密度は、条件(b)〜(f)(実施例1〜4、及び、比較例2)においては、10/cm台であり、低減できていたが、条件(a)(比較例1)でのみ10/cm台であり、低減ができていなかった。積層欠陥密度についても同様であり、条件(b)〜(f)(実施例1〜4、及び、比較例2)においては、10本/cm台であり、低減できていたが、条件(a)(比較例1)では10本/cm台であり、低減できていなかった。従って、第1の層の凹凸形状の周期は、条件(h)〜(k)(実施例5〜8)のように、10nm以上、20μm以下の範囲で分布していれば良いことが分かった。
同様にして、凹凸形状の高さの分布、及び、貫通転位密度と積層欠陥密度を評価した。
表2にその結果を示す。
Figure 0004883931
まず、条件(g)〜(k)(実施例5〜8、及び、比較例3)では、第2の層の表面のRMSの面粗さは、1nm以下であり、半導体装置が作製可能であったが、条件(l)(比較例4)においては、十分に凹凸形状を埋め込むことができず、結果として、非常に大きな100nmというRMSの面粗さとなった。また、貫通転位密度は、条件(h)〜(l)(実施例5〜8、及び、比較例4)においては、10/cm台であり、低減できていたが、条件(a)(比較例1)でのみ10/cm台であり、低減ができていなかった。積層欠陥密度についても同様であり、条件(h)〜(l)(実施例5〜8、及び、比較例4)においては、10本/cm台であり、低減できていたが、条件(g)(比較例3)では10本/cm台であり、低減できていなかった。従って、第1の層の凹凸形状の高さは、条件(b)〜(e)(実施例1〜4)のように、10nm以上、10μm以下の範囲で分布していれば良いことが分かった。
上記の範囲で凹凸形状の寸法が分布する第1の層を有するエピタキシャル基板1を用いて、半導体装置として図6に示すような、発光波長520nmの緑色発光ダイオードを作製した。まず、MOVPE法により、エピタキシャル基板1上に、GaNからなるn型クラッド層61、GaInNからなる活性層62、AlGaNからなるp型クラッド層63、GaNからなるp型コンタクト層64を形成した。さらに、ドライエッチングにより、n型クラッド層61を部分的に露出させた後、p側電極65、及び、n側電極66をそれぞれ電子線蒸着法に用いて形成し、発光ダイオード6を得た。
その結果、C面サファイア基板上に、同様の構造にて作製した、発光素子構造ヘテロ界面が直交しているような試料構造を持つエピタキシャル基板にて作製した場合に比べ1.5倍程度外部量子効率が向上していた。
また、同様にエピタキシャル基板1を用い、半導体装置として、図7のような発振波長400nmのレーザダイオードを作製した。まず、MOVPE法により、エピタキシャル基板1上に、GaNからなるn型コンタクト層701、AlGaNからなるn型クラッド層702、GaNからなるn型ガイド層703、GaInNからなる活性層704、GaNからなるp型ガイド層705、AlGaNからなるブロック層706、AlGaNからなるp型クラッド層707、GaNからなるp型コンタクト層708を順次積層した。その後、ドライエッチングによりn型コンタクト層701を露出させ、さらに、p型クラッド層を露出させてリッジ構造を形成した。リッジ構造の側壁を覆うようにしてSiOからなる絶縁層709を形成し、p側電極710、及び、n側電極711をそれぞれ電子線蒸着法に用いて形成し、レーザダイオード7を得た。
その結果、従来のC軸とヘテロ界面が直交しているような結晶構造を持つエピタキシャル基板にて作製した場合に比べ、閾値電流が低減できた。
また、同様にエピタキシャル基板1を用い、半導体装置として、図8のような電界効果トランジスタ8を作製した。まず、MOVPE法により、GaNからなるチャネル層81、AlGaNからなる障壁層82を順次積層した。さらに、素子分離を行った後(図示せず)ソース電極83、ドレイン電極84、ゲート電極85をそれぞれ電子線蒸着法に用いて形成し、電界効果トランジスタ8を得た。
その結果、ゲートバイアスがゼロの時、ソース電極83−ドレイン電極84間には電流が流れなかった。ゲートバイアスを+1Vとしたとき、電流が0.1A/mm流れた。このように、従来不可能であったエンハンスメント型の動作を示した。
(第2の実施例)
上記第1の実施例では、上記凹凸形状13aのような結晶形態を有するように第1の層13を成長させた後、半導体成長装置から試料を取り出すことなく、引き続き第2の層を成長させた場合について述べたが、本第2の実施例では、第1の層の成長後に、試料を取り出し、凹凸形状13aの確認を行った上で、GaNからなる第2の層14を積層した場合について述べる。
試料を取り出した後、第2の層14を再成長しても、エピタキシャル基板1のRMSの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例1と同様の結果を示した。そこで、上記第1の実施例と同様の構造を用い、それぞれ、図6のような発光ダイオード6、図7のようなレーザダイオード7、図8のような電界効果トランジスタ8を得た。
その結果、上記第1の実施例と同様の半導体装置特性が得られた。
(第3の実施例)
上記第1の実施例、及び、2では、成長中に上記凹凸形状13aのような結晶形態を有するように第1の層13を成長させた場合について述べたが、本実施例3では、第1の層の成長後に、試料を取り出し、上記凹凸形状13aのような形状となるよう第1の層を故意に加工し、かつ、その後第2の層を再成長させた場合について述べる。
試料を取り出し、上記凹凸形状13aのような形状となるよう第1の層を故意に加工し、かつ、その後第2の層を再成長させても、エピタキシャル基板1のRMSの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例1と同様の結果を示した。そこで、上記第1の実施例と同様の構造を用い、それぞれ、図6のような発光ダイオード6、図7のようなレーザダイオード7、図8のような電界効果トランジスタ8を得た。
その結果、上記第1の実施例と同様の半導体装置特性が得られた。
(第4の実施例)
上記第1〜3の実施例では、第2の層14としてGaNを成長させた場合について述べたが、本実施例4では、成長中に上記凹凸形状13aのような結晶形態を有するように、Al0.5Ga0.5Nからなる第1の層13を成長させた後、Al0.2Ga0.8Nからなる第2の層14を成長させた場合について述べる。
Al0.2Ga0.8Nからなる第2の層14を成長させた場合も、エピタキシャル基板1のRMSの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例1と同様の結果を示した。そこで、上記第1の実施例と同様の構造を用い、それぞれ、図6のような発光ダイオード6、図7のようなレーザダイオード7、図8のような電界効果トランジスタ8を得た。
ここで、第2の層14上にGaNからなる別の層(発光ダイオードの場合、n型クラッド層61を指す。また、レーザダイオードの場合、n型クラッド層71を指す。また、電界効果トランジスタの場合、チャネル層81を指す。)を積層してある。
その結果、上記第1の実施例と同様の半導体装置特性が得られた。
(第5の実施例)
上記第1〜4の実施例では、下地層12を用いた場合について述べたが、本実施例5では、下地層12を用いず、第1の層13を、直接、R面サファイア基板11上に成長した場合について述べる。
まず、MOVPE法により、R面サファイア基板11上に、直接、AlNからなる第1の層を形成したところ、成長条件によって周期10nm〜20μm、高さ10nm〜10μmの凹凸形状13aを結晶形態に持っていた。次に、上記凹凸形状13aを埋め込むようにしてGaNからなる第2の層を成長したところ、エピタキシャル基板2が得られた。
RMSの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例1〜4のエピタキシャル基板1と同様であった。そこで、上記第1の実施例と同様の構造を用い、それぞれ、発光ダイオード6、レーザダイオード7、電界効果トランジスタ8を得た。(図示せず。図6〜8におけるエピタキシャル基板1と同様にして、上記エピタキシャル基板2を用いた。)
その結果、上記第1の実施例と同様の半導体装置特性が得られた。
本発明のエピタキシャル基板を説明する断面図である。 本発明のエピタキシャル基板を説明する断面図である。 本発明で用いるR面サファイア基板の結晶方位について説明する模式図である。 本発明の実施例において作製したエピタキシャル基板の断面透過電子顕微鏡像図である。 本発明の実施例において作製したエピタキシャル基板の原子間力顕微鏡像図である。 本発明の半導体装置(発光ダイオード)を示す断面図である。 本発明の半導体装置(レーザダイオード)を示す断面図である。 本発明の半導体装置(電界効果トランジスタ)を示す断面図である。 C軸配向した窒化物系半導体のヘテロ接合を説明する模式図である。 従来のレーザダイオードを示す断面図である。 従来の半導体装置(電界効果トランジスタ)を示す断面図である。 従来の半導体装置(発光ダイオード)を示す断面図である。。 従来の貫通転位低減手法を説明する断面図である。
符号の説明
1 エピタキシャル基板
11 R面サファイア基板
11a R面サファイア基板の主面
11b R面サファイア基板のR軸
11c R面サファイア基板のC軸
12 下地層
13 第1の層
13a 凹凸形状
14 第2の層
14a 第2の層の主面
14b 第2の層のA軸
14c 第2の層のC軸
14d 第2の層14中の貫通転位、及び、積層欠陥
2 エピタキシャル基板
31 サファイアの単位胞
32 R面サファイア基板11の主面
33 C軸
34 R軸
6 発光ダイオード
61 n型クラッド層
62 活性層
63 p型クラッド層
64 p型コンタクト層
65 p側電極
66 n側電極
7 レーザダイオード
701 n型コンタクト層
702 n型クラッド層
703 n型ガイド層
704 活性層
705 p型ガイド層
706 ブロック層
707 p型クラッド層
708 p型コンタクト層
709 絶縁層
710 p側電極
711 n側電極
8 電界効果トランジスタ
8 チャネル層
82 障壁層
83 ソース電極
84 ドレイン電極
85 ゲート電極
91 層
91a ヘテロ接合界面
92 層
93 C軸
10 従来の半導体装置(レーザダイオード)
101 C面サファイア基板
102 GaN層
103 n型バッファ層
104 n型クラッド層
105 n型ガイド層
106 量子井戸構造活性層
107 p型キャップ層
108 p型ガイド層
109 p型クラッド層
110 p側コンタクト層
111 絶縁層
112 p側電極
113 n側電極
11 従来の半導体装置(電界効果トランジスタ)
114 低温バッファ層
115 アンドープGaN層
116 アンドープAl0.3Ga0.7N層
117 アンドープGaN層
118 アンドープAl0.3Ga0.7Nスペーサ層
119 n型Al0.3Ga0.7N電子供給層
120 傾斜組成アンドープAlxGa1-xN障壁層
121 n型Al0.06Ga0.94Nコンタクト層
122 ソース電極
123 ドレイン電極
124 ゲート電極
12 発光ダイオード
125 n型GaN層
126 n型Al0.1Ga0.9Nクラッド層
127 GaN/In0.15Ga0.85N多重量子井戸構造の活性層
128 p型Al0.1Ga0.9Nクラッド層
129 p型GaN層
130 p側電極
131 n側電極
132 GaN層
133 マスク
134 再成長GaN層

Claims (2)

  1. サファイア基板上に、GaNからなる半導体層が設けられた基板を形成する方法であって、
    R面を主面とするサファイア基板上に、AlNからなる下地層をエピタキシャル成長させる工程と、
    前記下地層の表面に、上面における断面が周期10nm〜20μm、高さ10nm〜10
    μmの凹凸形状を有する、AlGaNからなる第1の半導体層をエピタキシャル成長させ
    る工程と、
    前記第1の半導体層の表面に、A軸配向したGaNからなる第2の半導体層をエピタキシャル成長させることを特徴とする半導体積層基板の製造方法。
  2. 前記第2の半導体層をエピタキシャル成長させる工程では、
    前記第2の半導体層として、膜厚が10μm以下であり、かつ上面の平均二乗根面粗さ(RMS)が10nm未満である、A軸配向したGaNからなる層をエピタキシャル成長させることを特徴とする請求項1記載の半導体積層基板の製造方法。
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